JP4805351B2 - Dramの並列処理を向上するシステム及び方法 - Google Patents
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- メモリー制御装置(MC)、及び
前記メモリー制御装置と連動する複数のランク付けされたダイナミック・ランダム・アクセス・メモリー(DRAM)素子であり、各々がローカル・バッファー記憶素子を有する複数のランク付けされたDRAM素子、
を有し、
前記複数のランク付けされたDRAM素子のうちのランク(n)のDRAM素子に、READコマンドがアドレス指定され、
前記MCから前記ランク(n)のDRAM素子に前記READコマンドが送信され、
前記ランク(n)のDRAM素子及びランク(n−1)のDRAM素子から通信経路が割り当てられ、
割り当てられた通信経路上で、前記ランク(n)のDRAM素子から前記ランク(n−1)のDRAM素子へ、前記READコマンドと関連付けられたデータが伝搬され、
前記READコマンドと関連付けられた前記データが、前記ランク(n−1)のDRAM素子に付随する前記ローカル・バッファー記憶素子に格納され、且つ
前記複数のランク付けされたDRAM素子に割り当てられたランクと、前記複数のランク付けされたDRAM素子の前記ローカル・バッファー記憶素子から前記MCへ前記READコマンドに関連付けられた前記データを移動させる機構を提供する前記MCからの制御コマンドと、に基づく所定の順序で、前記READコマンドと関連付けられた前記データが前記ランク(n−1)のDRAM素子から前記MCへ伝搬される、
装置。 - 前記READコマンド、及び前記MCと前記DRAM素子との間の通信タイミング動作、並びに前記複数のDRAM素子間の通信は、前記MCにより制御される、請求項1記載の装置。
- 前記READコマンドは、前記複数のランク付けされたDRAM素子の1つと関連付けられた少なくとも1つのアドレス・ランク、及びアドレス指定されたランク付けされたDRAM素子の列アドレスを有する、請求項1記載の装置。
- 前記READコマンドと関連付けられた前記データは、前記ランク(n)のDRAM素子から、前記複数のランク付けされたDRAM素子を通じ、前記MCへ、延期された読み出し動作に基づき伝搬され、前記READコマンドと関連付けられた前記データは、該データを前記MCへ伝搬するため、前記ランク(n)のDRAM素子と前記MCとの間にある複数のランク付けされたDRAM素子のそれぞれに付随するローカル・バッファー記憶素子に順次格納される、請求項1記載の装置。
- メモリー制御装置(MC)、及び
前記メモリー制御装置と連動する複数のランク付けされたダイナミック・ランダム・アクセス・メモリー(DRAM)素子であり、各々がローカル・バッファー記憶素子を有する複数のランク付けされたDRAM素子、
を有し、
前記複数のランク付けされたDRAM素子のうちの1つのランク付けされたDRAM素子に、WRITEコマンドがアドレス指定され、
前記MCから、アドレス指定されたランク付けされたDRAM素子に、前記WRITEコマンドが送信され、
前記MC及びランク(N)のDRAM素子から通信経路が割り当てられ、
割り当てられた通信経路上で、前記MCから前記ランク(N)のDRAM素子へ、前記WRITEコマンドと関連付けられたデータが伝搬され、
前記WRITEコマンドと関連付けられた前記データが、前記ランク(N)のDRAM素子に付随する前記ローカル・バッファー記憶素子に格納され、且つ
前記複数のランク付けされたDRAM素子に割り当てられたランクと、前記MCから前記複数のランク付けされたDRAM素子の前記ローカル・バッファー記憶素子へ前記WRITEコマンドに関連付けられた前記データを移動させる機構を提供する前記MCからの制御コマンドと、に基づく所定の順序で、前記アドレス指定されたランク付けされたDRAM素子に到達するまで、前記WRITEコマンドと関連付けられた前記データが前記ランク(N)のDRAM素子からランク(N+1)のDRAM素子へ伝搬される、
装置。 - 前記WRITEコマンドと関連付けられた前記データは、前記MCから、前記複数のランク付けされたDRAM素子を通じ、前記アドレス指定されたランク付けされたDRAM素子へ、ポステッドライト処理に基づき伝搬され、該データは、該データを前記アドレス指定されたランク付けされたDRAM素子へ伝搬するため、前記MCと前記アドレス指定されたランク付けされたDRAM素子との間にある複数のランク付けされたDRAM素子のそれぞれに付随するローカル・バッファー記憶素子に順次格納される、請求項5記載の装置。
- 前記WRITEコマンド、及び前記MCと前記DRAM素子との間の通信タイミング動作、並びに前記複数のDRAM素子間の通信は、前記MCにより制御される、請求項5記載の装置。
- 前記WRITEコマンドは、前記複数のランク付けされたDRAM素子の1つと関連付けられた少なくとも1つのアドレス・ランク、及びアドレス指定されたランク付けされたDRAM素子の列アドレスを有する、請求項5記載の装置。
- N=0である、請求項5記載の装置。
- 前記MCと接続され及び前記複数のランク付けされたDRAM素子と接続された通信接続は、前記MC及び前記複数のランク付けされたDRAM素子により1つずつ駆動され得る双方向接続である、請求項1又は5記載の装置。
- 各々が付随のローカル・バッファー記憶素子を有する複数のランク付けされたダイナミック・ランダム・アクセス・メモリー(DRAM)素子のうちの、ランク(n)のDRAM素子に、READコマンドをアドレス指定する段階、
前記複数のランク付けされたDRAM素子と連動するメモリー制御装置(MC)から前記ランク(n)のDRAM素子に前記READコマンドを送信する段階、
前記ランク(n)のDRAM素子及びランク(n−1)のDRAM素子から通信経路を割り当てる段階、
割り当てられた通信経路上で、前記ランク(n)のDRAM素子から前記ランク(n−1)のDRAM素子へ、前記READコマンドと関連付けられたデータを伝搬する段階、
前記READコマンドと関連付けられた前記データを、前記ランク(n−1)のDRAM素子に付随する前記ローカル・バッファー記憶素子に格納する段階、及び
前記複数のランク付けされたDRAM素子に割り当てられたランクと、前記複数のランク付けされたDRAM素子の前記ローカル・バッファー記憶素子から前記MCへ前記READコマンドに関連付けられた前記データを移動させる機構を提供する前記MCからの制御コマンドと、に基づく所定の順序で、前記READコマンドと関連付けられた前記データを前記ランク(n−1)のDRAM素子から前記MCへ伝搬する段階、
を有する方法。 - 前記READコマンドは前記READコマンドと関連付けられたコマンド及びデータを有する、請求項11記載の方法。
- 前記READコマンドと関連付けられた前記データを前記ランク(n−1)のDRAM素子から前記MCへ伝搬する段階は、
前記READコマンドと関連付けられた前記データを、前記ランク(n)のDRAM素子から、前記複数のランク付けされたDRAM素子を通じ、前記MCへ、延期された読み出し動作に基づき伝搬する段階、を更に有し、前記READコマンドと関連付けられた前記データは、該データを前記MCへ伝搬するため、前記ランク(n)のDRAM素子と前記MCとの間にある複数のランク付けされたDRAM素子のそれぞれに付随するローカル・バッファー記憶素子に順次格納される、請求項11記載の方法。 - 前記READコマンド、及び前記MCと前記DRAM素子との間の通信タイミング動作、並びに前記複数のDRAM素子間の通信は、前記MCにより制御される、請求項11記載の方法。
- 前記READコマンドは、前記複数のランク付けされたDRAM素子の1つと関連付けられた少なくとも1つのアドレス・ランク、及び前記アドレス指定されたランク付けされたDRAM素子の列アドレスを有する、請求項11記載の方法。
- 各々が付随のローカル・バッファー記憶素子を有する複数のランク付けされたダイナミック・ランダム・アクセス・メモリー(DRAM)素子のうちの、1つのランク付けされたDRAM素子に、WRITEコマンドをアドレス指定する段階、
前記複数のランク付けされたDRAM素子と連動するメモリー制御装置(MC)から、アドレス指定されたランク付けされたDRAM素子に、前記WRITEコマンドを送信する段階、
前記MC及びランク(N)のDRAM素子から通信経路を割り当てる段階、
割り当てられた通信経路上で、前記MCから前記ランク(N)のDRAM素子へ、前記WRITEコマンドと関連付けられたデータを伝搬する段階、
前記WRITEコマンドと関連付けられた前記データを、前記ランク(N)のDRAM素子に付随する前記ローカル・バッファー記憶素子に格納する段階、及び
前記複数のランク付けされたDRAM素子に割り当てられたランクと、前記MCから前記複数のランク付けされたDRAM素子の前記ローカル・バッファー記憶素子へ前記WRITEコマンドに関連付けられた前記データを移動させる機構を提供する前記MCからの制御コマンドと、に基づく所定の順序で、前記アドレス指定されたランク付けされたDRAM素子に到達するまで、前記WRITEコマンドと関連付けられた前記データを前記ランク(N)のDRAM素子からランク(N+1)のDRAM素子へ伝搬する段階、
を有する方法。 - 前記WRITEコマンドと関連付けられた前記データを前記ランク(N)のDRAM素子からランク(N+1)のDRAM素子へ伝搬する段階は、
前記WRITEコマンドと関連付けられた前記データを、前記MCから、前記複数のランク付けされたDRAM素子を通じ、前記アドレス指定されたランク付けされたDRAM素子へ、ポステッドライト処理に基づき伝搬する段階、を更に有し、該データは、該データを前記アドレス指定されたランク付けされたDRAM素子へ伝搬するため、前記MCと前記アドレス指定されたランク付けされたDRAM素子との間にある複数のランク付けされたDRAM素子のそれぞれに付随するローカル・バッファー記憶素子に順次格納される、請求項16記載の方法。 - 前記WRITEコマンド、及び前記MCと前記DRAM素子との間の通信タイミング動作、並びに前記複数のDRAM素子間の通信は、前記MCにより制御される、請求項16記載の方法。
- 前記WRITEコマンドは、前記複数のランク付けされたDRAM素子の1つと関連付けられた少なくとも1つのアドレス・ランク、及び前記アドレス指定されたランク付けされたDRAM素子の列アドレスを有する、請求項16記載の方法。
- N=0である、請求項16記載の方法。
- 前記MCと接続され及び前記複数のランク付けされたDRAM素子と接続された通信接続は、前記MC及び前記複数のランク付けされたDRAM素子により1つずつ駆動され得る双方向接続である、請求項11又は16記載の方法。
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