JP2005346637A - 先入れ先出しメモリ及びそれを用いた記憶媒体制御装置 - Google Patents
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Abstract
【解決手段】 本発明の先入れ先出しメモリは、データの書き込みと読み出しが行われるシングルポートメモリ(14)と、外部から入力される少なくとも1つの制御信号に応じて、シングルポートメモリ(14)へのデータの書き込み、又はシングルポートメモリ(14)からのデータの読み出しを制御する入出力制御部(12)とを備える。入出力制御部(12)は、制御信号によって、シングルポートメモリ(14)に対するデータの書き込みと読み出しが同時に要求された場合に、シングルポートメモリ(14)へのデータの書き込みとシングルポートメモリ(14)からのデータの読み出しのいずれか一方を行う。
【選択図】図1
Description
を備える。前記の先入れ先出しメモリは、データの書き込みと読み出しが行われるシングルポートメモリと、前記の制御信号に応じて、前記のシングルポートメモリへのデータの書き込み、又は前記のシングルポートメモリからのデータの読み出しを制御する入出力制御部とを備える。前記の入出力制御部は、前記の制御信号によって、データの書き込みと読み出しを同時に要求された場合に、前記のシングルポートメモリへのデータの書き込みと前記のシングルポートメモリからのデータの読み出しのいずれか一方を行う。
FULL=((IADD+1)==OADD) (1)
EMPTY=(IADD==OADD) (2)
式(1)に示されるように、状態判断回路30は、アドレスバスIADDに出力されたデータ(入力用カウンタ22におけるカウント値)に1を加えた数が、アドレスバスOADDに出力されたデータ(出力用カウンタ24におけるカウント値)に等しいとき、HレベルのFULL信号を出力する。例えば、シングルポートメモリ14が0から255のアドレスを有する場合に、アドレスバスIADDに出力されたアドレスデータが255を示し、アドレスバスOADDに出力されたアドレスデータが0を示す場合等が考えられる。また、式(2)に示されるように、状態判断回路30は、アドレスバスIADDに出力されたデータが、アドレスバスOADDに出力されたデータに等しいとき、HレベルのEMPTY信号を出力する。ORゲート34の出力信号及びORゲート36の出力信号は、ANDゲート48の非反転入力端及びANDゲート50の非反転入力端にそれぞれ入力される。ANDゲート48の反転入力端及びANDゲート50の反転入力端には、上記EMPTY信号及び上記FULL信号が、それぞれ入力される。ANDゲート48の出力信号はWAITWR信号として、ANDゲート50の出力信号はWAITRD信号として、それぞれ入出力制御部12から出力される。また、上記WAITWR信号及びWAITRD信号は、NORゲート40の一方の入力端及びNORゲート42の一方の入力端に、それぞれ入力される。NORゲート40の他方の入力端には、WR#信号が入力され、NORゲート42の他方の入力端には、RD#信号が入力される。NORゲート40の出力信号は、イネーブル信号として、入力用カウンタ22に入力される。また、NORゲート42の出力信号は、イネーブル信号として、出力用カウンタ24に入力される。入力用カウンタ22は、NORゲート40の出力信号がHレベルであるとき、すなわち、WR#信号及びWAITWR信号が共にLレベルにあるとき、イネーブルされてカウントアップされる。出力用カウンタ24は、NORゲート42の出力信号がHレベルであるとき、すなわち、RD#信号及びWAITRD信号が共にLレベルであるとき、イネーブルされてカウントアップされる。一方、MUX26には、ORゲート32の出力信号が、制御信号として入力される。この制御信号は、MUX26のセレクト信号入力端(S)に入力されるセレクト信号である。ORゲート32には、WR#信号及びWAITWR信号が入力される。MUX26は、セレクト信号がLレベルであるとき、すなわち、WR#信号及びWAITWR信号が共にLレベルであるとき、アドレスバスADDに、入力用カウンタ22の出力データを出力し、セレクト信号がHレベルであるとき、アドレスバスADDに、出力用カウンタ24の出力データを出力する。
12 入出力制御部
14 シングルポートメモリ
22 入力用カウンタ
24 出力用カウンタ
26 マルチプレクサ(MUX)
28 優先回路
30 状態判断回路
Claims (12)
- データの書き込みと読み出しが行われるシングルポートメモリと、
外部から入力される少なくとも1つの制御信号に応じて、前記シングルポートメモリへのデータの書き込み、又は前記シングルポートメモリからのデータの読み出しを制御する入出力制御部と
を備え、
前記入出力制御部は、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求された場合に、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しのいずれか一方を行うことを特徴とする先入れ先出しメモリ。 - 前記入出力制御部は、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しに対する優先度が指示された場合に、前記優先度に従って、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しのいずれか一方を行うことを特徴とする請求項1に記載の先入れ先出しメモリ。
- 前記入出力制御部は、外部から入力された単一のクロック信号に同期して動作し、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しの優先度を同じにするように指示された場合、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しを、前記クロック信号に応じて交互に行うことを特徴とする請求項2に記載の先入れ先出しメモリ。
- 前記入出力制御部は、前記クロック信号によって複数の連続したクロックパルスが入力される間に、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しの優先度を同じにするように指示された場合、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しを、前記各クロックパルスが入力される毎に交互に行うことを特徴とする請求項3に記載の先入れ先出しメモリ。
- 前記入出力制御部は、前記シングルポートメモリへのデータの書き込みを行うとき、前記シングルポートメモリからのデータの読み出しを待つように指示する第1のウェイト信号を外部に出力し、前記シングルポートメモリからのデータの読み出しを行うとき、前記シングルポートメモリへのデータの書き込みを待つように指示する第2のウェイト信号を外部に出力することを特徴とする請求項1から4のいずれかに記載の先入れ先出しメモリ。
- 前記入出力制御部は、
前記クロック信号に基づいて所定のカウント動作を行い、そのカウント値を示す信号を生成して出力する入力用カウンタと、
前記クロック信号に基づいて所定のカウント動作を行い、そのカウント値を示す信号を生成して出力する出力用カウンタと、
前記入力用カウンタと前記出力用カウンタのいずれか一方の出力信号を排他的に選択して出力する選択回路部と、
前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しの優先度が指示された場合に、その優先度に応じて、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しのどちらを優先するかを指示する優先信号を生成して出力する優先回路部と、
前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求された場合に、前記優先信号に応じて、前記入力用カウンタ、前記出力用カウンタ、及び前記選択回路部を制御する制御回路部と
を備え、
前記制御回路部は、
前記優先信号が、前記シングルポートメモリへのデータの書き込みを優先することを示している場合、前記入力用カウンタにカウント動作を行わせると共に、前記選択回路部に前記入力用カウンタの出力信号を排他的に選択して出力させ、
前記優先信号が、前記シングルポートメモリへのデータの読み出しを優先することを示している場合、前記出力用カウンタにカウント動作を行わせると共に、前記選択回路部に前記出力用カウンタの出力信号を排他的に選択して出力させることを特徴とする請求項2から5のいずれかに記載の先入れ先出しメモリ。 - 前記優先回路部は、
前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みをデータの読み出しよりも優先するように指示された場合に、前記シングルポートメモリへのデータの書き込みを優先するように指示する優先信号を出力し、
前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの読み出しをデータの書き込みよりも優先するように指示された場合に、前記シングルポートメモリからのデータの読み出しを優先するように指示する優先信号を出力し、
前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しの優先度を同じにするように指示された場合に、前記シングルポートメモリへのデータの書き込みを優先するように指示する優先信号と、前記シングルポートメモリからのデータの読み出しを優先するように指示する優先信号とを、前記クロック信号に応じて交互に出力することを特徴とする請求項6に記載の先入れ先出しメモリ。 - 前記入出力制御部は、前記入力用カウンタの出力信号、及び前記出力用カウンタの出力信号を用いて、前記シングルポートメモリ内のデータ量を検知し、前記シングルポートメモリにデータを記憶するための空き容量がない場合に書き込み禁止信号を出力し、前記シングルポートメモリにデータが存在しない場合に読み出し禁止信号を出力する状態判断回路部を備え、
前記制御回路部は、前記書き込み禁止信号と前記読み出し禁止信号に応じて、前記入力用カウンタ及び前記出力用カウンタをそれぞれ制御することを特徴とする請求項7に記載の先入れ先出しメモリ。 - システム装置から入力される少なくとも1つの制御信号に従って複数の記憶媒体を制御する記憶媒体制御装置であって、
単一の先入れ先出しメモリと、
前記制御信号に応じて、対応する前記記憶媒体をそれぞれ制御する各制御部と、
前記制御信号に応じて、前記各制御部のうち1つを選択し、その選択された制御部を前記先入れ先出しメモリに接続する選択回路部と
を備え、
前記先入れ先出しメモリは、
データの書き込みと読み出しが行われるシングルポートメモリと、
前記制御信号に応じて、前記シングルポートメモリへのデータの書き込み、又は前記シングルポートメモリからのデータの読み出しを制御する入出力制御部と
を備え、
前記入出力制御部は、前記制御信号によって、データの書き込みと読み出しを同時に要求された場合に、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しのいずれか一方を行うことを特徴とする記憶媒体制御装置。 - 前記入出力制御部は、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しに対する優先度が指示された場合に、前記優先度に従って、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しのいずれか一方を行うことを特徴とする請求項9に記載の記憶媒体制御装置。
- 前記入出力制御部は、外部から入力された単一のクロック信号に同期して動作し、前記制御信号によって、前記シングルポートメモリに対するデータの書き込みと読み出しが同時に要求されると共に、そのデータの書き込みと読み出しの優先度を同じにするように指示された場合、前記シングルポートメモリへのデータの書き込みと前記シングルポートメモリからのデータの読み出しを、前記クロック信号に応じて交互に行うことを特徴とする請求項10に記載の記憶媒体制御装置。
- 前記入出力制御部は、前記シングルポートメモリへのデータの書き込みを行うとき、前記シングルポートメモリからのデータの読み出しを待つように指示する第1のウェイト信号を外部に出力し、前記シングルポートメモリからのデータの読み出しを行うとき、前記シングルポートメモリへのデータの書き込みを待つように指示する第2のウェイト信号を外部に出力することを特徴とする請求項9から11のいずれかに記載の記憶媒体制御装置。
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