JP4800963B2 - 通信とレーダー用のモノリシックシリコンベース位相配列受信機 - Google Patents

Description

［関連出願への相互参照］
本出願は、２００３年１１月１３日に出願された、名称が、「通信とレーダー用のモノリシックシリコンベース位相配列受信機」の米国仮出願番号６０／５１９７１５であって、内容が参照によって完全にここに組み込まれる出願の３５ ＵＳＣ １１９（ｅ）による優先権を主張する。

本発明は無線通信、特に無線通信システムでの利用に適合させられた位相配列受信機に関する。

無指向性通信システムは、一つには、方位と位置に対する非感受性のため、様々な用途に広く用いられてきた。そのようなシステムは、しかしながら、数々の欠点がある。例えば、そういったシステムの送信機は電磁力を全方位に放射し、それのごく一部のみが目的とする受信機に到達する。これは放射された電力のかなりの量が無駄になる結果となる。従って、既知の受信機の検出感度に対して、比較的高い電磁力が無指向性送信機から放射される必要がある。さらに、電磁伝播が全方位に実施されるため、マルチパスフェージングや干渉といった現象が顕著になる。

単指向性通信システムでは、電力は一つまたはそれ以上の望ましい方位にのみ放射される。これは通常、一部の方位にアンテナ利得と他には減衰を提供する指向性アンテナ（例えば、パラボラ・アンテナ）を用いて達成される。アンテナの受動的な性質とエネルギー保存側のため、アンテナ利得とその方位性は関連がある。より高いアンテナ利得はより狭いビーム幅に相当し、逆もまた同様である。単指向性アンテナはしばしば、事前に送信機と受信機の相対的な位置と方位が知られていて、速く、頻繁に変わらない場合に用いられる。例えば、固定点マイクロ波リンクと衛星受信機の場合がそうであるかもしれない。そういった通信システムの送信機、及び／もしくは、受信機の追加のアンテナ利得は、信号対雑音干渉電力比（ＳＮＩＲ）を向上させ、その結果、有効的なチャンネル能力を増加させる。しかしながら、単指向性アンテナは概して、方位が、機械的な方法で速く頻繁に変化する事を要求する携帯用の機器には上手く適合していない。

複数アンテナ位相配列システムが、ベアリングの付いた指向性アンテナを模倣するために、機械的な動きを必要とすることなく電子的に操作されるよう適合されて用いられるかもしれない。そのような電子的操作は、同時にアンテナの頻繁な機械的姿勢の再決定に対する必要性を削除しながら、アンテナ利得と方位性に関する有利性を提供する。さらに、位相配列システムに配置した複数アンテナは、その中に配置された個々の能動的機器の性能要件を緩和し、従ってこれらのシステムを個々の機器の不具合に影響されないようにする。

複数アンテナ位相配列システム（これ以降、代わりに、位相配列と呼ばれる）はしばしば、複数入力複数出力（ＭＩＭＯ）ダイバーシティトランシーバや合成開口レーダーといった通信システムとレーダーに用いられる。位相配列はビームとヌル形成を様々な方向に可能にする。しかしながら、従来の位相配列は比較的多数のマイクロ波モジュールを必要とし、費用と複雑性を増加させている。

より高い周波数は、必要とするアンテナのサイズと間隔を縮小する一方で、より広いバンド幅を提供する。２４ギガヘルツ、６０ギガヘルツの、産業の、科学の、そして医学の（ＩＳＭ）バンドは位相配列といった複数アンテナシステムを用いた広帯域通信に適しており、また、７７ギガヘルツ帯は自動車レーダーに適している。その上、そういった高周波数体での遅延スプレッドは２．４ギガヘルツ、５ギガヘルツといったより低い周波数帯でのそれより小さい、従って、そのような高周波帯を提供することは、より高いデータ速度を可能にして、室内用途でより効果的である。ＦＣＣによる裁定は、７７ギガヘルツで既に利用できるバンドに加えて、２２−２９ギガヘルツ帯を、自動クルーズコントロールといった自動車レーダーシステムに開放した。

一つの位相配列は、それぞれが複数個の受信アンテナの異なったものに繋がった複数の信号路を含む。放射された信号は、空間的に分離したアンテナ要素（即ち、経路）で異なった時間に受信される。位相配列は、複数の経路での信号の受信に関した時間差を補償するように適合されている。位相配列は時間補償された信号を、他の方向からの放射を拒絶すると同時に、望ましい方向からの受信状態を良くするために重ね合わせる。

位相配列受信機のアンテナ要素は様々な空間的形状に配置されることができる。以下では、一次元のｎ要素線形配列の簡単な説明が図１を参照して提供される。類似の説明はまた送信機にも当てはまるが、述べられていない。

平面波では、信号はそれぞれのアンテナ要素に各アンテナで漸進的な時間遅延ｔをもって入射する。二つの隣接する要素のこの遅延差はその距離ｄ、及び、法線に対しての信号入力角θに、以下のように関係している。

ここでｃは光速である。一般に、第１のアンテナ要素に到着する信号は

で定義される。ここで、A(t)、f(t)は、信号の振幅と位相で、w_cはキャリア周波数である。ｋ番目の要素で受信された信号は

で表現される。

アンテナ要素の均等な間隔は数３にA(t)とf(t)の中の漸進的な位相差w_ctと漸進的な時間遅延ｔとして反映されている。可調の時間遅延要素t_n'（図１を参照のこと）が信号遅延と位相差を同時に補償する。

重ね合わされた信号S_sum(t)は、

として表現される。

t_k'=-ktに対して、総出力信号は、

で定義される。

時間遅延を得る一つの既知の技術は、ＲＦ（高周波）路に広帯域可調遅延要素を用いることである。しかしながら、ＲＦでの可調時間遅延は、減衰、損失、非線形性といった理想的でない効果によって統合するのが困難である。

理想的な遅延が到達時間差を全ての周波数で補償する一方で、狭帯域の応用では異なって近似される。狭帯域信号では、A(t)とf(t)はキャリア周波数に対してゆっくりと変化する、即ち、t<<t_modulateの場合、以下の近似が当てはまる。

従って、漸進的な位相差w_ctのみが数３の中で補償を必要とする。時間遅延要素はｎ番目の経路にq_nの位相変化を提供する位相シフターで置換されても良い。信号をコヒーレントに重ね合わせるためにq_nは

で定義される。

広帯信号と違って、狭帯信号の位相補償は受信チェインの様々な場所、即ち、ＲＦ（高周波）、ＬＯ（局部発振器）、ＩＦ（中間周波数）、アナログベースバンド、デジタル領域、で行うことができる。位相配列の追加の利点は、他の方向からの入力干渉電力を減衰するように適合されていることである。図２は、４５度の入射角を持つ狭帯信号に適合された８要素配列の受信パターンの正規化された配列利得を示す。アンテナ間隔は、図１に示された通り、d=λ/2であると想定された。ここでλは波長である。図２から分かるように、他の方向からの入力信号は抑制されている。さらに、位相配列の各経路の信号電力は、ヌル位置を調整したり、低いサイドローブレベルを得るために加重される。

知られている通り、受信機では、与えられた変調スキームでは、最大に許容されるビットエラーレート（ＢＥＲ）は受信機のベースバンド出力（復調器の入力）での最少の信号雑音比（ＳＮＲ）に関連している。与えられた受信感度に対して、出力ＳＮＲは受信機のノイズ・フィギュアの上限を設定する。ノイズ・フィギュア、Ｎ／Ｆ、は源からのみで引き起こされた出力雑音電力に対する総出力雑音電力の比で定義される。単路受信機では以下が当てはまる。

この表現は、しかしながら、位相配列には直接当てはまらない。図３は入力信号S_inを加算するように適合されたｎ要素位相配列システム１０を示す。各アンテナから受信された雑音はN_inである。各要素の信号N₁は経路で導入された雑音を意味する。異なる増幅器１２が各経路に配置されていて、受信信号を増幅し、増幅された信号をコンバイナブロック１４に供給する。コンバイナブロック１４の出力は、雑音Ｎ_２も受信して増幅する増幅器１６に供給される。出力信号S_outが増幅器１６で発生させられ、以下のように定義される。

アンテナの雑音貢献は、一つには、アンテナが向けられている物体の温度で決定される。アンテナ雑音源が無相関の場合、出力総雑音電力は

で与えられる。

従って、単路受信機の出力ＳＮＲに比較して、配列の出力ＳＮＲは、配列に配置された異なる段の雑音と利得の貢献に依存してｎからｎ^２の間の係数だけ改善される。配列のノイズファクターは


で定義される。従って、位相配列の出力でのＳＮＲは、Ｆがノイズファクターで、ｎ＞Ｆの場合、位相配列の入力でのＳＮＲより小さい場合すらありうる。与えられたＮＦに対して、ｎ経路位相配列受信機は、デシベルで、単路位相配列のそれよりも、１０＊ｌｏｇ（ｎ）だけ大きな感度を持つ。例えば、８路位相配列受信機の感度は単路位相配列のそれよりも９ｄＢ大きい。

本発明に従って、Ｎ要素位相配列受信機は、部分的に、Ｎ個のＲＦミキサーと信号加算ブロックを含む。各ＲＦミキサーは二つの入力信号を受信するように適合されている。ＲＦミキサーに加えられた第１の信号はＲＦミキサーに繋がったアンテナに受信されたＲＦ信号である。適宜に、Ｎ個のＲＦミキサーの異なった一つのそれぞれに繋がったＮ個の受信アンテナがある。各ＲＦミキサーに加えられる第２の信号は局部発振器のＭ個の位相から選択された局部発振器（ＬＯ）位相信号である。Ｎ個の位相セレクタのそれぞれは，−各位相セレクタはＮ個のＲＦミキサーの異なる一つに繋がっていて−局部発振器のＭ個の異なった位相を独立に受信し、一つまたはそれ以上の制御信号に従って、Ｍ個の位相の内の一つを選んで、繋がったＲＦミキサーに供給する。従って、各ＲＦミキサーに加えられる第２の信号は、ＲＦミキサーの繋がった位相セレクタによって供給された位相信号である。ＬＯ位相シフトはＲＦミキサーのＬＯ入力ポートで実行される。受信された信号に応えて、Ｎ個のＲＦミキサーのそれぞれは出力信号を生成する。Ｎ個のＲＦミキサーによって生成された信号は、信号加算ブロックで加算され、中間周波数帯で動作している。その結果として、本発明に従って、位相シフトは局部発振器の周波数で実行され、ＲＦミキサーによって生成された信号の加算は中間周波数（ＩＦ）で実行される。信号加算ブロックは受信信号を電流、電圧、もしくは電力の領域で加算できる。加算された信号は、局部発振器信号の分割されたレプリカのＩ／Ｑ信号を受信するように適合させられた二つのＩＦミキサーに送られ、受信信号を、受信されたＩＦ信号を象徴する一対のＩ／Ｑベースバンド信号へとダウンコンバートする。

いくつかの実施形態によると、位相配列受信機は、２４ギガヘルツといった、高いＲＦ周波数で動作し、一つのシリコン基板に形成されている。一つの実施例では、位相配列受信機は８個の要素を含み、最初のダウンコンバージョンミキサーの局部発振器（ＬＯ）ポートで、例えば、１１．２５度の分解能での位相シフトを可能にする。

そのような実施例では、８個の受信アンテナのそれぞれが、例えば２４ギガヘルツといったＲＦ信号を受信して、受信したＲＦ信号を８個のＲＦミキサーの異なった一つに配信する。各ＲＦミキサーはまた、ＬＯの１６位相の一つを受信する。受信した信号に応じて、各ＲＦミキサーは電流を生成し、生成された電流信号を電流加算ブロックに供給する。電流加算ブロックは受信された電流信号を加算し、加算された電流を一対のＩＦミキサーに供給する。

各路に配置されたオプションの低雑音増幅回路が、繋がったアンテナからの受信されたＲＦ信号を増幅し、増幅された信号を、繋がったＲＦミキサーに供給する。さらに、オプションのＩＦ増幅器が加算ブロックで生成された信号を増幅し、増幅された信号をＩＦミキサーのそれぞれに供給する。ＩＦミキサーの内の一つはロックされたＬＯ信号の周波数を分割することによって生成された第１の位相信号をも受信する。ＩＦミキサーのもう一つはロックされたＬＯ信号の周波数を分割することによって生成された第２の位相信号を受信する。第１と第２の位相信号は９０度位相がずれているように生成される。一つの実施例では、１６個の別々の位相のそれぞれが４ビット（２２．５度）の未加工の位相分解能で提供される。対称的なバイナリーツリー構造がＬＯ位相を割り当てる。

いくつかの実施形態では、各路のＬＯ位相選択は２つのステップで行われる。まず、切替可能な電流源と、共通の調整された負荷を持つ８組の差動対の配列が８組のＬＯ位相対の内の一つを選ぶ。加えて、位相の内挿が、１１．２５度の位相分解能が二つの隣接する位相の一次内挿で達成されるように複数のＬＯ位相対を実質的に同時に選ぶことによって達成される。次に、ＬＯの極性（符号ビット）が類似の２対１位相セレクタで選択され、１６個の全てのＬＯ位相を提供する。

ＩＦミキサーのそれぞれは、位相配列によって受信されたＲＦ信号を象徴する信号を生成する。二つのＩＦミキサーで生成された二つの信号は９０度位相がずれている。ＩＦミキサーは、例えば、１９．２ＬＯクロックから４分割ブロックを用いて生成された４．８ギガヘルツのクロックを用いて動作する。

本発明の一つの実施形態によると、図４Ａに示されている位相配列受信機５０のようなＮ要素位相配列受信機は、部分的に、Ｎ個のＲＦミキサー３５_１、３５_２、３５_３、....３５_Ｎ−１、３５_Ｎ、及び信号加算ブロック４０を含む。ＲＦミキサー３５_iのそれぞれは、ここでiは１からＮの間の整数であるが、一対の入力信号を受信するように適合されている。ＲＦミキサー３５_iのそれぞれに送られる第１の信号は、当該ＲＦミキサー３５_iに繋がった受信アンテナ３０_iによって受信されたＲＦ信号である。それに応じて、それぞれがＮ個のＲＦミキサー３５_iの異なる一つに繋がったＮ個の受信アンテナ３０_iが存在する。各ＲＦミキサー３５に送られる第２の信号は、局部発振器のＭ個の位相
から選ばれた位相信号
である。Ｎ個の位相セレクタ４５_１、４５_２、４５_３、....４５_Ｎー１、４５_Ｎのそれぞれは、Ｎ個のＲＦミキサー３５_iの異なる一つに繋がった位相セレクタであるが、局部発振器のＭ個の異なる位相
を独立に受信し、一つまたはそれ以上の制御信号に応じて、Ｍ個の位相
のうちの一つを選択し、繋がったＲＦミキサー３５_iに供給する。ＲＦミキサー３５_iに送られた局部発振器の位相は局部発振器の任意の位相であって、従って、連続的に変化するかもしれないと理解されている。

上述されたように、各ＲＦミキサー３５_iに送られた第２の信号は、ＲＦミキサー３５_iに繋がった位相セレクタ４５_iによって供給された位相信号である。当該位相シフトは局部発振器の周波数で実行される。即ち、各ＲＦミキサー３５_iは、ＩＦ出力信号を生成するために、自身が受信するＲＦ信号の位相をシフトし、自身が受信するＲＦ信号の周波数をダウンコンバートする両方を行う。Ｎ個のＲＦミキサー３５_iによって生成された出力信号は、信号加算ブロック４０によって加算され、ＩＦ帯で動作する。その結果、本発明によって、位相シフトは局部発振器周波数で実行され、信号の加算はＩＦで実行される。信号加算ブロック４０は受信された信号を電流、電圧、電力領域の何れかで加算することができる。加算された信号は、局部発振器信号の分割されたレプリカのＩ／Ｑ信号か局部発振器信号のＩ／Ｑ信号のいずれかを受信し、受信されたＩＦ信号を象徴するＩ／Ｑベースバンド信号へと受信された信号をダウンコンバートするように適合されたＩＦミキサー対５５_１と５５_２に送られる。

図４Ｂは、本発明の別の実施例による、Ｎ要素位相配列受信機７０の簡略化された高レベルブロック図である。位相配列受信機７０は、部分的に、Ｎ個のＲＦミキサー３５_１、３５_２、３５_３、....３５_Ｎ−１、３５_Ｎ、Ｎ個のＩＦミキサー５５_１、５５_２、５５_３、....５５_Ｎ−１、５５_Ｎ、及び信号加算ブロック４０を含む。ＲＦミキサー３５_iのそれぞれは一対の入力信号を受信するように適合されている。ＲＦミキサー３５_iのそれぞれに送られる第１の信号は、当該ＲＦミキサー３５_iに繋がった受信アンテナ３０_iによって受信されたＲＦ信号である。それに応じて、それぞれがＮ個のＲＦミキサー３５_iの異なる一つに繋がったＮ個の受信アンテナ３０_iが存在する。各ＲＦミキサー３５に送られる第２の信号は、局部発振器のＭ個の位相
から選ばれた位相信号
である。ＲＦミキサー３５_iに送られた局部発振器の位相は局部発振器の任意の位相であって、従って、連続的に変化するかもしれないと理解されている。当該位相シフトは局部発振器の周波数で実行される。即ち、各ＲＦミキサー３５_iは、繋がったＩＦミキサー５５_iへと送られるＩＦ出力信号を生成するために、自身が受信するＲＦ信号の位相をシフトし、自身が受信するＲＦ信号の周波数をダウンコンバートする両方を行う。ＩＦミキサー５５_iのそれぞれは、受信されたＩＦ信号の周波数を、例えばベースバンド信号といった、より低い周波数の信号へとダウンコンバートし、ダウンコンバートされた信号を信号加算ブロック４０へと送る。加算ブロック４０によって生成された出力信号はアナログからデジタルへとＡＤコンバータ７５によって変換される。

図４Ｃは、本発明のまた別の実施例による、Ｎ要素位相配列受信機７０の簡略化された高レベルブロック図である。位相配列受信機７０は、部分的に、Ｎ個のＲＦミキサー３５_１、３５_２、３５_３、....３５_Ｎ−１、３５_Ｎ、及び信号加算ブロック４０を含む。ＲＦミキサー３５_iのそれぞれは一対の入力信号を受信するように適合されている。ＲＦミキサー３５_iのそれぞれに送られる第１の信号は、当該ＲＦミキサー３５_iに繋がった受信アンテナ３０_iによって受信されたＲＦ信号である。それに応じて、それぞれがＮ個のＲＦミキサー３５_iの異なる一つに繋がったＮ個の受信アンテナ３０_iが存在する。各ＲＦミキサー３５に送られる第２の信号は、局部発振器のＭ個の位相から選ばれた位相信号
である。ＲＦミキサー３５_iに送られた局部発振器の位相は局部発振器の任意の位相であって、従って、連続的に変化するかもしれないと理解されている。当該位相シフトは局部発振器の周波数で実行される。即ち、各ＲＦミキサー３５_iは、信号加算ブロック４０に送られる、例えばベースバンドといった、より低い周波数信号を生成するために、自身が受信するＲＦ信号の位相をシフトし、自身が受信するＲＦ信号の周波数をダウンコンバートする両方を行う。従って、実施例８０によって、ＲＦ信号のより低い周波数、例えばベースバンド信号、へのダウンコンバートは一つの混合段を用いて実行される。信号加算ブロック４０は受信されたＮ個の例えばベースバンド信号を加算し、加算された信号をＡＤコンバータ７５へと供給する。

図５は、本発明の一つの実施例による、典型的な位相配列受信機１００の高レベルブロック図である。位相配列受信機１００は８要素位相配列として示されている。しかしながら、本発明にかかる位相配列は、より多く、例えば１６、もしくは、より少なく、例えば４、要素を持つかもしれないと理解されている。位相配列受信機１００は一つのシリコン回路基板上に、完全に集積されるように適合されている。そのようなものとして、位相配列受信機１００は、信号処理やコンディショニングといったチップ上の機能を促進し、従って、そういったチップ外での機能への必要性を取り除いている。さらに、位相配列受信機１００は、比較的サイズが小さく、製造費用も低く、消費電力も低く、高い信頼性を持つ。位相配列受信機１００は２４ギガヘルツといった比較的高い周波数で動作するように適合されていて、第１のダウンコンバージョンミキサーの局部発振器（ＬＯ）端子で１１．２５度の位相シフトが可能である。各信号経路は４３デシベルの利得、７．４デシベルのノイズフィギュア、−１１ｄＢの3次入力インターセプトポイントを達成する。８要素配列はベースバンド出力でのＳＮＲを９デシベル改善し、以下に詳細に述べられている通り、６１デシベルの配列利得と２０ｄＢのピークトウヌル比を提供する。

典型的な位相配列受信機１００（これ以降、代案として配列１００と言及される）が、部分的に、位相生成器１１０、位相選択ブロック１２０、ＲＦ混合ブロック１３０、及びＩＦ混合ブロック１８０を含んで示されている。位相生成器１１０はクローズド・ループ制御回路で、１９．２ギガヘルツの局部発振器クロックを、発振器のクロックを２５６で割った後、７５メガヘルツクロックである参照クロックＲｅｆ_ｉｎにロックさせるように適合されている。位相生成器１１０はロックされた７５メガヘルツクロック信号の１６の位相
を生成し、生成された位相を位相選択ブロック１２０に送る。いくつかの実施形態では、生成された位相
のそれぞれは、差動で正信号と差動で負信号を持つ差動信号（示されていない）である。例えば、そういった実施形態では、位相信号
は一対の信号、すなわち、差動で正信号
と差動で負信号
を持つ。局部発振器の１６個の生成された位相
は局部発振器の任意の位相であって従って連続的に変化するかもしれないと理解されている。

位相生成器１１０は図５では位相ロックループ回路として示されている。位相生成器１１０は遅延ロックループもしくは参照クロック信号Ｒｅｆ_ｉｎの位相もしくは周波数にロックするように適合された任意の他のクローズド・ループ制御回路であり得ると理解されている。位相生成器１１０は、部分的に、電圧制御発振器２０２、ループフィルター２０４、チャージポンプ２０６、位相周波数検出器２０８、４分割ブロック２１０、及び６４分割ブロック２１２を含むように示されている。１６個の位相信号
は電圧制御発振器２０２で生成される。１６個の別個の位相の各々は、４ビット（２２．５度）の未加工の位相分解能で提供される。図６は、隣接するアンテナ間隔がλ/2である８要素位相配列受信機１００の相当する１６個の配列パターンのシミュレーション結果を示す。図６から見て取れる通り、位相配列受信機１００はビームを−９０度から＋９０度まで運転することができ、運転のステップサイズは通常の方向で７．２度である。

位相選択ブロック１２０は、それぞれが、受信された１６個のシフトされた位相
の一つを選択するように適合された８個の位相セレクタ１２５を含むように適合されている。以下では、類似のコンポーネントの異なる事例は、代わりになるべき物として、異なるインデックスを持つ類似の参照番号で識別される。インデックスは参照番号の下付き文字として出現する。例えば、示された８個の位相セレクタの事例は１２５_１、１２５_２、１２５_３....１２５_８として識別される。代わりに、位相セレクタは参照番号１２５で識別されるかもしれない。１６個の生成された位相
は位相セレクタ１２５_iの各々に等しい振幅と遅延で適用される。

位相セレクタ１２５_iの各々は、位相選択シフトレジスタ１４５から位相セレクタ１２５_iが受信する信号に応じて、１６個の生成された位相
の一つを選び、出力として供給するように適応されている。位相選択情報（ビーム運転角）を含む位相配列受信機１００の動作状態は標準のシリアルインターフェースを用いて連続的に位相選択シフトレジスタ１４５に取り込まれる。位相セレクタ１２５_１は受信された１６個の位相
の一つを選び、選択された位相を出力
として供給するとして示されている。同様に、位相セレクタ１２５_２は出力信号
等を供給するとして示されている、等である。当該位相セレクタ１２５_iによって提供される各出力信号
はＲＦ混合ブロック１３０に配置された８個のＲＦミキサー１３５_iの異なる一つに提供される。いくつかの実施形態では、選択された位相
の各々は、差動で正信号と差動で負信号を持つ差動信号である。例えば、そういった実施形態では、位相信号
は一対の信号、すなわち、差動で正信号
と差動で負信号
を持つ。

一つの実施例では、ＬＯクロックの１６位相を生成する電圧制御発振器２０２は、調整された負荷を持つ８個の差動ＣＭＯＳ増幅器のリングを含む。そういった実施例での電圧制御発振器の中心周波数は、３次周波数シンセサイザによって７５メガヘルツの参照クロックＲｅｆ_ｉｎにロックされている。そのように生成された１６個の位相は、８経路のそれぞれの位相セレクタ１２５_iに、対称的なバイナリーツリー構造を通して分配され、従って、各経路にＬＯの全１６位相
への独立なアクセスを提供する。

図７Ａと図７Ｂは、まとめて、差動信号が用いられた一つの実施例にかかる各位相セレクタ１２５_iのトランジスター回路図である。示されている通り、各経路のＬＯ位相選択は図７Ａと図７Ｂにそれぞれ示されている様に、２段で行われる。図７Ａに示される第１段では、可変の電流源と共通の調整された負荷を持つ８個の差動対の配列が８個のＬＯ位相対の一つを選ぶ。加えて、位相の内挿が、１１．２５度の位相分解能が二つの隣接する位相の一次内挿で達成されるように複数のＬＯ位相対を実質的に同時に選ぶことによって達成される。補完的なスイッチング信号を持つダミー配列１２６が電圧制御発振器バッファに一定の負荷を維持し、スイッチング中の位相変化を防止する。図７Ｂに示される第２段では、ＬＯの極性（符号ビット）が類似の２対１位相選択回路で選択される。図７Ｂに示された第２の位相選択段はまた、分配ネットワークの損失を補完する追加の利得を提供する。一つの実施例では、位相セレクタ１２５_iは約１２ミリアンペアを消費する。

図５を参照して、８個の受信アンテナの各々１６０_iはＲＦ信号を受信して、自身が受信するＲＦ信号をＲＦ混合ブロック１３５に配置された８個のＲＦミキサー１３５_iの異なる一つにオプションの８個の低雑音増幅回路（ＬＮＡ）１６５_iを経由して、提供する。各ＲＦミキサー１３５_iはまた、自身が繋がった位相セレクタ１２５_iによって選択された位相信号を受信し、それに応じてＩＦで動作する加算ブロック１７０へ送られる信号を生成する。ＩＦ加算ブロック１７０は８個のＲＦミキサー１３５_iから自身が受信する８個の信号を加算し、加算された信号をＩＦ混合ブロック１８０へと送る。オプションの増幅器１７５が加算された信号を増幅し、増幅された信号をＩＦ混合ブロック１８０へと送る。ＩＦ混合ブロック１７０は受信された信号を電流の領域、電圧の領域、電力の領域などで加算できる。

位相配列受信機１００の典型的な実施形態では、ＩＦ混合ブロック１７０は位相生成器１１０に配置された４分割ブロック２１０により１９．２ギガヘルツＬＯクロックから生成された４．８ギガヘルツクロックを用いて動作する。したがって、本発明によって、位相配列受信機１００は、４．８ギガヘルツのＩＦで、両方のＬＯ周波数が一つの位相生成器と周波数分割器によって生成されることを許容しながら、二段階のダウンコンバージョンを用いる。１４．４ギガヘルツでのイメージは、各フロントエンドブロックがアンテナ１６０_iとそれに繋がったＬＮＡ１６５_iを含むフロントエンドブロックの狭帯伝達関数で減衰される。

図８は各ＬＮＡ１６５_iのトランジスター回路図である。各ＬＮＡ１６５_iは、低雑音係数を用いて繋がったＲＦミキサー１３５_iの雑音を抑えるために必要な利得と、例えば５０オームの既知の実数の入力インピーダンスを提供するように適合されている。各ＬＮＡ１６５_iはまた、同時に動作するＬＮＡで総合して消費される電力量を抑えるために、比較的低電力を用いて動作するように適合されている。各ＬＮＡ１６５_iは、繋がったアンテナ１６０_iからＬＮＡ１６５_iが受信する入力電圧信号Ｖ_ｉｎに応じて出力電圧信号Ｖ_ｏｕｔを生成する。

この１０年間でのバイポーラトランジスタとＣＭＯＳトランジスタの速度の飛躍的な増加と今までにないデザイン技術によって、シリコンベースの集積ＬＮＡの動作範囲は低ギガヘルツからずっと高い周波数帯にまで拡がった。トポロジーの選択は、動作周波数ｗ_０のトランジスタ・カット・オフ周波数ｗ_ｔとの比による。図８に示されているインダクタ変性エミッタ接地ＬＮＡは、小さいｗ_０／ｗ_ｔに対して高い利得と低い雑音を提供するように適合されている。ｗ_０がｗ_ｔと同程度になった場合ベース接地ＬＮＡは競合する性能を提供する。この方法を用いて、ベース接地ＬＮＡの達成できるノイズフィギュアは極めて低減する。いくつかの実施形態では、ＬＮＡ１６５は１２０ギガヘルツのカット・オフ周波数を持つＳｉＧｅヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を用いて形成されている。これはｗ_０／ｗ_ｔが０．２に相当する。ＬＮＡ１６５はバイポーラ、ＣＭＯＳ、もしくはＢＩＣＭＯＳ処理技術で形成されることもあり得ると理解されている。

図８を参照して、入力トランジスタのサイズと直流電流は、電力と雑音の同時マッチングを達成するように選択される。まず、最少ノイズフィギュアに相当する電流密度がコンピュータシミュレーションで見つけられる。次に、入力トランジスタが低雑音のための最適入力インピーダンスがオームで所要の実数部、例えばいくつかの実施例では５０オーム、をもつまで拡大縮小される。いくつかの実施例では最適化が４ミリアンペアの直流電流と０．２ナノヘンリのエミッタデジェネレーションインダクタンスの結果となった。カスコードトランジスタＱ２が逆アイソレイションを改善するために用いられた。

例えば２４ギガヘルツの適切な高周波数では、単段で得られる利得は、大きいコレクタキャパシタンスＱ２による小さい負荷インダクタンスと負荷キャパシタンスによって制限されている。いくつかの実施形態では、各経路の一つの低雑音増幅回路１６５で得られる電力利得がその経路のそれに続く段の雑音を制限するのに十分でない場合、第２の低雑音増幅回路１６５がその経路に第１の低雑音増幅回路１６５と連続して設置される。そうやってカスケードされた場合（示されていない）、各経路での第１段の低雑音増幅回路１６５_iの電圧Ｖ_ｏｕｔがその経路の第２段の低雑音増幅回路１６５_iのＶ_ｉｎに供給される。各経路の第２段の低雑音増幅回路１６５_iの電圧Ｖ_ｏｕｔがそれ以降その経路のＲＦミキサー１３５_iに供給される。

さらに、そういった高い周波数では様々なブロック間の相互作用がいくつかのブロックを他の隣接するブロックでの変動に対して敏感にする。この感度を最小化するために、一つの実施例では、各ブロックの入力と出力が５０オームにマッチされている。これにより、一つのブロックの動作が隣接するブロックの動作に与える影響を最小化でき、従って各ブロックが独立にデザインされ、最適化されることが可能となる。

キャパシタＣ１とＣ２で形成されたキャパシティブディバイダが、第２段のインピーダンスが電力と雑音の両方に関連するため、第２段のインピーダンスを最適化するために、第１段の出力インピーダンスを例えば同じ５０オームの第２段の入力インピーダンスへと変換する。いくつかの実施例では、キャパシタＣ１とＣ２は１００ｆＦと１８０ｆＦにそれぞれ選択されていて、インダクタＬ４は０．２ｎＨのインダクタンスを持ち、これは一つの製造過程を用いると５０マイクロメータ掛ける５０マイクロメータのシリコン表面領域を消費する。２４ギガヘルツでのマッチングネットワーク損失は０．２５デシベルより小さいとシミュレーションされている。

例えば２４ギガヘルツといった高周波数では、ボンドワイヤインダクタンスが各ＬＮＡ１６５_iの入力反射係数に重要な影響を持つ。それに応じて、各ＬＮＡ１６５_iはチップ上で５０オームにマッチされるように（Ｓ_１１が−１０ｄＢ以下、ここでＳ_１１は入力反射係数）、及び、例えば０．３ｎＨまでのボンドワイヤインダクタンスに耐性がある様に設計されている。各ＬＮＡ１６５_iの電圧供給線Ｖ_ｄｄと接地は２５ギガヘルツで共振するＭＩＭキャパシタを用いてチップ上で迂回させられている。いくつかの実施形態では各ＬＮＡ１６５_iに用いられた各インダクタは０．２ｎＨから０．５ｎＨの間のインダクタンスを持つ。シリコン領域を節約するために、らせん形インダクタが用いられることもある。高いＱファクターを提供することで知られているスラブインダクタもまた用いられることがある。全てのらせん形インダクタとインターコネクションは、９５００３ カリフォルニア州、アプトス、トラウト グルチ ロード １７１１に在住するベイテクノロジーから入手できるＩＥ３Ｄシミュレーションツールを用いてモデルされている。

図９は、一つの実施例による、各ＲＦミキサー１３５_iのトランジスター回路図である。示されているとおり各ＲＦミキサー１３５_iは、シングルエンドの２４ギガヘルツＲＦ信号を差動４．８ギガヘルツＩＦ信号にダウンコンバートするように適合されたギルバート型二重平衡乗積器を含む。各ＲＦミキサー１３５_iに対し、ＲＦミキサー１３５_iに繋がったＬＮＡ１６５_iからＲＦ入力信号が受信され、差動信号
と
がやはりＲＦミキサー１３５_iに繋がった位相セレクタ１２５_iで受信される。従って、図９に示されている実施例では、位相
のそれぞれ、従って、位相
のそれぞれは差動信号と理解されている。ＬＯ位相シフトは、位相配列受信機１００をＲＦミキサ１３５_iのＬＯポートでの振幅変化に対し感度を低下させる。

各ＲＦミキサー１３５_iの入力段はそれに繋がったＬＮＡ１６５_iの出力段にインピーダンス変換ネットワークを通して複素共役マッチングされている。このマッチングネットワークはＬＮＡ１６５_iのキャパシタＣ_１、Ｃ_２、Ｌ_４、Ｃ_３、Ｃ_４と、ＲＦミキサー１３５_iのインダクタＬ_８を含む。インダクタＬ_９とＬ_１０で形成された、インダクティブエミッタデジェネレーションが線形性を向上させるために用いられる。一つの実施例では、１．２５ミリアンペアのＤＣバイアス電流が各ＲＦミキサー１３５_iに、電力損失、線形性、及び、ノイズフィギュアの間の妥協点を提供するために選択された。一つの実施例では、各ＲＦミキサー１３５_iは６．５ミリジーメンスの変換トランスコンダクタンスを持つ。バイアス電圧V_bias1とV_bias2はバンドギャップ回路（示されていない）を用いて生成された。図９の各ＲＦミキサー１３５_iは、ＩＦ加算ブロック１７０へと送られる一対の差動電流IF_i ^＋とIF_i ⁻を生成する。

図１０は、本発明の一つの実施例による、ＲＦミキサー１３５_１、１３５_２....１３５_８に繋がったＩＦ加算ブロック１７０のブロック図である。示されている通り、ＩＦ加算ブロック１７０は８対の差動電流信号IF_i ^＋とIF_i ⁻をＲＦミキサー１３５_iから受信し、これらの電流をインダクタＬ_１２とキャパシタＣ_１４からなる調整された負荷でターミネートした対称的なバイナリーツリーを通して合成する。ＩＦ加算ブロック１７０は、それ以降ＩＦ増幅器１７５に送られる差動出力電流信号Ｉ^＋及びＩ⁻を生成するために４．８ギガヘルツで動作する。そのようなブロックの全体的はノイズフィギュアへの雑音貢献は、フロントエンドの単路利得で抑えられているだけでなく、８の配列利得でも抑えられている。いくつかの実施例ではＩＦ加算ブロック１７０で生成された電流はシングルエンド信号であると理解されている。また、ＩＦ加算ブロック１７０は、例えば、そこへ送られた信号が電圧信号である場合、差動もしくはその他の、電圧信号を加算するように適合する事もできると理解されている。

図１１は、一つの実施例による、オプションでＩＦ加算ブロック１７０とＩＦ混合ブロック１８０の間に配置されたＩＦ増幅器１７５のトランジスタ回路図である。ＩＦ増幅器１７５はＩＦ加算ブロック１７０から差動信号Ｉ^＋とＩ⁻を受信し、それに応じて差動電圧信号Ｖ^＋とＶ⁻を生成する。ＩＦ増幅器１７５の入力端子に到達する干渉の程度は配列パターンの空間的選択性によって減衰させられる。本発明によると、ＩＦ増幅器１７５とＩＦ増幅器１７５から信号を受信する回路ブロックの雑音及び線形性の両方の要件は緩和されている。

図１２は、一つの実施例による、ＩＦ混合ブロック１８０に配置されたＩＦミキサ１４０_１のトランジスタ回路図である。図１２に示されている実施例では、ＩＦミキサ１４０_１はさらに、ロックされたＬＯクロックを４分割ブロック２１０を用いて４分割することで生成された差動信号ＬＯ２＿Ｉ^＋、ＬＯ２＿Ｉ⁻を受信するように適合されている。従って、図１２に示されている実施例においては、図５に示されているＬＯ２＿Ｉが差動信号であると理解されている。

受信された信号に応じて、ＩＦミキサ１４０_１が信号Ｉ_ＢＢを生成する。図１２の実施例に示されているとおり、信号Ｉ_ＢＢは一対の差動信号Ｉ_ＢＢ ^＋とＩ_ＢＢ ⁻を含むかもしれないと理解されている。信号Ｉ_ＢＢは位相配列１００に受信されたＲＦ信号を象徴する。オプションのバッファ１８５_１が信号Ｉ_ＢＢを受信して格納し、それに応じてバッファリングされた信号Ｉ_Ｂを生成する。一つの実施例ではＩＦ増幅器１７５と各ＩＦミキサ１４０はそれぞれ１．６ミリアンペアと２．３ミリアンペアのＤＣ電流を消費する。

図１３は、一つの実施例による、ＩＦミキサー１４０_２のトランジスター回路図である。図１３に示されている実施例では、ＩＦミキサー１４０_２はさらに、ロックされたＬＯクロックを４分割ブロック２１０を用いて４分割することで生成された差動信号ＬＯ２＿Ｑ^＋、ＬＯ２＿Ｑ⁻を受信するように適合されている。従って、図１３に示されている実施例においては、図５に示されているＬＯ２＿Ｑが差動信号であると理解されている。信号ＬＯ２＿ＩとＬＯ２＿Ｑはお互いに対して９０度の位相シフトを持つ。

受信された信号に応じて、ＩＦミキサ１４０_２が信号Ｑ_ＢＢを生成する。図１２の実施例に示されているとおり、信号Ｑ_ＢＢは一対の差動信号Ｑ_ＢＢ ^＋とＱ_ＢＢ ⁻を含むかもしれないと理解されている。信号Ｑ_ＢＢは位相配列１００に受信されたＲＦ信号を象徴し、信号Ｉ_ＢＢに対して９０度の位相シフトを持つ。オプションのバッファ１８５_２が信号Ｑ_ＢＢを受信して格納し、それに応じてバッファリングされた信号Ｉ_Ｂを生成する。

[実験結果]
一つの実験によると、位相配列１００はＩＢＭ ７ＨＰ ＳｉＧｅ ＢｉＭＯＳ技術で、１２０ギガヘルツのバイポーラｆ_Ｔと０．１８マイクロメータのＣＭＯＳトランジスタで実装された。この技術は、チップ上のらせん形インダクタと高周波信号を送る伝送回線に用いられた４マイクロメータ厚の表面アナログ金属と一体となった５金属層を提供する。位相配列受信機の金型顕微鏡写真が図１４に示されている。この実験におけるチップのサイズは３．３ｘ３．５ｍｍ２である。

図１５Ａと１５Ｂを参照すると、金型とテスト基板は、図１５Ｂに示されている通り、銀エポキシを用いて、黄銅基盤に据え付けられている。用いられたデュロイド基板の厚さは１０ミルに選ばれていて、チップとほぼ同じ高さを持つ。これは信号ボンドワイヤの長さと曲率を最小化する。幅と高さが２００マイクロメータで３．５ミリメータ長の黄銅ステップがチップのＲＦ側に沿って構築されている。ＲＦ回路の接地パッドはこのステップの上面に接地ボンドワイヤ長を最小化するためにワイヤボンドされている。各経路の入力は対称的に基板上の５０オーム伝送回線にワイヤボンドされている。

自由継続の電圧制御発振器は、１ＭＨｚオフセットで−１０３ｄＢｃ／Ｈｚの位相雑音を達成する。周波数シンセサイザは５０マイクロ秒以下のセトリング・タイムをもち、１８．７から２０．８ギガヘルツでロックされる。図１６は、周波数シンセサイザーのロックされたスペクトルを示す。

２４ギガヘルツＲＦポートでの入力反射係数Ｓ_１１は、チップ上でと基板上のＲＦ入力のＳＭＡ端子でとの両方で特徴付けられる。図１７に示される通り、受信機は両方の場合で、関心の周波数領域で良好な入力マッチング特性を示す。

図１８Ａは、単路の利得を入力周波数の関数として描き、２３ギガヘルツでの４３デシベルのピーク利得と３５デシベルのチップ上のイメージ除去を示している。イメージ信号はさらに狭帯アンテナで減衰される。３デシベルの利得変化が全経路のうちで観測された。受信機ノイズフィギュアが入力信号の関数として図１８Ｂに示されている。７．４デシベルのダブルサイドバンドのノイズフィギュアが２５０メガヘルツの信号帯域幅に対して測定された。図１８Ｃと１８Ｄは単路の測定された非線形性を示す。入力に対して１デシベルの圧縮点が−２７ｄＢｍで観測され、入力に対しての３次のひずみの切片は−１１．５ｄＢｍである。

図１９は異なる経路間のチップ上での分離を示す。信号は第５経路にのみ送り込まれた。各経路の位相セレクタは、代わりにカップリングによる出力電力を測定するために調整された。全ての位相セレクタが切れている場合、システムは−２７デシベルの信号の漏れを持つ（単路利得に正規化された）。カップリングは全ての経路で−２０デシベルより低い。最も強いカップリングは、予測されたように隣接する経路間、たとえば、第４と第５、に見られた。しかしながら、第４経路の位相セレクタが切れていて、第６経路上のものが作動している場合、共存するカップリング及び漏れがお互いを取り消すためか、極めて低い出力電力が観測された。隣接しない経路間のカップリングは漏れのレベルと近いか、より低い。

配列の性能は図２０に示された構成を用いて評価された。人工的な波面が、電力スプリッタと調整できる位相シフタを経由して各受信機経路にＲＦ入力を送り込むことで生成される。この方法で、配列の性能がアンテナ特性と独立に測定される。図２１と２２は、それぞれ、２路稼働と４路稼働での異なるＬＯ位相設定での測定された配列パターンを示す。図２１と２２は、位相配列受信機の空間的な選択性とＬＯ位相プログラミングによる全１８０度範囲でのビームの操縦を示す。

本発明の上の実施例は具体例であって、制限的なものではない。様々な代替案及び等価案が可能である。本発明は、本発明の位相配列受信機に配置されたバイポーラ、ＣＭＯＳ、ＢＩＣＭＯＳもしくは他といったトランジスタの型に制限されない。本発明は局部発振器の様々な位相を生成するために用いられた回路の型に制限されない。本発明は局部発振器の様々な位相を選択するために用いられた回路の型にも制限されない。本発明は、低雑音もしくはＩＦ増幅器の型に制限されない。本発明は、本発明の位相配列に配置されたＲＦもしくはＩＦミキサの型に制限されない。本発明は、特定のＲＦ、ＩＦもしくはベースバンド周波数に制限されない。本発明は、位相配列受信機に配置された経路の数にも制限されない。本発明は、本発明が配置されるであろう集積回路の型に制限されない。本発明は、本発明の位相配列を製造するために用いられたであろう、例えばＣＭＯＳ、バイポーラ、もしくはＢＩＣＭＯＳといった特定の処理技術の型にも制限されない。本発明は、ホモダインもしくはヘテロダイン構造に制限されない。他の追加、削除もしくは修正が本発明の視野に入っており、添付の請求項の範囲に含まれる意向がある。

図１は、先行技術で既知の、ｎ要素アンテナ配列の簡略化された高レベル概論図である。 図２は、先行技術で既知の、４５度の入射角を持つ狭帯信号に対する８要素配列の受信パターンの正規化された配列利得を示す。 図３は、先行技術で既知の、ｎ個のアンテナから受信された信号を重ね合わせるように適合されたｎ要素アンテナ配列の簡略化された高レベル概論図である。 図４Ａは、本発明の一つの実施例による、Ｎ要素位相配列受信機の簡略化された高レベルブロック図である。 図４Ｂは、本発明の別の実施例による、Ｎ要素位相配列受信機の簡略化された高レベルブロック図である。 図４Ｃは、本発明のまた別の実施例による、Ｎ要素位相配列受信機の簡略化された高レベルブロック図である。 図５は、本発明の一つの実施例による、８要素位相配列受信機の高レベルブロック図である。 図６は、図５の位相配列受信機の典型的なコンピュータシミュレーションの結果である。 Ａは、本発明の一つの実施例による、図５の位相配列受信機に配置された位相選択回路のトランジスタ回路図である。Ｂは、本発明の一つの実施例による、図５の位相配列受信機に配置された位相選択回路のトランジスタ回路図である。 図８は、本発明の一つの実施例による、図５の位相配列受信機に配置された低雑音増幅回路のトランジスタ回路図である。 図９は、本発明の一つの実施例による、図５の位相配列受信機に配置されたＲＦミキサーのトランジスタ回路図である。 図１０は、本発明の一つの実施例による、図５の位相配列受信機に配置されたＩＦ加算ブロックの高レベルブロック図である。 図１１は、本発明の一つの実施例による、図５の位相配列受信機に配置されたＩＦ増幅器ブロックのトランジスタ回路図である。 図１２は、本発明の一つの実施例による、受信されたＲＦ信号を象徴するＩＦ信号を生成するように適合されたＩＦミキサーのトランジスタ回路図である。 図１３は、図１２のＩＦミキサーのＩＦ信号に対してシフトされた位相を持つＩＦ信号を生成するように適合されたＩＦミキサーのトランジスタ回路図である。 図１４は、典型的なシリコンゲルマニウムバイシーモス技術を用いて製造された図５の位相配列受信機の金型顕微鏡写真である。 図１５Ａは、基盤に組み込まれた図１４の金型の部分的な、上から見た図である。 図１５Ｂは、基盤に組み込まれた図１４の金型の部分的な断面図である。 図１６は、本発明の一つの実施例による、典型的な位相配列の周波数シンセサイザーのロックされたスペクトルである。 図１７は、２４ギガヘルツＲＦポートでの、チップ上と基板上のＲＦ入力のＳＭＡ端子で特徴づけられた入力反射係数Ｓ_１１を示す。 Ａは、図５の位相配列の単路の典型的な利得を示す。Ｂは、典型的なノイズフィギュアを図５の位相配列の入力周波数の関数として示す。Ｃは、図５の位相配列の単路の典型的な測定された非線形性を示す。Ｄは、図５の位相配列の単路の典型的な測定された非線形性を示す。 図１９は、図５の位相配列の異なる経路間の典型的なチップ上での分離を示す。 図２０は、図５の位相配列の性能を測定するために用いられた典型的な構成を示す。 図２１は図２２と共同で、図５の位相配列の２路稼働と４路稼働に対する異なるＬＯ位相設定での典型的な測定された配列パターンを示す。 図２２は図２１と共同で、図５の位相配列の２路稼働と４路稼働に対する異なるＬＯ位相設定での典型的な測定された配列パターンを示す。

Claims (59)

1. Ｎ要素位相配列受信機であって、
   それぞれが局部発振器の任意の位相を選択し、前記選択された位相を出力信号として供給するように適合されたＮ個の位相セレクタと、
   それぞれがＮ個の前記位相セレクタの異なる一つに繋がっていて、繋がっている位相セレクタが供給する出力信号を受信するように適合されたＮ個の第１のミキサとを備え、
   前記Ｎ個の第１のミキサはさらにＮ個の受信アンテナの異なる一つで受信されたＲＦ信号を受信し、及び、前記受信されたＲＦ信号の位相に対してシフトされた位相と前記受信されたＲＦ信号の周波数より低い周波数とを持つ出力信号を生成するように適合されており、
   前記Ｎ要素位相配列受信機はさらに、入力制御信号を受信し、前記Ｎ個の位相セレクタに出力制御信号を供給するように設定されたシフトレジスタを備える、
   ことを特徴とするＮ要素位相配列受信機。
2. 前記局部発振器の任意の位相のそれぞれが前記局部発振器のＭ個の生成された位相の中から選ばれる、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
3. 加算された信号を生成するために、前記Ｎ個の第１のミキサで生成された前記Ｎ個の出力信号を受信して加算するように適合された加算ブロックをさらに備え、前記加算ブロックは中間周波数（ＩＦ）で動作するように適合されている、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
4. 前記Ｎ個のアンテナの異なる一つと前記Ｎ個の第１のミキサの異なる一つに繋がったＮ個の低雑音増幅回路をさらに備え、各低雑音増幅回路は繋がったアンテナで受信されたＲＦ信号を受信し、増幅されたＲＦ信号を繋がったＲＦミキサに提供するように適合されている、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
5. 前記加算ブロックが、加算された電流信号を生成するために、電流信号であるＮ個の信号を加算するように適合されている、ことを特徴とする請求項３に記載のＮ要素位相配列受信機。
6. 前記加算ブロックが、加算された電圧信号を生成するために、電圧信号であるＮ個の信号を加算するように適合されている、ことを特徴とする請求項３に記載のＮ要素位相配列受信機。
7. 加算されて増幅された信号を生成するために前記加算された信号を受信し、増幅するように適合された増幅器をさらに備え、前記増幅器はＩＦで動作するように適合されている、ことを特徴とする請求項３に記載のＮ要素位相配列受信機。
8. 受信されたＲＦ信号を象徴する第１の信号を生成するために、前記加算された信号と前記局部発振器の第１の分割された位相を受信するように適合された第２のミキサ、をさらに備えることを特徴とする請求項３に記載のＮ要素位相配列受信機。
9. 受信されたＲＦ信号を象徴する第２の信号を生成するために、前記加算された信号と前記局部発振器の第２の分割された位相を受信するように適合された第３のミキサをさらに備え、前記局部発振器の前記第１と第２の分割された位相は、お互いに対して９０度位相がずれている、ことを特徴とする請求項８に記載のＮ要素位相配列受信機。
10. 前記局部発振器のＭ個の生成された位相のそれぞれが差動信号である、ことを特徴とする請求項２に記載のＮ要素位相配列受信機。
11. 前記Ｎ個の第１のミキサのそれぞれで生成された出力信号が差動信号である、ことを特徴とする請求項１０に記載のＮ要素位相配列受信機。
12. 前記加算された信号が差動信号である、ことを特徴とする請求項１１に記載のＮ要素位相配列受信機。
13. 前記加算されて増幅された信号が差動信号である、ことを特徴とする請求項７に記載のＮ要素位相配列受信機。
14. 前記加算された信号が差動信号で、前記局部発振器の前記第１と第２の分割された位相のそれぞれが差動信号で、及び、受信されたＩＦ信号を象徴する前記第１と第２の信号のそれぞれが差動信号である、ことを特徴とする請求項９に記載のＮ要素位相配列受信機。
15. 前記Ｎ個の低雑音増幅回路のそれぞれに受信されたＲＦ信号が差動ＲＦ信号である、ことを特徴とする請求項４に記載のＮ要素位相配列受信機。
16. 前記局部発振器信号の周波数を分割し、前記局部発振器の前記第１と第２の分割された位相を供給するように適合された周波数分割ブロック、をさらに備えることを特徴とする請求項９に記載のＮ要素位相配列受信機。
17. 前記局部発振器のＭ個の位相を生成するように適合されたＭ個の位相発振器、をさらに備えることを特徴とする請求項１に記載のＮ要素位相配列受信機。
18. 前記局部発振器の前記Ｍ個の位相を生成するように適合された位相ロックループをさらに備え、前記位相ロックループが、電圧制御発振器、ループフィルター、チャージポンプ、位相／周波数検出器、４分割回路、及び６４分割回路を含む、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
19. 前記局部発振器信号が、７５メガヘルツの周波数を持つ参照クロック信号にロックするように適合されて１９．２ギガヘルツの周波数を持つ、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
20. 低雑音増幅回路のそれぞれがインダクタ変性エミッタ接地増幅器を含み、高い利得と低い雑音を提供するように適合されている、ことを特徴とする請求項４に記載のＮ要素位相配列受信機。
21. 前記加算回路が対称的なバイナリーツリー電流加算回路を含む、ことを特徴とする請求項３に記載のＮ要素位相配列受信機。
22. 前記Ｎ個の第１のミキサのそれぞれが、シングルエンドの受信されたＲＦ信号を、より低い周波数の差動信号にダウンコンバートするように適合されたギルバート二重平衡乗積器を含む、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
23. 前記ＲＦ信号が２４ギガヘルツの周波数を持ち、ダウンコンバートされた信号が４．８ギガヘルツの周波数を持つ、ことを特徴とする請求項２２に記載のＮ要素位相配列受信機。
24. 各低雑音増幅回路が、自身が繋がった第１のミキサの入力にインピーダンスマッチされた出力を持つ、ことを特徴とする請求項４に記載のＮ要素位相配列受信機。
25. 前記Ｍ個の位相発振器がＭ個のＣＭＯＳリング電圧制御発振器を含む、ことを特徴とする請求項１７に記載のＮ要素位相配列受信機。
26. 前記Ｎが８と等しく、前記Ｍが１６と等しい、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
27. 前記位相配列が一つのセミコンダクタ基板に形成された、ことを特徴とする請求項９に記載のＮ要素位相配列受信機。
28. 加算された信号を生成するために前記Ｎ個の第１のミキサによって生成されたＮ個の出力信号を受信して加算するように適合された加算ブロックをさらに備え、前記加算ブロックがベースバンド周波数で動作するように適合されている、ことを特徴とする請求項１に記載のＮ要素位相配列受信機。
29. 前記受信されたＲＦ信号を象徴する第１の信号を生成するために、前記加算された信号と前記局部発振器の第１の位相を受信するように適合された第２のミキサ、をさらに備えることを特徴とする請求項３に記載のＮ要素位相配列受信機。
30. 前記受信されたＲＦ信号を象徴する第２の信号を生成するために、前記加算された信号と前記局部発振器の第２の位相を受信するように適合された第３のミキサをさらに備え、前記局部発振器の第１と第２の位相はお互いに対して９０度位相がずれている、ことを特徴とする請求項２９に記載のＮ要素位相配列受信機。
31. 局部発振器の任意のＮ個の位相を受信し、
    それぞれが位相と周波数を持つＮ個のＲＦ信号を受信し、
    前記Ｎ個のＲＦ信号のそれぞれの位相を、前記局部発振器の任意のＮ個の異なる位相の一つに従ってシフトし、
    Ｎ個の第１の信号で、それぞれが前記ＲＦ周波数よりも低い周波数と前記Ｎ個の位相がシフトされたＲＦ信号の異なる位相の一つを持つものを生成するために、前記受信されたＮ個のＲＦ信号のそれぞれの周波数を下げ、
    シフトレジスタに加えられた制御信号に応じて、前記局部発振器のＭ個の生成された位相からＮ個の任意の位相のそれぞれを選択すること、
    を特徴とする方法。
32. 前記局部発振器の任意のＮ個の位相のそれぞれが前記局部発振器のＭ個の生成された位相の中から選ばれている、ことを特徴とする請求項３１に記載の方法。
33. 加算された信号を生成するために、前記Ｎ個の第１の信号を中間周波数（ＩＦ）で加算することをさらに備えることを特徴とする請求項３１に記載の方法。
34. 前記Ｎ個の受信されたＲＦ信号を増幅し、
    前記局部発振器のＮ個の任意の位相と前記Ｎ個の増幅されたＲＦ信号と受け取ることに応じて、Ｎ個の第１の信号を生成すること、
    をさらに備えることを特徴とする請求項３１に記載の方法。
35. 前記Ｎ個の第１の信号が電流信号で、前記加算された信号が電流信号である、ことを特徴とする請求項３３に記載の方法。
36. 前記Ｎ個の第１の信号が電圧信号で、前記加算された信号が電圧信号である、ことを特徴とする請求項３３に記載の方法。
37. 加算されて増幅された信号を生成するために前記加算された信号を中間周波数で増幅すること、をさらに備えることを特徴とする請求項３３に記載の方法。
38. 前記加算された信号と前記局部発振器の第１の分割された位相に応じて、受信されたＲＦ信号を象徴する第１の信号を生成すること、をさらに備えることを特徴とする請求項３３に記載の方法。
39. 前記加算された信号と前記局部発振器の第２の分割された位相に応じて、前記受信されたＲＦ信号を象徴する第２の信号を生成し、前記局部発振器の第１と第２の分割された位相はＩＦ信号で、お互いに対して９０度位相がずれている、ことを特徴とする請求項３８に記載の方法。
40. 前記局部発振器のＭ個の生成された位相のそれぞれが差動信号である、ことを特徴とする請求項３２に記載の方法。
41. 前記Ｎ個の第１の信号のそれぞれが差動信号である、ことを特徴とする請求項４０に記載の方法。
42. 前記加算された信号が差動信号である、ことを特徴とする請求項４１に記載の方法。
43. 前記加算されて増幅された信号が差動信号である、ことを特徴とする請求項３７に記載の方法。
44. 前記加算された信号が差動信号で、前記局部発振器の第１と第２の分割された位相のそれぞれが差動信号で、及び、前記受信されたＩＦ信号を象徴する第１と第２の信号のそれぞれが差動信号である、ことを特徴とする請求項３９に記載の方法。
45. 前記Ｎ個の受信されたＲＦ信号が差動ＲＦ信号である、ことを特徴とする請求項３４に記載の方法。
46. 前記局部発振器の第１と第２の分割された位相を生成するために、前記局部発振器信号の周波数を分割すること、をさらに備えることを特徴とする請求項３９に記載の方法。
47. 前記局部発振器がＭ位相局部発振器である、ことを特徴とする請求項２７に記載の方法。
48. 前記Ｍ個の位相が、電圧制御発振器、ループフィルター、チャージポンプ、位相／周波数検出器、４分割回路、及び６４分割回路、をさらに備える位相ロックループから成る、ことを特徴とする請求項２７に記載の方法。
49. 前記局部発振器信号が、７５メガヘルツの周波数を持つ参照クロック信号にロックするように適合されて、１９．２ギガヘルツの周波数を持つ、ことを特徴とする請求項３１に記載の方法。
50. 前記Ｎ個の受信されたＲＦ信号のそれぞれが低雑音増幅回路で増幅され、各低雑音増幅回路がフィードスルー抵抗を持つインダクタ変性エミッタ接地増幅器をさらに備え、高い利得と低い雑音を提供するように適合されている、ことを特徴とする請求項３４に記載の方法。
51. 前記Ｎ個の第１の信号を対称的なバイナリーツリー電流加算回路を用いて加算すること、を特徴とする請求項３３に記載の方法。
52. 前記Ｎ個の第１の信号が、それぞれが、シングルエンドの受信されたＲＦ信号を、より低い周波数の差動信号にダウンコンバートするように適合されたギルバート二重平衡乗積器から成るＮ個のミキサの異なるもので生成されている、ことを特徴とする請求項５０に記載の方法。
53. 前記ＲＦ信号が２４ギガヘルツの周波数を持ち、ダウンコンバートされた信号が４．８ギガヘルツの周波数を持つ、ことを特徴とする請求項５２に記載の方法。
54. 各低雑音増幅回路が、自身が繋がったＮ個のミキサの内の一つの入力にインピーダンスマッチされた出力を持つ、ことを特徴とする請求項５２に記載の方法。
55. 前記Ｍ個の位相発振器がＭ個のＣＭＯＳリング電圧制御発振器から成る、ことを特徴とする請求項４７に記載の方法。
56. 前記Ｎが８と等しく、前記Ｍが１６と等しい、ことを特徴とする請求項３２に記載の方法。
57. 加算された信号を生成するために前記Ｎ個の第１の信号をベースバンド周波数で加算すること、をさらに備えることを特徴とする請求項３１に記載の方法。
58. 前記受信されたＲＦ信号を象徴する第１の信号を、前記加算された信号と前記局部発振器の第１の位相に応じて生成すること、をさらに備えることを特徴とする請求項３３に記載の方法。
59. 受信されたＲＦ信号を象徴する第２の信号を、前記加算された信号と前記局部発振器の第２の位相に応じて生成し、前記局部発振器の第１と第２の位相はお互いに対して９０度位相がずれている、ことを特徴とする請求項５８に記載の方法。