JP4793602B2

JP4793602B2 - Ａ／ｄ変換器および読み出し回路

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Publication number: JP4793602B2
Application number: JP2008527759A
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Inventors: 祥二川人
Original assignee: Shizuoka University NUC
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Filing date: 2007-07-31
Publication date: 2011-10-12
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Description

本発明は、ＣＭＯＳイメージセンサのためのＡ／Ｄ変換器および読み出し回路に関する。

非特許文献１の回路では、カラムに接続された高利得アンプを用いてカラムからの信号を増幅することによって、信号に対するノイズの影響を少なくする。非特許文献２の回路では、ノイズの低減と広いダイナミックレンジとの両立を図るために、アンプが１倍の増幅率と8倍の増幅率を持っている。非特許文献３の回路は、低ノイズの信号読み出しを提供している。この読み出しでは、イメージセンサの周辺回路は、高利得のアンプを用いた２段のノイズキャンセル回路を含む。

特許文献１には、Ａ／Ｄ変換アレイ及びイメージセンサが記載されている。Ａ／Ｄ変換アレイ及びイメージセンサでは、３個のキャパシタを用いて信号レベルとリセットレベルとの差を生成すると共にこの差をｎ倍に増幅する。また、特許文献２には、ディジタルノイズキャンセル機能をもつイメージセンサが記載されている。このイメージセンサでは、そのカラムにおいてアナログ領域でのノイズキャンセル回路を用いることなく、イメージアレイの信号レベルとリセットレベルのそれぞれのＡ／Ｄ変換を行ってディジタル値を生成した後に、その差を求めている。
A. Krymski, N. Khaliullin, H Krymski, N. Khaliullin, H. Rhodes, "A 2e noise 1.3Megapixel CMOS sensor," Proc. IEEE workshop CCD and Advanced Image Sensors, Elmau, Germany. M. Sakakibara, S. Kawahito, D. Handoko, N. Nakamura, H. Satoh, M. Higashi, K. Mabuchi, H. Sumi,"A high-sensitivity CMOS image sensor with gain-adaptive column amplifiers," IEEE J. Solid-State Circuits, vol. 40, no. 5, pp. 1147-1156, 2005. N. Kawai, S. Kawahito, "Noise analysis of high-gain low-noise column readout circuits for CMOS image sensors", IEEE Trans. Electron Devices, vol.51, no.2, pp.185-194 (2004). 特開２００５−１３６５４０号公報特開２００６−２５１８９号公報

ＣＭＯＳイメージセンサの最近の画質向上は著しい。ＣＭＯＳイメージセンサは、カラムに接続された周辺回路を含み、この周辺回路は、増幅機能を備えた読み出し回路を用いてノイズを低減する。故に、この周辺回路を用いて、非常に低ノイズのイメージセンサが実現できる。上記の文献には、カラム処理回路による増幅を利用してノイズを低減することが記載されている。

しかしながら、非特許文献１の回路において行われるような単純な増幅では、信号のダイナミックレンジが失われてしまい、この結果、高感度・低雑音化と大きなダイナミックレンジの両方を得ることができない。非特許文献２の回路では、アンプが2種類の利得しか持たないので、Ａ／Ｄ変換のために必要な所望の階調を得ることには限界がある。非特許文献３は、アンプの利得を高くすることによって非常に低雑音にできる可能性が述べられているが、この方式も単純増幅であり、高感度・低雑音化と大きなダイナミックレンジの両立は困難である。

本発明は、このような事情を鑑みて為されたものであり、ＣＭＯＳイメージセンサの画素からの信号にノイズキャンセルを施すことが可能なＡ／Ｄ変換器および読み出し回路を提供することにある。

本発明に係る一側面は、イメージセンサのためのＡ／Ｄ変換器である。Ａ／Ｄ変換器は、（ａ）前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第１の信号の複数回の標本化および標本値の積分を第１の期間に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含む第２の信号の複数回の標本化および標本値の積分を第１の信号に対する積分とは逆極性となるように第２の期間に行うためのゲインステージと、（ｂ）前記ゲインステージの前記出力からの信号に応じた第１および第２の値を取りうるディジタル信号を提供するＡ／Ｄ変換回路と、（ｃ）前記第１の値の出現回数に対応する信号を提供する回路と、（ｄ）前記ディジタル信号に応答して制御信号を生成する論理回路と、（ｅ）前記第１の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前記第２の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行うＤ／Ａ変換回路とを備える。前記ゲインステージは、前記標本化のための第１のキャパシタと、前記積分のための第２のキャパシタと、前記第１のキャパシタに標本化された信号を前記第２のキャパシタへ積分するための演算増幅回路とを含む。

本発明に係る別の側面は、イメージセンサのためのＡ／Ｄ変換器である。このＡ／Ｄ変換器は、（ａ）前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第１の信号の複数回の標本化および標本値の積分を第１の期間に行うと共に、前記イメージセンサの画素からの光誘起信号およびノイズに係る成分を含む第２の信号の複数回の標本化および標本値の積分を第１の信号に対する積分とは逆極性となるように第２の期間に行うためのゲインステージと、（ｂ）前記ゲインステージの前記出力からの信号に応じた第１および第２の値を取りうるディジタル信号を提供するＡ／Ｄ変換回路と、（ｃ）前記第１の値の出現回数に対応する信号を提供する回路と、（ｄ）前記ディジタル信号に応答して制御信号を生成する論理回路と、（ｅ）前記第１の期間に前記ゲインステージに所定の電圧信号を提供すると共に、前記第２の期間に前記制御信号に応じて前記ゲインステージに電圧信号を提供するＤ／Ａ変換回路とを備え、前記ゲインステージは、（ａ１）演算増幅回路と、前記Ｄ／Ａ変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端を有する第１のキャパシタと、（ａ２）前記入力と前記第１のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第１のスイッチと、（ａ３）直列に接続された第２のキャパシタおよび第２のスイッチを有し、前記演算増幅回路の非反転出力と前記反転入力との間に接続された第１の容量回路と、（ａ４）前記反転入力と前記非反転出力との間に接続された第１の帰還スイッチとを含む。

このＡ／Ｄ変換器によれば、ノイズに係る成分を含む第１の信号に対する複数回の標本化と積分および画素からの光誘起信号およびノイズに係る成分を含む第２の信号に対する複数回の標本化と、第１の信号とは逆極性での積分を第１及び第２の期間にそれぞれ行うので、第１の容量回路に蓄積された電荷は第１の信号と第２の信号との差分に関連づけられた積分値を表す。この差分は、画素の光誘起信号成分に対応しており、複数回の積分によりＮ倍（Ｎ：積分の回数）されるけれども、回路起因のランダムノイズ成分はｓｑｒｔ（Ｎ）倍（「ｓｑｒｔ」は平方根を示す）される。このため、Ｓ／Ｎ比はｓｑｒｔ（Ｎ）倍に改善される。また、Ａ／Ｄ変換回路は、ゲインステージの出力からの信号に応じたディジタル信号の第１および第２の値のうち第１の値の出現回数に対応する信号を提供する。この出現回数は、Ａ／Ｄ変換回路が、その入力に応答して出力した上位のＡ／Ｄ変換値に対応する。

本発明に係るＡ／Ｄ変換器では、前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたディジタル信号に対応して前記Ｄ／Ａ変換回路から提供される電圧信号に用いて、前記第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換を行うことが好ましい。

本発明に係るＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、前記ゲインステージの前記出力からの信号を第１および第２の参照信号と比較する比較器を含むことができる。前記比較器は、前記第１の参照信号を前記第２の期間に受け、前記比較器は、前記第２の参照信号を前記第３の期間に受ける。このＡ／Ｄ変換器では、前記第２の参照信号の値は、前記第１の参照信号の値より小さいことが好ましい。

本発明に係るＡ／Ｄ変換器では、前記第１のキャパシタは、前記標本化のために前記第１および第２の信号を受けるように設けられており、前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第１の信号を前記第２のキャパシタへ積分し、前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第２の信号を前記第２のキャパシタへ積分する。

本発明に係るＡ／Ｄ変換器では、前記ゲインステージは、前記標本化のための第３のキャパシタおよび前記積分のための第４のキャパシタを更に含むことができる。前記第１および第３のキャパシタの一方は、前記標本化のために前記第１の信号を受けるように設けられており、前記第１および第３のキャパシタの他方は、前記標本化のために前記第２の信号を受けるように設けられており、前記演算増幅回路は、前記Ｄ／Ａ変換回路からの信号に応答して、前記第１および第３のキャパシタに標本化された値を前記第２および第４のキャパシタに積分する。

本発明に係るＡ／Ｄ変換器では、画素はＣＭＯＳイメージセンサの画素である。画素の浮遊拡散層がリセット状態にあるとき、画素からの信号により前記第１の信号が提供される。リセット後に画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき、画素からの信号により前記第２の信号が提供される。

このＡ／Ｄ変換器によれば、画素の浮遊拡散層がリセット状態にあるとき、画素からの第１の信号の標本化が第１のキャパシタを用いて第１の期間内の標本化期間で行われると共に、標本化された信号は、Ｄ／Ａ変換回路からの所定の参照電圧信号に応答して第１の容量回路の第２のキャパシタに第１の期間内の積分期間で転送される。標本化と積分とが第１の期間に交互に行われ、第２のキャパシタに蓄積された電荷は第１の信号の複数回の積分値を示す。前記リセット後に画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき、画素からの第２の信号の標本化が第１のキャパシタを用いて第２の期間内の標本化期間で行われ、同時に標本化された信号は、第１の容量回路の第２のキャパシタに転送される。第1のキャパシタは、Ｄ／Ａ変換回路からの電圧信号に応答して第２の期間内の参照電圧標本化期間で標本化される。第2の期間では、画素の標本化と第2のキャパシタへの信号転送が同時に行われ、第1の期間とは逆極性での積分が行われる結果、第１の容量回路に蓄積された電荷は第１の信号と第２の信号との差分に関連づけられた積分値を表す。この差分は、画素の信号成分に対応しており、複数回の積分によりＮ倍されるけれども、ランダムノイズ成分はｓｑｒｔ（Ｎ）倍される。また、Ａ／Ｄ変換回路は、ゲインステージの出力からの信号に応じたディジタル信号の第１及び第２の値のうち第１の値の出現回数に対応する信号を提供する。この出現回数は、Ａ／Ｄ変換回路が、その入力に応答して出力した上位のＡ／Ｄ変換値に対応する。

本発明に係るＡ／Ｄ変換器では、Ａ／Ｄ変換回路は、ゲインステージが第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換のための動作を行うために、ゲインステージの出力からの信号に応じた三値のディジタル信号を第３の期間に提供する。ゲインステージは、第１のキャパシタの一端と非反転出力との間に接続された別の帰還スイッチと、第１のキャパシタの他端と反転入力との間に接続された転送スイッチとを含むことができる。

このＡ／Ｄ変換器によれば、第２の期間に経過のときに第１の容量回路に蓄積された電荷に巡回Ａ／Ｄ変換を行う。第３の期間の標本化期間に別の帰還スイッチを介して第１のキャパシタに電荷を標本化する。第３の期間の転送期間にＤ／Ａ変換回路からの電圧信号を第１のキャパシタに加えることによって電荷の再配置を行う。この結果、ゲインステージの出力に新たな電圧値が生成する。この電圧値に応答して、Ａ／Ｄ変換回路が当該巡回サイクルにおけるディジタル信号を生成する。

本発明に係るＡ／Ｄ変換器は、全差動構成であることができる。また、本発明に係る全差動構成のＡ／Ｄ変換器は第１および第２の期間の後に第３の期間に巡回Ａ／Ｄ変換を行うことができる。

本発明に係るＡ／Ｄ変換器では、第１の容量回路において、第２のキャパシタの一端は反転入力に接続されており、第２のスイッチは第２のキャパシタの他端と非反転出力との間に接続されており、第１の容量回路は、第２のキャパシタの他端と第２のスイッチとの間の第１のノードに接続された第５のキャパシタを含むことが好ましい。このＡ／Ｄ変換器によれば、第２のスイッチのスイッチングに起因するノイズ（例えば、第２のスイッチとして用いられたＭＯＳアナログスイッチにおいては、チャージインジェクションノイズ）の電圧依存性を低減することができる。

また、本発明に係るＡ／Ｄ変換器では、第２の容量回路において、第４のキャパシタの一端は反転入力に接続されており、第４のスイッチは第４のキャパシタの他端と反転出力との間の第２のノードに接続されており、第２の容量回路は、第４のキャパシタの他端と第４のスイッチとの間の第２のノードに接続された第６のキャパシタを含むことができる。このＡ／Ｄ変換器によれば、第４のスイッチのスイッチングに起因するノイズ（例えば、第４のスイッチとして用いられたＭＯＳアナログスイッチにおいては、チャージインジェクションノイズ）の電圧依存性を低減することができる。

本発明に係るＡ／Ｄ変換器は、ＣＭＯＳイメージセンサの画素とゲインステージの入力との間に接続され、第１および第２の信号を提供するプリアンプを更に備えることできる。プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第１のキャパシタと、該演算増幅回路の出力と入力との間に接続された第２のキャパシタと、出力と入力との間に接続されたスイッチとを含み、第１および第２のキャパシタの容量比に応じて画素からの信号を増幅する。第１の信号はプリアンプのノイズに係る成分を含み、第２の信号は、プリアンプのノイズに係る成分に加えて、画素がリセット状態に置かれたときの画素からの信号と画素が光誘起信号出力状態に置かれたときの画素からの信号との差分を示す成分を含む。

本発明に係る別の側面は、イメージセンサのための読み出し回路である。イメージセンサの画素は、画素がリセット状態にあるとき第１の信号を生成すると共に、画素が光誘起信号出力状態にあるとき第２の信号を生成する。この読み出し回路は、（ａ）演算増幅回路と、該演算増幅回路の入力に接続された第１のキャパシタと、該演算増幅回路の出力と入力との間に接続された第２のキャパシタを含み、第１および第２のキャパシタの容量比に応じて第１の信号および第２の信号を増幅するプリアンプと、（ｂ）プリアンプの出力に接続された標本化スイッチを含み、増幅された第１の信号の複数回の積分を該標本化スイッチを用いて行うと共に増幅された第２の信号の複数回の積分を、第1の信号に対する積分とは逆極性となるように該標本化スイッチを用いて行うことによって、第１の信号と第２の信号との差分を増幅する積分器とを備える。

この読み出し回路によれば、増幅された第１の信号の複数回の積分を行うと共に、プリアンプの出力が逆極性になるように、増幅された第２の信号の複数回の積分を行うので、積分器は、第１の信号と第２の信号との差分を示す増幅された信号が差分を提供する。

本発明に係るＡ／Ｄ変換器は読み出し回路を更に備え、読み出し回路は、ＣＭＯＳイメージセンサの画素とゲインステージの入力との間に接続されている。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明によれば、ＣＭＯＳイメージセンサの画素からの信号にノイズキャンセルを施すことが可能なＡ／Ｄ変換器および読み出し回路が提供される。

図１は、本実施の形態に係るＡ／Ｄ変換器の回路図である。図２は、ＣＭＯＳイメージセンサのブロックを示す図面である。図３は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。図４は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。図５は、シミュレーションによるゲインステージの入出力特性を示す図面である。図６は、本実施の形態に係るＡ／Ｄ変換器の回路図である。図７は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。図８は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。図９は、積分Ａ／Ｄ変換の動作を示す図面である。図１０は、巡回Ａ／Ｄ変換の動作を示す図面である。図１１は、イメージセンサの読み出し回路を示す図面である。図１２は、この読み出し回路のためのタイミングチャートを示す図面である。図１３は、ＣＭＯＳイメージセンサを示す図面である。図１４は、多重積分読み出し回路の動作を示す図面である。図１５は、多重積分読み出し回路の動作を示す図面である。図１６は、プリアンプ利得と入力換算ノイズとの関係を示すグラフである。

符号の説明

１…ＣＭＯＳイメージセンサ、２…セルアレイ、２ａ…ＣＭＯＳイメージセンサ画素、１１、１１ａ、１１ｂ…Ａ／Ｄ変換器、１５…ゲインステージ、１７…Ａ／Ｄ変換回路、１８…信号Ｓ_Ａ／ＤＭを提供する回路、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、２５、３１、４１、４９…キャパシタ、２４、２９、３３、４３、４７、５１、５３、５５、５９…スイッチ、２７、２７ｂ、４５…容量回路、６３…プリアンプ、６５…演算増幅回路、６７、６９…キャパシタ、７１…スイッチ、８１…読み出し回路、８３…プリンアンプ、８５…積分器、８７…演算増幅回路、８９、９１…キャパシタ、９５…スイッチ、９７…標本化スイッチ、８９、１０３、１０９…キャパシタ、１０１…容量回路、１０５、１０７、１１１、１１２…スイッチ

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換器および読み出し回路に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

（第１の実施の形態）
図１は、本実施の形態に係るＡ／Ｄ変換器の回路図である。本実施の形態では、Ａ／Ｄ変換器１１は、ＣＭＯＳイメージセンサのために用いられる。図２は、ＣＭＯＳイメージセンサのブロックを示す図面である。Ａ／Ｄ変換器１１は、ＣＭＯＳイメージセンサ１において用いられる。ＣＭＯＳイメージセンサ１では、セルアレイ２はＣＭＯＳイメージセンサ画素２ａが行方向および列方向に配列されている。図２には、ＣＭＯＳイメージセンサ画素２ａの一例が示されている。画素２ａは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。Ａ／Ｄ変換器１１の入力１３が画素２ａに接続されている。Ａ／Ｄ変換器１１では、ゲインステージ１５の入力１５ａは、画素２ａからの信号を受ける。また、Ａ／Ｄ変換器１１は、第１の期間Ｔ１に第１の信号Ｓ１の複数回の標本化と標本値の積分を行うと共に第２の期間Ｔ２に第２の信号Ｓ２の複数回の標本化と標本値の積分を行う。Ａ／Ｄ変換回路１７は、第２の期間Ｔ２において、ゲインステージ１５の出力１５ｂからの信号に応じたディジタル信号を提供し、このディジタル信号は第１および第２の値（例えば、「１」および「０」）を取りうる。また、Ａ／Ｄ変換回路１７は、１．５ビットのＡ／Ｄ変換のために比較器１７ｂ、１７ｃを含む。回路１８は、Ａ／Ｄ変換回路１７の出力（例えば比較器１７ｂの出力）に接続されており、また第１の値（例えば「１」）の出現回数に対応する信号Ｓ_Ａ／ＤＭを提供する。論理回路１９は、第１の期間Ｔ１および第２の期間Ｔ２に、Ａ／Ｄ変換回路１７からの信号に応答して制御信号を生成する。Ｄ／Ａ変換回路２１は、制御信号Ｖ_ＣＯＮＴに応答して第１の期間Ｔ１においてゲインステージ１５に所定の電圧信号を提供すると共に、制御信号Ｖ_ＣＯＮＴに応答して電圧信号を第２の期間Ｔ２にゲインステージ１５に提供する。ゲインステージ１５は演算増幅回路２３を含む。第１のキャパシタ２５の一端２５ａはＤ／Ａ変換回路２１の出力２１ａに接続されており、第１のキャパシタ２５の他端２５ｂは演算増幅回路２３の反転入力２３ａに接続されている。第１のスイッチ２４は、入力１３とキャパシタ一端２５ａとの間に接続されている。第１のスイッチ２４は、クロックφｓに応答して動作し、また画素２ａからの信号を標本化するために用いられる。第１の容量回路２７が反転入力２３ａと非反転出力２３ｂとの間に接続されている。第１の容量回路２７では、直列に接続された第２のスイッチ２９および第２のキャパシタ３１が、反転入力２３ａと非反転出力２３ｂとの間に接続されている。第２のスイッチ２９は、クロックφ３に応答して動作し、第２のキャパシタ３１への積分のために用いられる。例えば、第１の容量回路２７に替えて第１の容量回路２７ｂを用いることができる。第１の帰還スイッチ３３が反転入力と非反転出力との間に接続されている。

図２を参照すると、ＣＭＯＳイメージセンサ１では、セルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器としてＡ／Ｄ変換器１１を使用できる。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続されており、画素２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、ディジタル信号を冗長表現−非冗長表現変換回路７へ提供する。冗長表現−非冗長表現変換回路７は、画素２ａからの信号に対応したＮビットのディジタルコードを生成する。

画素２ａは、フォトダイオードＤ_Ｆが、イメージに関連する一画素分の光を受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びる行選択線Ｓに接続されている。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続されている。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤ_Ｆの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層Ｆ_Ｄに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続されている。トランジスタＭ_Ａの一電流端子（例えばドレイン）は、選択トランジスタＭ_Ｓを介して列線８に接続されている。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介して列線に提供する。

この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭ_Ｒに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭ_Ａを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号Ｔ_Ｘを転送トランジスタＭ_Ｔに供給し、フォトダイオードＤ_Ｆから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭ_Ａを介して、この信号レベルを読み出す。このリセットレベルと信号レベルの差は、図１に示されるような積分・巡回カスケードＡ／Ｄ変換器を用いて求められる。これによって、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。

引き続き、このノイズキャンセル動作を説明する。図３および図４は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。まず、本Ａ／Ｄ変換器の動作の理解を容易にするために、シングルエンド構成の演算増幅回路をゲインステージに用いるＡ／Ｄ変換器を説明する。

Ａ／Ｄ変換器の入力はイメージセンサアレイ内の一画素からの信号を受ける。この回路は、画像のノイズキャンセル動作を行いながら信号の積分及び粗いＡ／Ｄ変換（以下、「積分Ａ／Ｄ変換」として参照する）を行う。積分Ａ／Ｄ変換は第１及び第２の期間Ｔ１、Ｔ２に行われる。その後に、積分出力に巡回Ａ／Ｄ変換を施す。図２に示される積分Ａ／Ｄ変換では、一例として、第１の信号Ｓ１（例えば、リセットレベルを示す信号）を期間Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４の４期間に標本化すると共に、第２の信号Ｓ２（例えば、光誘起信号レベルを示す信号）を期間Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４の４期間に標本化する。これらの標本化により、積分Ａ／Ｄ変換のための期間に、例えば２ビットのＡ／Ｄ変換値が提供される。標本化回数は例示であり、その回数は必要に応じて変更される。

Ａ／Ｄ変換器１１では、このノイズ低減処理のために多数回の標本化よる積分動作を行い、画素内の増幅トランジスタおよびノイズキャンセル回路において発生するランダムノイズを低減する。また、上位ビットを生成するＡ／Ｄ変換を行うので、ダイナミックレンジが確保される。

Ａ／Ｄ変換器１１の入力１３は、第１の期間Ｔ１のうちの期間Ｔ１１の初期部分で画素の第１の信号Ｓ１（リセットレベル信号の値Ｖｒ）を受ける。標本化期間Ｔ１１_ＳＡＭでクロックφｓに応答してスイッチ２４、３３が導通し、この信号は、キャパシタ２５に標本化される。クロックφ３に従ってスイッチ２９は導通している。積分期間Ｔ１１_ＩＮＴに、クロックφｓに応答してスイッチ２４、３３が非導通にされ、また、スイッチ２１ｄを導通させて、Ｄ／Ａ変換回路２１から所定の電圧信号Ｖ_ＲＰが第１のキャパシタ２５に加えられると、標本化された信号はスイッチ２９を介して第２のキャパシタ３１に転送される。

第１および第２のキャパシタ２５，３１がそれぞれキャパシタンスＣ１、Ｃ２を有し、例えばＣ１＝Ｃ２であるとき、演算増幅回路２３の出力２３ｂには、
Ｖ_Ｏ＝（Ｖｒ−Ｖ_ＲＰ）
が生成される。標本化期間および積分期間のＮ回繰り返しにより、ゲインステージ１５の容量回路２７内に電荷が蓄積されて、演算増幅回路２３の出力２３ｂには、
Ｖ_Ｏ＝Ｎ×（Ｖｒ−Ｖ_ＲＰ）
が生成される。容量回路２７内に電荷は保存されている。

逆極性での積分のため、第２の期間Ｔ２のうちの期間Ｔ２１の初期部分Ｔ２１_ＳＡＭで、Ｄ／Ａ変換回路２１は制御信号Ｖ_ＣＯＮＴのφ_Ｐ１に応答してスイッチ２１ｄを導通させ、またスイッチ３３も導通させることによって、キャパシタ２５に参照電圧Ｖ_ＲＰを標本化する。引き続き、Ａ／Ｄ変換器１１の入力１３に、画素の第２の信号Ｓ２（信号レベル信号の値Ｖｓ）を受ける。この信号Ｓ２は、標本化期間Ｔ２１_ＩＮＴでクロックφｓに応答してスイッチ２４が導通し、またクロックφ３に応答してスイッチ２９は導通することによって、キャパシタ２５に標本化されている参照電圧Ｖ_ＲＰと、受けたＶｓとの差に比例した電荷が、スイッチ２９を介して第２のキャパシタ２９に転送される。初回の信号サンプルのとき、Ａ／Ｄ変喚回路１７の動作に関係なく、Ｄ／Ａ変換回路２１が電圧Ｖ_ＲＰを発生する。

この説明から理解されるように、図１に示されるＡ／Ｄ変換器における逆極性での積分では、電圧信号を受ける順番により極性が反転される。順極性の場合、標本化のために入力信号を第１のキャパシタ２５の一端に受ける。第1のキャパシタ２５に入力信号をサンプルした後に、第１のキャパシタ２５（キャパシタンスＣ１）の一端に参照電圧を提供するように切り替えることによって、第２のキャパシタ３１へ電荷を転送する。この手順により、電荷Ｃ１×（（入力信号）−（参照電圧））が第２のキャパシタ３１に転送される。逆極性では、まず、先に第１のキャパシタ２５の一端に参照電圧を受ける。第１のキャパシタ２５の参照電圧をサンプルした後に、第１のキャパシタ２５の一端に入力信号を提供するように切り替えることによって、第２のキャパシタ３１へ電荷を転送する。電荷Ｃ１×（（参照電圧）−（入力信号））が第２のキャパシタ３１に転送される。これらの式を比較すると、Ｃ１×（参照電圧）とＣ１×（入力信号）との順序が逆である。後ほど説明されるように、入力を接続する端子を反転入力に与えるか、非反転入力に与えるかによっても順極性接続および逆極性接続を実現できる。

ゲインステージ１５の出力は、比較器（本実施例では、Ａ／Ｄ変換回路１７内の比較器１７ｂを用いる）に提供される。この比較器には積分Ａ／Ｄ変換のための参照電圧Ｖ_ｒｅｆＩを与える。比較器の比較結果Ｖ_ＣＯＭＰは論理回路１９に提供され、論理回路１９からの制御信号Ｖ_ＣＯＮＴに応じてＤ／Ａ変換回路２１が動作する。但し、初回の信号サンプルのとき、Ｄ／Ａ変換回路２１は、制御信号Ｖ_ＣＯＮＴに関係なく電圧Ｖ_ＲＰを提供する。比較器は以下のように動作する：
Ｖ_Ｏ＞Ｖ_ｒｅｆＩの時、Ｖ_ＣＯＭＰ＝１であり、Ｄ／Ａ変換回路２１は積分期間にＶ_ＲＰを提供；
Ｖ_Ｏ≦Ｖ_ｒｅｆＩの時、Ｖ_ＣＯＭＰ＝０であり、Ｄ／Ａ変換回路２１は積分期間にＶ_ＲＮを提供。
標本化期間および積分期間のＮ回繰り返しにより、ゲインステージ１５の容量回路２７内に電荷が蓄積されて、Ｎ＝Ｎ１＋Ｎ２であるので、演算増幅回路２３の出力２３ｂには、
Ｖ_Ｏ＝Ｎ×（Ｖｒ−Ｖ_ＲＰ）＋Ｎ１×（Ｖ_ＲＰ−Ｖｓ）＋Ｎ２×（Ｖ_ＲＮ−Ｖｓ）
＝Ｎ×（Ｖｒ−Ｖｓ）−Ｎ２×（Ｖ_ＲＰ−Ｖ_ＲＮ）
が生成される。値Ｎ２は、比較器の出力に「１」が現れた回数を示しており、つまり、Ａ／Ｄ変換回路は、ゲインステージの出力からの信号に応じたディジタル信号の第１および第２の値のうち第１の値の出現回数に対応する信号を提供する。この信号の値は、例えばＡ／Ｄ変換回路１７に接続された回路１８を用いてカウントすることができる。Ａ／Ｄ変換回路１７から信号Ｓ_Ａ／ＤＭとして提供される。この値が、Ａ／Ｄ変換値の上位ビットである。

図１には、回路１８の一例が示されている。回路１８は、第１および第２の入力２０ａ、２０ｂ並びに出力２０ｃを有する加算器２０と、入力２２ａおよび出力２２ｂを有するレジスタ（Ｍビット）２２とを含む。加算器２０の第１の入力２０ａは、Ａ／Ｄ変換回路１７のうちの一方の比較器１７ｂからの信号を受ける。加算器２０の第２の入力２０ｂはレジスタ２２の出力２２ｂからの信号を受ける。加算器２０は、受けた信号の加算結果（ディジタル信号）をＭビットのレジスタ２２に提供する。レジスタ２２は、積分Ａ／Ｄ変換中に比較器１７ｂからの信号Ｖ_ＣＯＭＰの値「１」および「０」が加算された加算結果を保持する。レジスタ２２は、積分Ａ／Ｄ変換が終了したとき、上位ビットを示す信号Ｓ_Ａ／ＤＭを提供する。

このＡ／Ｄ変換器１１によれば、第１のキャパシタ２５を用いて第１の信号Ｓ１の標本化が第１の期間Ｔ１内の標本化期間（例えばＴ１１_ＳＡＭ）で行われると共に、標本化された信号は、Ｄ／Ａ変換回路からの所定の電圧信号に応答して第２のキャパシタ３１に第１の期間内の積分期間（例えば期間Ｔ１１_ＩＮＴ）で転送される。第１の期間に標本化および積分が交互に行われ、第２のキャパシタ３１に蓄積された電荷は第１の信号Ｓ１の複数回の積分値を示す。第１のキャパシタ２５を用いてＤ／Ａ変換回路２１からの電圧信号の標本化が第２の期間Ｔ２内の標本化期間（例えば期間Ｔ２１_ＳＡＭ）で行われると共に、標本化された信号は、第２の期間Ｔ２内の積分期間（例えば期間Ｔ２１_ＩＮＴ）で第２の信号Ｓ２に応答して第２のキャパシタ３１に転送される。第２の期間Ｔ２に標本化および積分が交互に行われ、第２のキャパシタ３１に蓄積された電荷は第１の信号Ｓ１と第２の信号Ｓ２との差分に関連づけられた積分値を表す。この差分は、画素の信号成分に対応しており、複数回の積分によりＮ倍（Ｎ：積分の回数）されるけれども、ランダムノイズ成分はｓｑｒｔ（Ｎ）倍される。このため、Ｓ／Ｎ比はｓｑｒｔ（Ｎ）倍に改善される。

再び図１を参照しながら、Ａ／Ｄ変換器１１をさらに説明する。Ａ／Ｄ変換回路１７は、ゲインステージ１５が第１および第２の期間Ｔ１、Ｔ２の後の第３の期間Ｔ３に巡回Ａ／Ｄ変換のための動作を行うために、ゲインステージ１５の出力１５ｂからの信号に応じた三値のディジタル信号Ｖ_ＤＩＧ（Ｖ_ＤＩＧは（ｄ０、ｄ１）からなる）を第３の期間に提供する。ゲインステージ１５では、帰還スイッチ３５がキャパシタ一端２５ａと非反転出力１５ｂとの間に接続されており、またクロックφ１ｄに応答して動作する。第１のキャパシタ２５の他端２５ｂは、転送スイッチ３７を介して反転入力１５ａおよび第１の容量回路２７に接続されている。転送スイッチ３７は、クロックφ２に応答して動作する。なお、キャパシタ他端２５ｂにはスイッチ３９が接続される。スイッチ３９は、クロックφ１に応答して動作し、シングルエンド構成のゲインステージでは基準電位を提供するように接続される。

このＡ／Ｄ変換器１１を用いて、第３の期間Ｔ３に、第２の期間に経過のときに第１の容量回路に蓄積された電荷によって発生するゲインステージ出力１５ｂに対して巡回Ａ／Ｄ変換を行う。第３の期間の標本化期間Ｔ３１_ＳＡＭに第２の帰還スイッチ３５を介して第１のキャパシタ２５に電荷を標本化する。第３の期間Ｔ３の転送期間Ｔ３１_ＴＲＦにＤ／Ａ変換回路２１からの電圧信号を第１のキャパシタ２５に加えることによって転送スイッチ３７を介して第１のキャパシタ２５から第２のキャパシタ３１に電荷を転送し電荷の再配置を行う。この結果、ゲインステージ１５の出力１５ｂに新たな電圧値が生成される。ゲインステージ１５からの信号は、Ａ／Ｄ変換回路２１において２つの参照電圧Ｖ_ＲＣＰ、Ｖ_ＲＣＮと比較される。参照電圧Ｖ_ＲＣＰ、Ｖ_ＲＣＮは、それぞれ、例えばＶ_ＲＰ／４、Ｖ_ＲＮ／４である。Ａ／Ｄ変換回路１７の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路１９は、Ｄ／Ａ変換回路２１を制御するための制御信号Ｖ_ＣＯＮＴを生成する。Ａ／Ｄ変換回路１７が当該巡回サイクルにおけるディジタル信号を生成する。ゲインステージ１５では、Ｄ／Ａ変換回路からの電圧信号に応答して、第１のキャパシタ２５に標本化された電圧を増幅すると共に、Ｄ／Ａ変換回路２１からの電圧信号を減算する。このため、ｉ回目の巡回動作におけるゲインステージ１５の出力は、キャパシタ２５、３１の容量値に関してＣ１＝Ｃ２が満たされるとき、
Ｖ_Ｏ（ｉ）＝２×Ｖ_Ｏ（ｉ−１）−Ｖ（ｉ）
となり、Ｄ／Ａ変換回路２１の出力Ｖ（ｉ）は
Ｖ_ＲＰ（Ｄ（ｉ）＝＋１）
０（Ｄ（ｉ）＝０）
Ｖ_ＲＮ（Ｄ（ｉ）＝−１）
である。なお、電圧Ｖ_ＰＲは正の値とし、Ｖ_ＲＮ＝−Ｖ_ＲＰである。
このために、Ｄ／Ａ変換回路２１は、電圧Ｖ_ＲＰ、Ｖ_ＲＮを提供する電圧源２１ａと、制御信号Ｖ_ＣＯＮＴに応答して電圧値を切り替えるスイッチ２１ｃ〜２１ｆおよび４３とを含む。
ディジタル信号Ｄ（ｉ）は、
Ｄ（ｉ）＝＋１（Ｖ_ＲＰ／４＜Ｖ_Ｏ（ｉ−１））
Ｄ（ｉ）＝０（Ｖ_ＲＮ／４＜Ｖ_Ｏ（ｉ−１）≦Ｖ_ＲＰ／４）
Ｄ（ｉ）＝−１（Ｖ_Ｏ（ｉ−１）≦Ｖ_ＲＮ／４）
である。電圧範囲の決定は、Ａ／Ｄ変換回路１７の比較器１７ｂ、１７ｃを用いて行われる。巡回Ａ／Ｄ変換動作において１２ビットの分解能のＡ／Ｄ変換値を得るためには、１１回の巡回動作が必要である。

図５は、シミュレーションにより求めたゲインステージの積分型Ａ／Ｄ変換器として動作時における入出力特性を示す図面である。積分Ａ／Ｄ変換（積分回数：１６回）において、参照電圧ＶｒｅｆＩとして２種類の値を用いてシミュレーションを行った結果が図５に示される。Ａ／Ｄ変換回路の比較器において積分Ａ／Ｄ変換のための参照電圧として巡回Ａ／Ｄ変換のための参照電圧（例えば０．２５ボルト）を用いる場合、出力電圧のフルレンジが、１ボルト（電源電圧）を越える。このため、積分Ａ／Ｄ変換のための参照電圧は、巡回Ａ／Ｄ変換のための参照電圧よりも低い値を用いることが好ましい。本シミュレーションでは、参照電圧Ｖ_ＣＯＭを用い、この値は例えば０ボルトである。図５から理解されるように、低照度から高照度の広い範囲にわたって積分Ａ／Ｄ変換が可能である。また、低照度においては、Ｓ／Ｎ比の改善と高ダイナミックレンジが実現される。積分回数１６回、巡回Ａ／Ｄ変換１１回の動作では、積分Ａ／Ｄ変換から４ビットのディジタルコードが生成され、１．５ビット巡回Ａ／Ｄ変換から１２ビットのディジタルコードが生成される。この結果、１６ビットのディジタルコードが生成される。実際のＳＮＲは、ノイズレベルにより決定され、見積もりによれば、１４ビット相当のＡ／Ｄ変換が実現される。

次いで、本実施の形態に係るＡ／Ｄ変換器は、シングルエンド構成に替えて、全差動構成を有することができる。図１を再び参照しながら、全差動構成のＡ／Ｄ変換器を説明する。全差動構成のＡ／Ｄ変換器１１ａでは、第３のキャパシタ４１の一端４１ａはＤ／Ａ変換回路２１の出力２１ｂに接続され、また他端４１ｂは、スイッチ５５を介して非反転入力２３ｃに接続される。第３のスイッチ４３は、第１のキャパシタ２５の一端２５ａと第３のキャパシタ４１の一端４１ａとの間に接続される。第２の容量回路４５は、非反転入力２３ｃと反転出力２３ｄとの間に接続されており、第１の容量回路２７と同一の構成を有する。本実施例では、第２の容量回路４５は、直列に接続された第４のスイッチ４７および第４のキャパシタ４９を有する。第３の帰還スイッチ５１は、非反転入力２３ｃと反転出力２３ｄとの間に接続される。このスイッチ５１はクロックφｓに応答して動作し、第４のスイッチ４７はクロックφ３に応答して動作する。Ａ／Ｄ変換器１１ａのゲインステージ１５は、出力１５ｂに加えて相補の出力１５ｃを有する。

Ａ／Ｄ変換器１１ａでも、積分Ａ／Ｄ変換が第１および第２の期間Ｔ１、Ｔ２に行われる。また、Ａ／Ｄ変換器１１ａもシングルエンド構成のＡ／Ｄ変換器と同様に動作する。これによって、このノイズキャンセル処理のために多数回の標本化よる積分動作を行い、画素内の増幅トランジスタおよびノイズキャンセル回路において発生するランダムノイズを低減する。また、上位ビットを生成するＡ／Ｄ変換を行うので、ダイナミックレンジが確保される。

また、Ａ／Ｄ変換器１１ａは、第３の期間Ｔ３に巡回Ａ／Ｄ変換を行うためには、以下の回路素子を備える。ゲインステージ２３では、第６のスイッチ３９が、第１のキャパシタ２５の他端２５ｂと第３のキャパシタ４１の他端４１ｂとの間に接続される。第４の帰還スイッチ５３が、第３のキャパシタ４１の一端４１ａと反転出力２３ｄとの間に接続される。第８のスイッチ５５が第３のキャパシタ４１の他端４１ｂと非反転入力２３ｃとの間に接続される。第４の帰還スイッチ５３はクロックφ１ｄに応答して動作し、第８のスイッチ５５はφ２に応答して動作する。

図６は、本実施の形態に係るＡ／Ｄ変換器の回路図である。本実施の形態では、Ａ／Ｄ変換器１１ｂは、Ａ／Ｄ変換器１１、１１ａと同様に、ＣＭＯＳイメージセンサのために用いられる。Ａ／Ｄ変換器１１ｂは、スイッチ２４に替えて、クロックφｒｄに応答して動作するスイッチ５７を含む。また、Ａ／Ｄ変換器１１ｂは、入力１３と第３のキャパシタ４１の一端４１ａとの間に接続されたスイッチ５９を含み、このスイッチ５９は、ＣＭＯＳイメージセンサからの信号を標本化するために用いられる。このスイッチ５９はクロックφｓｄに応答して動作する。

引き続き、このノイズキャンセル動作を説明する。図７および図８は、Ａ／Ｄ変換器の動作のためのタイミングチャートを示す図面である。Ａ／Ｄ変換器１１ｂは、図７および図８に示されたタイミングチャートに従って動作する。このためのクロックは、クロック生成器６１によって提供される。クロック生成器６１と同様のクロック生成器がＡ／Ｄ変換器１１、１１ａのために用いられる。図７〜図９を参照しながら、Ａ／Ｄ変換器１１ｂの積分Ａ／Ｄ変換を説明する。

ＣＭＯＳイメージセンサの画素からのリセットレベル信号Ｖｒに複数回の標本化を施すことによって、ゲインステージ１５を用いて該リセットレベル信号Ｖｒを積分する。

図９に示されるステップ（ａ）では、リセットレベル信号Ｖｒを入力１５ａに供給すると共に入力１５ｅにＤ／Ａ変換回路２１からの所定の電圧信号ＶＲＰを供給し、さらに帰還スイッチ３３、５１を導通させて演算増幅回路２３の入力および出力を接続する。これにより、キャパシタ３１、４９の電荷がリセットされると共に、キャパシタ２５、４１にそれぞれ電圧Ｖｒ、Ｖ_ＲＰが標本化される。

この後に、図９に示されるステップ（ｂ）では、スイッチ４３を導通させてキャパシタ２５、４１の一端を接続し、キャパシタ２５、４１に標本化された電圧をキャパシタ３１、４９に転送する。ゲインステージ１５の出力１５ｂ、１５ｃにはそれぞれＶ_Ｏ ^＋、Ｖ_Ｏ ⁻が生成され、
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝Ｖｒ×Ｃ_１／Ｃ_２−Ｖ_ＲＰ×Ｃ_３／Ｃ_４
が得られる。

この後に、図９に示されるステップ（ｃ）では、入力１５ａ、１５ｅにはリセットレベル信号Ｖｒおよび電圧信号Ｖ_ＲＰが供給されている。キャパシタ３１、４９の電荷をリセットしないように、スイッチ２９、４７を非導通にすると共に帰還スイッチ演算３３、５１を導通させて演算増幅回路２３の入力および出力を接続することによって、キャパシタ２５、４１にそれぞれ電圧Ｖｒ、Ｖ_ＲＰが標本化される。

この後に、図９に示されるステップ（ｄ）では、スイッチ２９、４７およびスイッチ４３を導通させることによってキャパシタ２５、４１の一端を接続し、キャパシタ２５、４１に標本化された電圧をキャパシタ３１、４９に転送する。ゲインステージ１５の出力１５ｂ、１５ｃにはそれぞれＶ_Ｏ ^＋、Ｖ_Ｏ ⁻が生成され、
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝（Ｖｒ×Ｃ_１／Ｃ_２−Ｖ_ＲＰ×Ｃ_３／Ｃ_４）×２
が得られる。

ステップ（ｃ）および（ｄ）を繰り返す。Ｎ回の繰り返しにより、ゲインステージ１５の出力１５ｂ、１５ｃにはそれぞれＶ_Ｏ ^＋、Ｖ_Ｏ ⁻が生成され、
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝（Ｖｒ×Ｃ_１／Ｃ_２−Ｖ_ＲＰ×Ｃ_３／Ｃ_４）×Ｎ
が得られる。

引き続き、信号レベル電圧の標本化と積分を行う。まず、比較器１７ｂによって、ゲインステージ１５の出力電圧を参照電圧Ｖ_ｒｅｆＩと比較する。出力電圧がＶ_ｒｅｆＩよりも小さい場合には、ステップ（ｅ）及び（ｆ）の動作を行い、出力電圧がＶ_ｒｅｆＩよりも大きいかまたは等しい場合には、ステップ（ｇ）及び（ｈ）の動作を行う。信号レベル電圧の標本化は、ゲインステージ１５の入力極性を反転する点に注意を要する。図９に示されるステップ（ｅ）では、入力１５ａ、１５ｅには電圧信号Ｖ_ＲＰおよび信号レベル信号Ｖｓが供給されている。キャパシタ３１、４９の電荷をリセットしないように、スイッチ２９、４７を非導通にすると共に帰還スイッチ３３、５１を導通させて演算増幅回路２３の入力および出力を接続することによって、キャパシタ２５、４１にそれぞれ電圧Ｖ_ＲＰ、Ｖｓが標本化される。

次いで、図９に示されるステップ（ｆ）では、スイッチ２９、４７およびスイッチ４３を導通させてキャパシタ２５、４１の一端を接続し、キャパシタ２５、４１に標本化された電圧をキャパシタ３１、４９に転送する。ゲインステージ１５の出力１５ｂ、１５ｃにはそれぞれＶ_Ｏ ^＋、Ｖ_Ｏ ⁻が生成される。ゲインステージ１５の出力からの信号は、Ａ／Ｄ変換回路１７に提供される。既にシングルエンド構成のＡ／Ｄ変換器の動作と同様に、Ａ／Ｄ変換回路１７において、ゲインステージ１５の出力からの信号を参照電圧（例えばＶｃｏｍ）と比較し、この比較結果に応じて、次のステップにおいてＤ／Ａ変換回路２１が供給する電圧信号を決定する。

図９に示されるステップ（ｇ）では、キャパシタ３１、４９の電荷をリセットしないように、スイッチ２９、４７を非導通にすると共に帰還スイッチ演算３３、５１を導通させて演算増幅回路２３の入力および出力を接続することによって、キャパシタ２５、４１にそれぞれ電圧Ｖ_ＲＮ、Ｖ_Ｓが標本化される。

この後に、図９に示されるステップ（ｈ）では、スイッチ２９、４７およびスイッチ４３を導通させてキャパシタ２５、４１の一端を接続し、キャパシタ２５、４１からキャパシタ３１、４９に標本化された電荷を転送する。

Ａ／Ｄ変換回路１７において、ゲインステージ１５の出力からの信号を参照電圧（例えばＶｃｏｍ）と比較し、この比較結果に応じて、次のステップにおいてＤ／Ａ変換回路２１が供給する電圧信号を決定し、その結果によってステップ（ｅ）〜（ｆ）とステップ（ｇ）〜（ｈ）の動作のどちらを選択し、選択した一連のステップを繰り返す。Ｎ回の繰り返しにより、ゲインステージ１５の出力１５ｂ、１５ｃにはそれぞれＶ_Ｏ ^＋、Ｖ_Ｏ ⁻が生成される。Ａ／Ｄ変換回路１７がゲインステージ１５の出力からの信号を判定し、Ｎ１回だけ、参照電圧を越えたとするとき、
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝Ｎ×（Ｖｒ×Ｃ_１／Ｃ_２−Ｖ_ＲＰ×Ｃ_３／Ｃ_４）
＋Ｎ１×（Ｖ_ＲＰ×Ｃ_１／Ｃ_２−Ｖｓ×Ｃ_３／Ｃ_４）
＋Ｎ２×（Ｖ_ＲＮ×Ｃ_１／Ｃ_２−Ｖｓ×Ｃ_３／Ｃ_４）
が得られる。ここで、Ｎ＝Ｎ１＋Ｎ２が満たされ、またＤ／Ａ変換回路がN１回の積分において電圧Ｖ_ＲＰを供給し、N２回の積分において電圧Ｖ_ＲＮを供給している。
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝Ｎ×（Ｖｒ×Ｃ_１／Ｃ_２−Ｖｓ×Ｃ_３／Ｃ_４）
＋Ｎ１×（Ｃ_１／Ｃ_２−Ｃ_３／Ｃ_４）×Ｖ_ＲＰ
−Ｎ２×（Ｖ_ＲＰ×Ｃ_１／Ｃ_２−Ｖ_ＲＮ×Ｃ_３／Ｃ_４）
が得られる。Ｃ_１＝Ｃ_２＝Ｃ_３＝Ｃ_４が満たされるとき、
Ｖ_Ｏ＝Ｖ_Ｏ ^＋−Ｖ_Ｏ ⁻
＝Ｎ×（Ｖｒ−Ｖｓ）−Ｎ２×（Ｖ_ＲＰ−Ｖ_ＲＮ）
が得られる。

この結果は、ノイズキャンセルされた信号（Ｖｒ−Ｖｓ）が積分によってN倍に増幅されることを示している。積分された信号成分Ｎ×（Ｖｒ−Ｖｓ）から参照電圧差（Ｖ_ＲＰ−Ｖ_ＲＮ）のＮ２倍を差し引くことによって、画素からの信号をN倍に増幅しても、増幅された信号は所望の電圧範囲に収めることができることを意味する。また、N回の積分により、信号振幅が積分でN倍に増幅されると共にランダムノイズの振幅はｓｑｒｔ（Ｎ）倍になるので、積分動作によって信号対ノイズ比（Ｓ／Ｎ比）が改善され、ノイズ低減効果が得られる。例えば、１６回の積分によりＳ／Ｎ比で約４倍の改善が得られる。つまり相対的にノイズが１／４になる。

値Ｎ２は上位のディジタルコードである。この後に説明される巡回Ａ／Ｄ変換をゲインステージ１５の残余信号に施せば、高い分解能を有する下位ディジタルコードが得られる。

図１０は、巡回Ａ／Ｄ変換の動作を示す図面である。図１０のステップ（ａ）に示されるように、帰還スイッチ３５、５３を導通させて、ゲインステージ１５の残余信号をキャパシタ２５、４１に標本化する。次いで、図１０のステップ（ａ）に示されるように、制御信号Ｖ_ＣＯＮＴに応じた電圧をＤ／Ａ変換回路２１がキャパシタ２５、４１に加えて、キャパシタ２５、４１の電荷をキャパシタ３１、４９に転送すると共に電荷の再配置を行う。この結果、ゲインステージ１５の出力に演算結果が生成される。Ａ／Ｄ変換回路１７を用いてゲインステージ１５の出力信号からディジタル信号を生成する。ステップ（ａ）および（ｂ）を繰り返すことによって、所望のビット数の巡回Ａ／Ｄ変換を行う。

第１及び第２の実施の形態のＡ／Ｄ変換器１１、１１ａ、１１ｂにおいて、図１及び図６に示されるように、容量回路２７、４５のための容量回路２７ｂを用いることができる。

容量回路２７に替えて容量回路２７ｂを用いると、第２のキャパシタ３１の一端３１ａは反転入力２３ａに接続される。第２のスイッチ２９は第２のキャパシタ３１の他端３１ｂと非反転出力２３ｂとの間に接続される。容量回路２７ｂは、第２のキャパシタ３１の他端３１ｂと第２のスイッチ２９との間の第１のノードｎｏｄｅ１に接続されたキャパシタ３０（容量値Ｃｓｔ）を含むことが好ましい。キャパシタ３０によれば、第２のスイッチ２９のスイッチングに起因するノイズ（例えば、第２のスイッチ２９として用いられたＭＯＳアナログスイッチにおいては、チャージインジェクションノイズの電圧依存性）を低減できる。

容量回路４５に替えて容量回路２７ｂを用いると、第２のキャパシタ３１の一端３１ａは非反転入力２３ｃに接続される。第２のスイッチ２９は第２のキャパシタ３１の他端３１ｂと反転出力２３ｄとの間に接続される。容量回路２７ｂがキャパシタ３０を用いれば、同様に、チャージインジェクションノイズの電圧依存性）を低減できる。

また、第１および第２の実施の形態に係るＡ／Ｄ変換器１１、１１ａ、１１ｂは、プリアンプ６３を含むことができる。プリアンプ６３は、ＣＭＯＳイメージセンサの画素２ａとゲインステージ１５の入力１５ａとの間に接続される。

プリアンプ６３は、演算増幅回路６５と、該演算増幅回路６５の反転入力６５ａに接続された第１のキャパシタ６７と、該演算増幅回路６５の出力６５ｂと入力６５ａとの間に接続された第２のキャパシタ６９およびスイッチ７１とを含み、第１および第２のキャパシタ６７、６９の容量比（Ｃ_Ａ１／Ｃ_Ａ２）に応じて第１および第２の信号Ｓ１、Ｓ２を増幅する。このプリアンプ６３は、図２に示すようなイメージセンサアレイ２のカラムにアレイ状に並列に配置することが有効である。まず、クロックφｓｐをアクティブにして、スイッチ７１を導通させる。プリアンプ６３の入力は、画素２ａからのリセットレベル信号Ｖｒを受ける。この信号がキャパシタ６７（Ｃ_Ａ１）に標本化される。その後に、スイッチ７１を非導通にすると、そのとき、プリアンプ６３は出力電圧Ｖ_ＯＵＴ１を生成する。次いで、プリアンプ６３の入力は、画素２ａからの信号レベル信号Ｖｓを受ける。このときのプリアンプ６３は出力電圧Ｖ_ＯＵＴ２を生成する。

電圧Ｖ_ＯＵＴ１は、プリアンプ６３の入出力をクロックφｓｐに応答したスイッチ７１でショートしたことにより直流的に定まる電圧値（動作点）Ｖ_ＳＣにノイズが重畳した電圧となり、次のように表される。
Ｖ_ＯＵＴ１＝Ｖ_ＳＣ＋Ｖｎｆ＋Ｖｎ１（１）
そのノイズ成分は、プリアンプ６３の容量にサンプルされ固定値として表されるノイズ（フリーズノイズ）Ｖｎｆと、時間的に変動するノイズＶｎ１とを含む。

電圧Ｖ_ＯＵＴ２は、次の成分を含む。
Ｖ_ＯＵＴ２＝（Ｖｒ−Ｖｓ）×Ｃ_Ａ１／Ｃ_Ａ２＋Ｖ_ＳＣ＋Ｖｎｆ＋Ｖｎ２（２）
第１項は、キャパシタＣ_Ａ１からキャパシタＣ_Ａ２への移動電荷であり、画素からのノイズレベル信号を受けたキャパシタＣ_Ａ１には、最初、電荷Ｑ_Ａ１（ｎ）＝Ｃ_Ａ１×（Ｖｒ−Ｖｓｃ）が格納されており、その後に画素からの信号レベル信号を受けると、キャパシタＣ_Ａ１にはＱ_Ａ１（ｓ）＝Ｃ_Ａ１×（Ｖｓ−Ｖｓｃ）が格納され、この差分がキャパシタＣ_Ａ２に転送される。第１および第３項は、それぞれ、フリーズノイズＶｎｆと、時間的に変動するノイズＶｎ２とに対応する。

つまり、２つのレベルＶｓ,Ｖｒに共通なノイズ成分がキャンセルされ、差分（Ｖｒ−Ｖｓ）が、Ｃ_Ａ１とＣ_Ａ２の比で増幅される。増幅された（Ｖｒ−Ｖｓ）×Ｃ_Ａ１／Ｃ_Ａ２にノイズ成分などが重畳されている。この２つの電圧レベルＶ_ＯＵＴ２、ＶＯ_ＵＴ１に対して、多数回標本化を行って積分を行った後、差（Ｖ_ＯＵＴ２−Ｖ_ＯＵＴ１）を求める演算を行う。

まず、電圧レベルＶ_ＯＵＴ２、Ｖ_ＯＵＴ１の差は、
△Ｖ＝Ｖ_ＯＵＴ２−Ｖ_ＯＵＴ１
＝（Ｖｒ−Ｖｓ）×Ｃ_Ａ１／Ｃ_Ａ２＋Ｖｎ２−Ｖｎ１（３）
と表される。

この△Ｖは、両者の共通成分（アンプの動作点電圧と、フリーズノイズ成分）がキャンセルされる。このキャンセルが低ノイズ化において非常に重要である。式（２）は、画素からの信号に対するノイズキャンセル（ＶｒとＶｓの差を求める）動作が行われるが、フリーズノイズ成分が残ることを示す。一方、式（３）では、時間的に変動する成分Ｖｎ１とＶｎ２との間には相関がないので、その成分によるノイズは増加する。

つまり、差Ｖ_ＯＵＴ２−Ｖ_ＯＵＴ１を求める演算によってノイズが低減できるかどうかは、それぞれのノイズの大きさによる。実際、大きなＣ_Ａ１／Ｃ_Ａ２を用いて利得を高くしたプリアンプのノイズを計算してみると、ノイズ成分Ｖｎｃが支配的である。さらに、この計算結果は実際の測定により確認され、極めて高いノイズ低減が可能であることが明らかになった。測定の結果、Ｃ_Ａ１／Ｃ_Ａ２を大きくすると、式（２）に対応するキャンセルに比べて４０％程度のノイズ低減効果が得られる。この測定では、Ｃ_Ａ１／Ｃ_Ａ２＝２０を用いた。好ましくは、比Ｃ_Ａ１／Ｃ_Ａ２は８以上である。

したがって、積分Ａ／Ｄ変換において、Ｖ_ＯＵＴ１およびＶ_ＯＵＴ２のそれぞれに対して、N回の積分を行うと、式（３）中のノイズ成分Ｖｎ１、Ｖｎ２が低減される。つまり、積分Ａ／Ｄ変換では、式（３）の第１項（Ｖｒ−Ｖｓ）×Ｃ_Ａ１／Ｃ_Ａ２は、Ｎ倍に増幅される一方で、ランダムなノイズ成分（Ｖｎ２、Ｖｎ１）はｓｑｒｔ（Ｎ）倍になるので、Ｎ回の積分によってＳ／Ｎがｓｑｒｔ（Ｎ）倍向上する。別の言い方をすれば、入力換算のノイズが１／ｓｑｒｔ（Ｎ）になり、フリーズノイズの低減効果と合わせて極めて低雑音の読み出しが可能になる。なお、プリアンプは、全差動構成でも良いし、内部の演算増幅器の変わりにシングルエンド入力、シングルエンド出力のアンプを用いても良い。

以上説明したように、本実施の形態では、Ａ／Ｄ変換器が提供される。このＡ／Ｄ変換器では、特にイメージセンサのカラムへの集積化に適し、簡単な回路構成により、イメージセンサの信号の読み出しを低雑音で行いながら、広いダイナミックレンジをもった高分解能のディジタル値を出力する。そのために、イメージセンサの画素からの信号に、ノイズキャンセルを行いながら、信号を多数回標本化して、積分による増幅を行うことによってノイズの低減を図る。また、上記の積分の中間結果（積分値を）を逐次に比較器によってある基準値と比較する。比較結果が基準値よりも積分値が大きいことを示す場合、積分値から所定の値を差し引くことによって、積分動作中に、Ａ／Ｄ変換器の出力が飽和するのを抑えると共に、この差し引いた回数を、粗いＡ／Ｄ変換値として用いる。積分Ａ／Ｄ変換の後に、ノイズキャンセル及び積分に用いた回路を利用して巡回Ａ／Ｄ変換を行い、下位ビットのＡ／Ｄ変換を行う。積分Ａ／Ｄ変換からの上位ビットと巡回Ａ／Ｄ変換からの下位ビットとを併せて高分解能のディジタルコードを得る。さらに、積分Ａ／Ｄ変換に先だってプリアンプを設け、プリアンプで発生するフリーズノイズを除去することによってさらに低雑音の信号読み出しを行う。

（第２の実施の形態）
図１１は、ＣＭＯＳイメージセンサのための読み出し回路を概略的に示す図面である。図１２は、この読み出し回路のためのタイミングチャートを示す。既に説明したように、ＣＭＯＳイメージセンサの画素は、リセット状態における第１の信号と受光状態における第２の信号とを生成する。図１３は、イメージセンサを示す図面である。この読み出し回路８１は、プリンアンプ８３と、積分器８５とを含む。プリアンプ８３は、演算増幅回路８７と、該演算増幅回路８７の反転入力８７ａに接続された第１のキャパシタ８９と、該演算増幅回路８７の非反転出力８７ｂと反転入力８７ａとの間に接続された第２のキャパシタ９１を含む。プリアンプ８３は、第１および第２のキャパシタ８９、９１の容量比に応じて、入力９３に受けた第１の信号Ｓ１および第２の信号Ｓ２を増幅する。また、プリンアンプ８３は、演算増幅回路８７の非反転出力８７ｂと反転入力８７ａとの間に接続されたスイッチ９５を含み、スイッチ９５は、クロックφｒに応答する。演算増幅回路８７の非反転入力８７ｃは、例えば接地線といった基準電位線に接続されている。

積分器８５は、プリアンプ８３の出力８３ａに接続された標本化スイッチ９７を含み、また、増幅された第１の信号の複数回の積分を該標本化スイッチ９７を用いて行うと共に増幅された第２の信号の複数回の積分を該標本化スイッチ９７を用いて行うことによって、第１の信号と第２の信号との差分を増幅する。読み出し回路８１によれば、増幅された第１の信号の複数回の積分を行うと共に、プリアンプ８３の出力８３ａに積分器８５の入力８５ａが逆極性になるように、増幅された第２の信号の複数回の積分を行うので、積分器８５は、第１の信号Ｓ１と第２の信号Ｓ２との差分を示し増幅された信号を提供する。

具体的には、積分器８５では、該演算増幅回路９９の反転入力９９ａとスイッチ９７との間に第１のキャパシタ９８が接続される。スイッチ９７はクロックφ１に応答する。容量回路１０１が、該演算増幅回路９９の非反転出力９９ｂと反転入力９９ａとの間に接続される。容量回路１０１が、直列に接続された第２のキャパシタ１０３およびスイッチ１０５を含む。積分器８５は、演算増幅回路９９の非反転出力９９ｂと反転入力９９ａとの間に接続されたスイッチ１０７を含み、スイッチ１０７は、クロックφｒ２に応答する。また、容量回路１０１は、第２のキャパシタ１０３とスイッチ１０５との共通ノードｎｏｄｅ３に接続されたリセットスイッチ１１１を含む。容量回路１０１は、共通ノードｎｏｄｅ３に接続された一端を有するキャパシタ１０９を含み、キャパシタ１０９の他端は、例えば接地線といった基準電位線に接続されている。キャパシタ１０９は、リセットスイッチ１１１のスイッチングノイズの電圧依存性を低減するために役立つ。第１のキャパシタ９８とスイッチ９７との共通ノードｎｏｄｅ４には、参照電圧Ｖ_ＲＥＦを供給するためにイッチ１１２が接続される。スイッチ１１２はクロックφ３に応答して動作する。

積分器８５の出力８５ｂには、サンプル／ホールド（Ｓ／Ｈ）回路１１３が接続されており、Ｓ／Ｈ回路１１３は、保持キャパシタ１１５と、保持キャパシタ１１５の一端１１５ａと積分器８５の出力８５ｂとの間に接続された標本化スイッチ１１７とを含む。保持された信号は、同期スイッチ１１９を介して水平走査線１２１に接続されている。図１２に示されたタイミングチャートのためのクロックは、クロック生成器１２３によって提供される。演算増幅回路８７、９９の非反転入力には、例えば接地電位といった基準電位が供給される。図１１に示された読み出し回路８１は、シングルエンド構成であるけれども、全差動構成の演算増幅回路をプリアンプおよび積分器のために用いることができる。また、積分器８５の出力にＡ／Ｄ変換器を接続して、例えば巡回Ａ／Ｄ変換を行うこともできる。

図１３は、イメージセンサ１ａのブロック図を示す。この読み出し回路８１のアレイは、イメージセルアレイ２のカラムに設けられることができる。これにより、読み出し回路８１は、簡単な回路構成によりイメージセンサの信号を低ノイズで読み出しできる。イメージセルアレイ２の画素２ａには、画素内電荷転送を行う方式を用いる。図１２に示されるように、タイミングチャートは、リセットレベル積分期間Ｔ_Ｒと信号レベル積分期間ＴＳとを含む。この実施例では、リセットレベル積分期間Ｔ_Ｒは４つの期間Ｔ_Ｒ１〜Ｔ_Ｒ４の各々で積分が行われ、また信号レベル積分期間Ｔ_Ｓは４つの期間Ｔ_Ｓ１〜Ｔ_Ｓ４の各々で積分が行われる。特に、リセットレベル積分期間Ｔ_Ｒの期間Ｔ_Ｒ１の前半Ｔ_ＲＳＴでは、クロックφｒに応答して、プリアンプ８３のリセットがスイッチ９５を用いて行われる。期間Ｔ_Ｒ１の後半Ｔ_ＳＡＭでは、標本化が行われる。本実施例では、リセットレベル積分期間Ｔ_Ｒの期間Ｔ_Ｒ４は信号レベル積分期間Ｔ_Ｓの期間Ｔ_Ｓ１と並列して行われる。このために、クロックφ１に応答してスイッチ９７が期間Ｔ_Ｒ４、Ｔ_Ｓ１のほぼ全体にわたって導通している。信号レベル積分期間ＴＳでは、クロックＴＸｉに応答して第２の信号Ｓ２がプリアンプ８３に提供される。プリアンプ８３は、増幅された第２の信号Ｓ２をクロックφ１に応答してスイッチ９７を介してキャパシタ９８に標本化する。リセットレベル積分期間Ｔ_Ｒの期間Ｔ_Ｒ４および信号レベル積分期間Ｔ_Ｓの期間Ｔ_Ｓ１では、クロックφ１のハイ期間が広くなっており、リセットレベル積分期間Ｔ_Ｒでは各期間の前半でクロックφ１はアクティブであるが、信号レベル積分期間Ｔ_Ｓでは各期間の後半でクロックφ１はアクティブである。これ故に、リセットレベル積分期間Ｔ_Ｒでの積分器８５への積分は、リセットレベル積分期間Ｔ_Ｒでの積分器８５への積分と逆極性に行われる。

画素２ａの第1の信号（リセットレベル）Ｓ１を出力に対して、プリアンプ８３に標本化する。このとき、プリアンプ８３では、リセットスイッチ９５導通させキャパシタ９１をリセットする。リセットの後に、リセットスイッチ９５を開いたとき、プリアンプ８３の出力８３ａには、このリセット動作に伴うノイズが生成される。積分器８５は、この第1の信号Ｓ１を積分するために多数回の標本化を行う。

次いで、画素２ａの第2の信号（信号レベル）Ｓ２をプリアンプ８３に加える。この信号は、プリアンプ８３内のキャパシタ８９、９１の容量比によって増幅される。積分器８５は、第1の信号Ｓ１と第2の信号Ｓ２との差を示す信号を生成する。このとき、積分器８５は、プリアンプ８３の出力８３ａからの信号が逆極性となるように信号を多数回標本化することにより積分を行う。これらの処理の結果、積分器の出力は、プリアンプ８３の出力８３ａからの第1の信号Ｓ１と第２の信号Ｓ２との差を取りながら積分により増幅された信号を提供する。その積分結果をＳ／Ｈ回路１１３でサンプルして記憶し、水平走査線１２１によって外部に読み出す。

次いで、多重サンプリング積分回路を用いたイメージセンサの動作を説明する。図１４および図１５は、多重積分読み出し回路の動作を示す図面である。図１２に示されるタイミングチャートでは、４回の標本化が行われているが、以下の一例の動作では、画素２ａからのリセットレベル、信号レベルに対して、それぞれ２回の積分を行う。引き続く説明では、第１および第２の信号Ｓ１、Ｓ２として「Ｖ_Ｒ」、「Ｖ_Ｓ」を用いる。

ステップ（ａ）では、プリアンプ８３の入力８３ｂに画素２ａのリセットレベル信号Ｖ_Ｒを加える。スイッチ９５を介して演算増幅回路８７の反転入力８７ａを非反転出力８７ｂに接続して、キャパシタ８９に信号ＶＲを標本化する。積分器８５では、スイッチ１０７を導通させて演算増幅回路９９の反転入力９９ａと非反転入力９９ｂとを接続すると共に、クロックφｒｄに応答してスイッチ１１１を導通させる。これにより、キャパシタ１０３の電荷をリセットする。また、クロック９７に応答してスイッチ９７を導通させる。これにより、キャパシタ９８の電荷をリセットする。

ステップ（ｂ）では、クロックφｒに応答してスイッチ９５を非道通にすると共に、クロックφｒ２に応答してスイッチ１０７を非導通にする。キャパシタ９１には、スイッチやアンプで発生した雑音成分がサンプルされ、出力８３aに現れる。積分器８５は、スイッチ９７を介してプリアンプ８３からの信号をキャパシタ９８に標本化する。

ステップ（ｃ）では、積分器８５のスイッチ１１１を非導通にすると共にスイッチ１０５を導通にして、キャパシタ９８の電荷をキャパシタ１０３に積分する。この時、積分器８５の出力には、次式の電圧が現れる。
Ｖ_Ｏ（１）＝Ｃ_３／Ｃ_４×Ｖｎｄ１（１）＋Ｃ_３／Ｃ_４×Ｃ_Ｂ１／Ｃ_Ｂ２×Ｖｎｐｄ（１）
ここで、Ｖｎｄ１（１）、Ｖｎｐｄ（１）は、それぞれプリアンプ８３および画素２ａのソースフォロワのノイズ成分（時間的に変動するノイズ）である。括弧内の数字は、ステップの順序に対応する。第１項はプリアンプ８３に起因するノイズであり、第２項は画素２ａに起因するノイズであり、このノイズはプリアンプ８３によって増幅される。

ステップ（ｄ）では、クロックφ１に応答してスイッチ９７を非導通にすると共に、クロックφ３に応答してスイッチ１１２を導通させる。積分器８５のキャパシタ９８に電圧ＶＲＥＦを供給する。この電圧に対応する電荷がキャパシタ９８からキャパシタ１０３へ移動する。この時、積分器８５の出力には、次式の電圧が現れる。
Ｖ_Ｏ（１）＝Ｃ_３／Ｃ_４×（Ｖｎｆｌ（１）＋Ｖｎｄ１（１）−ＶＲＥＦ）＋Ｃ_３／Ｃ_４×Ｃ_Ｂ１／Ｃ_Ｂ２×Ｖｎｐｄ（１）
ここで、Ｖｎｆｌ（１）はプリアンプ８３のフリーズノイズである。フリーズノイズは、キャパシタに標本化されて固定した電荷として存在し、時間的に変動しない。

ステップ（ｅ）では、クロックφ２に応答してスイッチ１０５を非導通にする。キャパシタ１０３の一端（積分器の出力に接続されるキャパシタ端子）が開放されているので、積分結果はキャパシタ１０３に保持される。また、クロックφｒ２に応答してスイッチ１０７を導通して、演算増幅回路９９の反転入力９９ａを非反転出力９９ｂに接続する。

ステップ（ｆ）では、読み出し回路８１の入力９３に第２の信号Ｓ２を供給する。この信号Ｓ２をプリアンプ８３は増幅する。積分器８５のキャパシタ９８は、増幅された信号を受ける。この時、積分器８５の出力には次の電圧が現れる。
Ｖ_Ｏ（１）＝Ｃ_３／Ｃ_４×（Ｖｎｆｌ（１）＋Ｖｎｄ１（１）−Ｖ_ＲＥＦ−Ｖｎｄｌ（３））＋Ｃ_３／Ｃ_４×Ｃ_Ｂ１／Ｃ_Ｂ２×（Ｖｎｐｄ（１）−Ｖｎｐｄ（３）＋Ｖ_Ｒ−Ｖ_Ｓ）

ステップ（ｇ）では、クロックφ１に応答してスイッチ９７を非導通にすると共に、クロックφ３に応答してスイッチ１１２を導通させる。積分器８５のキャパシタ９８に電圧ＶＲＥＦを供給する。この電圧に対応する電荷がキャパシタ９８からキャパシタ１０３へ移動する。この時、積分器８５の出力には、次式の電圧が現れる。
Ｖ_Ｏ（１）＝Ｃ_３／Ｃ_４×（Ｖｎｆｌ（１）＋Ｖｎｄ１（１）−Ｖ_ＲＥＦ−Ｖｎｄ１（３）−Ｖｎｄ１（４）−Ｖｎｆｌ（１）＋Ｖ_ＲＥＦ）＋Ｃ_３／Ｃ_４×Ｃ_Ｂ１／Ｃ_Ｂ２×（Ｖｎｐｄ（１）−Ｖｎｐｄ（３）−Ｖｎｐｄ（４）＋２×（Ｖ_Ｒ−Ｖ_Ｓ））
＝Ｃ_３／Ｃ_４×（Ｖｎｄ１（１）−Ｖｎｄ１（３）−Ｖｎｄ１（４））＋Ｃ_３／Ｃ_４×Ｃ_Ｂ１／Ｃ_Ｂ２×（Ｖｎｐｄ（１）−Ｖｎｐｄ（３）−Ｖｎｐｄ（４）＋２×（Ｖ_Ｒ−Ｖ_Ｓ））

これら一連の動作から、まず、プリアンプ８３のフリーズノイズ成分Ｖｎｆｌはキャンセルされる。また、Ｎ回の標本化により、入力信号（Ｖ_Ｒ−Ｖ_Ｓ）がＮ倍に増幅される。積分により、時間変動するノイズ成分（Ｖｎｐｄ、Ｖｎｄｌ）も積分されるけれども、時間変動するノイズ成分は無相関でランダムである。これ故に、N回の積分の結果、振幅でｓｑｒｔ（２×Ｎ−１）倍に増幅される一方で、信号成分（Ｖ_Ｒ−Ｖ_Ｓ）は、信号Ｖ_ＲおよびＶ_ＳそれぞれＮ回の積分によりＮ倍に増幅される。

加えて、プリアンプ８３の利得（キャパシタ比Ｃ_Ｂ１／Ｃ_Ｂ２により決定される）を高くできるので、プリアンプ８３の帯域制限の作用により、時間変動するノイズ成分は低減される。好ましくは、比Ｃ_Ｂ１／Ｃ_Ｂ２は８以上である。

これらの2つの効果により、非常に低ノイズでの信号読み出しが可能となる。さらに、このように信号レベルおよびリセットレベルをそれぞれ多数回標本化して積分し両者の差を求める処理を行うことによって、１／ｆノイズも低減される。

図１６は、ノイズ解析による見積もりを示すグラフである。図中の「ＩＮＴ」は積分回数を示す。図１６を参照すると、プリアンプの利得が１であり、複数回の積分を行わないとき、熱ノイズおよびｉ／ｆノイズを含むトータル入力換算ノイズは２３２μＶｒｍｓであるけれども、プリアンプ利得が３２倍であるとき、５６．４μＶｒｍｓにまで低減される。プリアンプ利得が３２倍であると共に１６回の積分を置こうとき、１８．４μＶｒｍｓにまで低減される。なお、変換ゲインが６０μＶ／ｅ−と仮定しており、この値は等価ノイズ電子数では０．３以下に相当する。ノイズが等価電子数換算で０．３以下になれば、信号電子の数に応じて生じる離散的なレベルを大まかに識別できる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

Claims

イメージセンサのためのＡ／Ｄ変換器であって、
前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第１の信号の複数回の標本化および標本値の積分を第１の期間に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含む第２の信号の複数回の標本化および標本値の積分を第１の信号に対する積分とは逆極性となるように第２の期間に行うためのゲインステージと、
前記ゲインステージの前記出力からの信号に応じた第１および第２の値を取りうるディジタル信号を提供するＡ／Ｄ変換回路と、
前記第１の値の出現回数に対応する信号を提供する回路と、
前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記第１の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前記第２の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行うＤ／Ａ変換回路と
を備え、
前記ゲインステージは、
前記標本化のための第１のキャパシタと、
前記積分のための第２のキャパシタと、
前記第１のキャパシタに標本化された信号を前記第２のキャパシタへ積分するための演算増幅回路と
を含む、ことを特徴とするＡ／Ｄ変換器。
前記第１のキャパシタは、前記Ｄ／Ａ変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端を有しており、
前記ゲインステージは、
前記演算増幅回路の非反転出力と前記反転入力との間に接続された第１の容量回路と、
前記入力と前記第１のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第１のスイッチと、
前記反転入力と前記非反転出力との間に接続された第１の帰還スイッチと
を含み、
前記第１の容量回路は、前記第２のキャパシタおよび第２のスイッチを有し、前記第２のキャパシタおよび第２のスイッチは直列に接続されている、ことを特徴とする請求項１に記載されたＡ／Ｄ変換器。
前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたディジタル信号に対応して前記Ｄ／Ａ変換回路から提供される電圧信号に用いて、前記第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換を行う、ことを特徴とする請求項１または請求項２に記載されたＡ／Ｄ変換器。
前記Ａ／Ｄ変換回路は、前記巡回Ａ／Ｄ変換のために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第３の期間に提供し、
前記ゲインステージは、
前記第１のキャパシタの前記一端と前記非反転出力との間に接続された別の帰還スイッチと、
前記第１のキャパシタの前記他端と前記反転入力との間に接続された転送スイッチと
を含む、ことを特徴とする請求項３に記載されたＡ／Ｄ変換器。
前記Ａ／Ｄ変換回路は、前記ゲインステージの前記出力からの信号を第１および第２の参照信号と比較する比較器を含み、
前記比較器は、前記第１の参照信号を前記第２の期間に受け、
前記比較器は、前記第２の参照信号を前記第３の期間に受ける、ことを特徴とする請求項３または請求項４に記載されたＡ／Ｄ変換器。
前記第２の参照信号の値は、前記第１の参照信号の値より小さい、ことを特徴とする請求項５に記載されたＡ／Ｄ変換器。
前記第１のキャパシタは、前記標本化のために前記第１および第２の信号を受けるように設けられており、
前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第１の信号を前記第２のキャパシタへ積分し、
前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第２の信号を前記第２のキャパシタへ積分する、ことを特徴とする請求項１〜請求項６のいずれか一項に記載されたＡ／Ｄ変換器。
前記ゲインステージは、前記標本化のための第３のキャパシタおよび前記積分のための第４のキャパシタを更に含み、
前記第１および第３のキャパシタの一方は、前記標本化のために前記第１の信号を受けるように設けられており、
前記第１および第３のキャパシタの他方は、前記標本化のために前記第２の信号を受けるように設けられており、
前記演算増幅回路は、前記Ｄ／Ａ変換回路からの信号に応答して、前記第１および第３のキャパシタに標本化された値を前記第２および第４のキャパシタに積分する、ことを特徴とする請求項１〜請求項６のいずれか一項に記載されたＡ／Ｄ変換器。
前記第３のキャパシタは、前記Ｄ／Ａ変換回路に接続された一端および前記非反転入力に接続された他端を有しており、
前記ゲインステージは、
前記第１のキャパシタの前記一端と前記第３のキャパシタの前記一端との間に接続された第３のスイッチと、
前記第４のキャパシタおよび第４のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第２の容量回路と、
前記非反転入力と前記反転出力との間に接続された第２の帰還スイッチと、
前記入力と前記第３のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第５のスイッチと
を更に含み、
前記第４のキャパシタおよび前記第４のスイッチは直列に接続されている、ことを特徴とする請求項８に記載されたＡ／Ｄ変換器。
前記ゲインステージは、
前記Ｄ／Ａ変換回路に接続された一端および前記非反転入力に接続された他端を有する第３のキャパシタと、
前記第１のキャパシタの前記一端と前記第３のキャパシタの前記一端との間に接続された第３のスイッチと、
第４のキャパシタおよび第４のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第２の容量回路と、
前記非反転入力と前記反転出力との間に接続された第２の帰還スイッチと
を更に含み、
前記第４のキャパシタおよび前記第４のスイッチは直列に接続されている、ことを特徴とする請求項２〜請求項７のいずれか一項に記載されたＡ／Ｄ変換器。
前記Ａ／Ｄ変換回路は、前記ゲインステージが前記第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換のための動作を行うために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第３の期間に提供し、
前記ゲインステージは、
前記第１のキャパシタの前記他端と前記第３のキャパシタの前記他端との間に接続された第６のスイッチと、
前記第１のキャパシタの前記一端と前記非反転出力との間に接続された第３の帰還スイッチと、
前記第３のキャパシタの前記一端と前記反転出力との間に接続された第４の帰還スイッチと、
前記第１のキャパシタの前記他端と前記反転入力との間に接続された第１の転送スイッチと、
前記第３のキャパシタの前記他端と前記非反転入力との間に接続された第２の転送スイッチと
を含む、ことを特徴とする請求項１０に記載されたＡ／Ｄ変換器。
前記第１の容量回路において、前記第２のキャパシタの一端は前記反転入力に接続されており、前記第２のスイッチは前記第２のキャパシタの他端と前記非反転出力との間に接続されており、前記第１の容量回路は、前記第２のキャパシタの前記他端と前記第２のスイッチとの間の第１のノードに接続された第５のキャパシタを含む、ことを特徴とする請求項１〜請求項１１のいずれか一項に記載されたＡ／Ｄ変換器。
前記画素はＣＭＯＳイメージセンサの画素であり、前記画素の浮遊拡散層がリセット状態に置かれたとき、前記画素からの信号により前記第１の信号が提供され、前記リセット後に前記浮遊拡散層が光誘起電荷の蓄積状態に置かれたとき、前記画素からの信号により前記第２の信号が提供される、ことを特徴とする請求項１〜請求項１２のいずれか一項に記載されたＡ／Ｄ変換器。
前記イメージセンサの画素と前記ゲインステージの前記入力との間に接続され、前記第１および第２の信号を提供するプリアンプを更に備え、
前記プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第１のキャパシタと、該演算増幅回路の出力と前記入力との間に接続された第２のキャパシタと、前記出力と前記入力との間に接続されたスイッチとを含み、前記第１および第２のキャパシタの容量比に応じて前記画素からの信号を増幅し、
前記第１の信号は前記プリアンプのノイズに係る成分を含み、
前記第２の信号は、０前記画素の浮遊拡散層がリセット状態にあるとき前記画素が提供する信号と、前記リセット状態の後に前記浮遊拡散層が光誘起電荷の蓄積状態にあるとき前記画素が提供する信号との差分を示す成分を前記プリアンプのノイズに係る成分に加えて含む、ことを特徴とする請求項１〜請求項１２のいずれか一項に記載されたＡ／Ｄ変換器。