JP4775993B2 - 半導体素子封止剤、半導体装置および半導体装置の実装方法 - Google Patents

半導体素子封止剤、半導体装置および半導体装置の実装方法 Download PDF

Info

Publication number
JP4775993B2
JP4775993B2 JP2004105620A JP2004105620A JP4775993B2 JP 4775993 B2 JP4775993 B2 JP 4775993B2 JP 2004105620 A JP2004105620 A JP 2004105620A JP 2004105620 A JP2004105620 A JP 2004105620A JP 4775993 B2 JP4775993 B2 JP 4775993B2
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor device
component
group
weight
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004105620A
Other languages
English (en)
Other versions
JP2005294437A (ja
JP2005294437A5 (ja
Inventor
実 一色
博司 江南
好次 森田
勝利 峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DuPont Toray Specialty Materials KK
Original Assignee
Dow Corning Toray Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dow Corning Toray Co Ltd filed Critical Dow Corning Toray Co Ltd
Priority to JP2004105620A priority Critical patent/JP4775993B2/ja
Publication of JP2005294437A publication Critical patent/JP2005294437A/ja
Publication of JP2005294437A5 publication Critical patent/JP2005294437A5/ja
Application granted granted Critical
Publication of JP4775993B2 publication Critical patent/JP4775993B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Compositions Of Macromolecular Compounds (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、常温で液状ないしペースト状の熱硬化性シリコーン組成物である、半田付けで実装される半導体装置内の半導体素子封止剤;少なくとも半導体素子とボンデイングワイヤが該半導体素子封止剤の加熱硬化物で封止されており、搭載基板へハンダ付けにより実装される半導体装置;特には半田ボールもしくはバンプを具備しているBGA型もしくはCSP型半導体装置;少なくとも半導体素子とボンデイングワイヤが前記半導体素子封止剤の加熱硬化物で封止されており、半田ボールもしくはバンプを具備しているBGA型もしくはCSP型半導体装置;および、ハンダリフローにより搭載基板への実装を行うBGA型もしくはCSP型半導体装置の実装方法に関する。
半導体素子封止剤は、半導体素子を電気的、機械的および化学的に保護し、またエポキシ樹脂やフェノール樹脂等のモールド樹脂からの不純物イオンや水分の移行を防止し、さらにモールド樹脂から半導体素子への応力集中によるアルミニウム,金,銅等のボンディングワイヤの切断やパッシベーションクラックを防止するために半導体素子の表面やその周辺に施される。
従来、このような半導体素子封止剤としては、加熱下での硬化が迅速であり、半導体素子に対する密着性が良好であり、応力緩和性が優れ、吸水率が低く、電気絶縁性が優れていることからヒドロシリル化反応硬化性シリコーン組成物が一般に使用されており、これを用いた半導体装置が多数提案されている(例、特許第2608407号公報、特許第3207929号公報参照)。
これらの半導体素子封止剤であるヒドロシリル化反応硬化性シリコーン組成物中のヒドロシリル化反応触媒は、塩化白金酸、塩化白金酸と1,3‐ジビニルテトラメチルジシロキサンの錯体、あるいは1,3‐ジビニルテトラメチルジシロキサンの白金錯体が一般的である。かかる白金系触媒を含有するヒドロシリル化反応硬化性シリコーン組成物は、加熱下では迅速に硬化するが、硬化開始温度が約100℃というように低いため、特開平8−340164号公報に開示されているようなBGA型半導体装置やCSP型半導体装置の半導体素子のモールド、封止に使用すると、これら半導体装置を半田付けやソルダーリフローにより搭載用基板に実装するときに、硬化のための加熱温度と、半田付け温度やソルダーリフロー温度(約240〜265℃)との温度差がきわめて大きい。そのため半田付けやソルダーリフロー時に半導体封止剤の加熱硬化物に発生する内部応力が大きくなり、半導体素子、例えばシリコンチップや、ハンダボールにクラックが発生する、ボンデイングワイヤが断線するといった問題があることに気付いた。その対策としてヒドロシリル化反応硬化性シリコーン組成物中のヒドロシリル化触媒量を減らし、硬化遅延剤を添加することにより、硬化開始温度を低くするという方法があり得るが、硬化反応が迅速に終了せず、そのために封止された半導体素子が半田付け温度やハンダリフロー温度まで昇温した際に該封止剤内に発生する内部応力が大きくなり、同様の問題が発生することに気付いた。
特許第2608407号公報 特許第3207929号公報 特開平8−340164号公報
そこで、本発明者らは、上記問題点を解決するために鋭意研究した結果、本発明に到達した。すなわち、本発明の目的は、少なくとも半導体素子とボンデイングワイヤを封止した半導体素子封止剤の加熱硬化物が、半田付け温度やハンダリフロー時の高温に曝されても発生する内部応力が小さく、シリコンチップのような半導体素子やボンデイングワイヤが断線するといった問題がない半導体素子封止剤を提供することにある。さらには、少なくとも半導体素子とボンデイングワイヤを封止した封止剤の加熱硬化物が半田付け温度やハンダリフロー時の高温に曝されても発生する内部応力が小さく、シリコンチップのような半導体素子にクラックが発生する、ボンデイングワイヤが断線するといった問題がない半導体装置、特にはBGA型もしくはCSP型半導体装置およびその実装方法を提供することにある。
本発明は、(1)(A)常温で液状であり一分子中に少なくとも2個のアルケニル基を有するオルガノポリシロキサン 100重量部、(B)一分子中に少なくとも2個のケイ素原子結合水素原子を有するオルガノポリシロキサン{(B)成分は、(A)成分中のアルケニル基1個に対して、(B)成分中のケイ素原子結合水素原子が0.5〜10個となる量である。}、(C)触媒量の白金(II)ビス(アセチルアセトナート)、(D)充填剤 0〜400重量部および(E)有機ケイ素化合物系接着促進剤 0〜10重量部からなり、常温で液状ないしペースト状であり熱硬化性である、半田付けで実装される半導体装置内の半導体素子封止剤。
(2) 少なくとも半導体素子とボンデイングワイヤが(1)記載の半導体素子封止剤の加熱硬化物で封止されており、搭載基板へハンダ付けにより実装されるものであることを特徴とする半導体装置。
(3) 少なくとも半導体素子とボンデイングワイヤが(1)記載の半導体素子封止剤の加熱硬化物で封止されており、半田ボールもしくはバンプを具備していることを特徴とする、半田付けで実装されるBGA型もしくはCSP型半導体装置。
(4) ハンダリフローにより搭載基板への実装を行うことを特徴とする(3)記載のBGA型もしくはCSP型半導体装置の実装方法。;に関する。
本発明の半導体素子封止剤は、常温で液状ないしペースト状の熱硬化性シリコーン組成物であり、硬化開始温度が高く、かつ硬化反応が迅速に完了するので、半導体素子封止剤の加熱硬化物が半田付け時の温度やハンダリフロー温度まで昇温しても発生する内部応力が小さいという長所がある。本発明の半導体装置、特にはBGA型もしくはCSP型半導体装置は、少なくとも半導体素子とボンデイングワイヤが該半導体素子封止剤の加熱硬化物で封止されているので、半導体素子封止剤の加熱硬化物が半田付け時の温度やハンダリフロー温度まで昇温しても発生する内部応力が小さく、信頼性に優れているという長所がある。本発明の半導体装置、特にはBGA型もしくはCSP型半導体装置の実装方法によると、半導体装置、特にはBGA型もしくはCSP型半導体装置を効率と信頼性よく搭載基板に実装することができる。
本発明の半導体素子封止剤において、(A)成分である常温で液状であり一分子中に少なくとも2個のアルケニル基を有するオルガノポリシロキサンは、その主剤であり、そのケイ素原子結合アルケニル基は(B)成分中のケイ素原子結合水素原子とヒドロシリル化反応して架橋し、硬化する。このような(A)成分の分子構造は特に限定されず、直鎖状、一部分岐を有する直鎖状、分岐状、網状、3次元状が例示される。直鎖状や、一部分岐を有する直鎖状であるものは硬化するとエラストマー状になる。分岐状や網状、3次元状であるものはオルガノポリシロキサンレジンと称され、硬化すると硬いエラストマー状〜硬質の固体状になる。
(A)成分中のケイ素原子結合アルケニル基は一分子中に少なくとも2個あればよく、その結合位置は限定されず、例えば、分子鎖末端、分子鎖側鎖、分子鎖末端と分子鎖側鎖が挙げられる。(A)成分中のケイ素原子結合アルケニル基としては、具体的には、ビニル基,アリル基,ブテニル基,ペンテニル基,ヘキセニル基が例示される。また(A)成分中のアルケニル基以外の基としては、一価飽和脂肪族炭化水素基および一価芳香族炭化水素基が例示され、具体的には、メチル基,エチル基,プロピル基等のアルキル基;フェニル基,トリル基等のアリール基;ベンジル基,フェネチル基等のアラルキル基;3‐クロロプロピル基,3,3,3‐トリフロロプロピル基等のハロアルキル基が例示されるが、メチル基、ついでフェニル基が好ましい。
(A)成分は、常温において液状である。その粘度は、通常、25℃において50〜500,000mPa・sの範囲内であることが好ましく、400〜100,000mPa・sの範囲内にあることがより好ましい。かかる(A)成分の具体例として、両末端がジメチルビニルシロキシ基で封鎖されたジメチルポリシロキサン、ジメチルシロキサン・メチルビニルシロキサンコポリマー、メチルフェニルポリシロキサン、メチル(3,3,3‐トリフロロプロピル)ポリシロキサン;両末端トリメチルシロキシ基封鎖ジメチルシロキサン・メチルビニルシロキサンコポリマー;ジメチルシロキサン単位とビニルシロキサン単位とからなるメチルビニルポリシロキサンレジン、トリメチルシロキサン単位とジメチルビニルシロキサン単位とSiO4/2単位とからなるメチルビニルポリシロキサンレジンがある。これら(A)成分は2種以上を併用してもよい。
かかる(A)成分は、平衡化重合方法や共加水分解法のような従来周知の方法により製造することができるが、通常、未反応原料や副生成物として、オクタメチルテトラシクロシロキサン,デカメチルペンタシクロシロキサン,ドデカメチルヘキサシクロシロキサン等の200℃で10mmHg以上の蒸気圧を有する低分子ジメチルシロキサンオリゴマーを約2〜7重量%含有しているので、これらを除去することが好ましい。除去方法としては、例えば、従来周知の製造方法により製造されたオルガノポリシロキサンを薄膜化して、0.5mmHg以下の減圧下で180〜300℃に加熱して低分子シロキサンを留去する方法、オルガノポリシロキサンにメタノール,エタノール,プロパノール,ブタノールあるいはアセトン等の有機溶剤を加えて低分子シロキサンを抽出し除去する方法がある。
(B)成分である一分子中に少なくとも2個のケイ素原子結合水素原子を有するオルガノポリシロキサンは、そのケイ素原子結合水素原子が(A)成分のケイ素原子結合アルケニル基に付加して(A)成分を架橋硬化させる。(B)成分の分子構造は特に限定されず、直鎖状、一部分岐を有する直鎖状、分枝状、環状、網状が例示される。
ケイ素原子結合水素原子は一分子中に少なくとも2個あればよいが、(A)成分中のアルケニル基が2個のときは3個以上ある必要がある。ケイ素原子結合水素原子の結合位置は特に限定されず、例えば、分子鎖末端、分子鎖側鎖、分子鎖末端と分子鎖側鎖が例示される。(B)成分中のケイ素原子結合水素原子以外の基としては、アルケニル基以外の一価炭化水素基が挙げられ、具体的には、メチル基,エチル基,プロピル基等のアルキル基;フェニル基,トリル基等のアリール基;ベンジル基,フェネチル基等のアラルキル基;3−クロロプロピル基,3,3,3−トリフロロプロピル基等のハロアルキル基が例示される。(B)成分の粘度は特に限定されず、通常、25℃において1〜10,000mPa・sの範囲内であることが好ましく、さらに5〜1,000mPa・sの範囲内にあることがより好ましい。(B)成分の具体例として、両末端トリメチルシロキシ基封鎖メチルハイドロジェンポリシロキサン、両末端トリメチルシロキシ基封鎖ジメチルシロキサン・メチルハイドロジェンシロキサンコポリマー、環状メチルハイドロジェンシロキサンオリゴマー、メチルトリス(ジメチルハイドロジェンシロキシ)シラン、テトラ(ジメチルハイドロジェンシロキシ)シランがある。これら(B)成分は2種以上を併用してもよい。
(B)成分の配合量は、(A)成分中のアルケニル基1個に対して、(B)成分中のケイ素原子結合水素原子が0.5〜10個となる量であり、好ましくは0.5〜5個となる量であり、より好ましくは0.7〜2個となる量である。(B)成分の配合量は、通常、(A)成分の5重量%以下である。かかる(B)成分も(A)成分と同様にメチルシロキサンオリゴマーを含有しているため、例えば、0.5mmHg以下の減圧下で180〜300℃に加熱してメチルシロキサンオリゴマーを留去することが好ましい。
)成分である白金(II)ビス(アセチルアセトナート)は、本発明の半導体素子封止剤の特徴ある成分であり、(A)成分のケイ素原子結合アルケニル基と(B)成分のケイ素原子結合水素原子間の付加反応、すなわち、ヒドロシリル化反応の触媒であり、本発明の半導体素子被覆剤を硬化させる作用をする。白金(II)ビス(アセチルアセトナート)は、例えば塩化白金酸の炭化水素溶媒溶液にアセチルアセトンを投入して撹拌し、該炭化水素溶媒を留去することにより容易に製造することができるが、添加量が微量なので、炭化水素溶剤に溶解して使用することが好ましい。なお、()成分の添加量は触媒量であり、所望の硬化速度が得られるように適宣調節すればよいが、良好な硬化物を得るために、(A)成分100重量部に対して、()成分中の白金金属量として1〜100重量ppmの範囲であることが好ましい。
(D)成分である充填剤は、半導体素子封止剤を粘ちょうにし、硬化物に適当な硬度と強度を与えための任意成分である。(D)成分は、(A)成分と(B)成分のヒドロシリル化反応を阻害しないものであれば、特に限定されないが、通常、半導体素子のα線によるソフトエラーを抑えるために、ウラン、トリウム等の含有量の少ない充填剤が好ましく、具体的には、ヒュ−ムドシリカ,疎水化処理したヒュ−ムドシリカ,疎水化処理した沈降性シリカのような補強性シリカ;石英粉末、球状シリカ粉末が好ましい。酸化マグネシウム粉末、炭酸カルシウム粉末、二酸化チタン粉末,アルミナ粉末等の増量充填剤であってもよい。(D)成分の配合量は(A)成分100重量部当たり0〜400重量部であるが、その増粘性、補強性、比重、電気特性等を考慮して適切な量を選ぶとよい。補強性シリカは増粘性が大きいので、通常0〜30重量部であり、増量充填剤は通常0〜200重量部である。(D)成分は、2種以上を併用してもよい。
)成分である有機ケイ素化合物系接着促進剤は、半導体素子封止剤が硬化するときの半導体素子等への接着性を向上させるための任意成分である。代表例として、アルケニル基、メタクリロキシアルキル基、グリシドキシアルキル基およびケイ素原子結合水素原子からなる群から選択される基とケイ素原子結合アルコキシ基とを有する有機ケイ素化合物がある。有機ケイ素化合物は、シラン、シロキサンオリゴマー、ポリシロキサンのいずれであってもよい。このような()成分の有機ケイ素化合物系接着促進剤として、具体的には、式:CH2=CH‐Si(OCH33、CH2=CH‐CH2‐Si(OC253で例示されるアルケニル基とケイ素原子結合アルコキシ基とを有するオルガノシラン、アルケニル基とケイ素原子結合アルコキシ基とを有するオルガノシロキサンオリゴマー
;式: CH2=CH(CH)COO‐(CH2‐Si(OC253
で示されるメタクリロキシアルキル基とケイ素原子結合アルコキシ基とを有するオルガノシラン、メタクリロキシアルキル基とケイ素原子結合アルコキシ基とを有するオルガノシロキサンオリゴマー;
式:3‐グリシドキシプロピルトリメトキシシランで例示されるケイ素原子結合アルコキシ基とエポキシ基とを有するオルガノシラン、3‐グリシドキシプロピル基とケイ素原子結合アルコキシ基を有するオルガノシロキサンオリゴマー;
式:HSi(OC253で例示されるケイ素原子結合水素原子とケイ素原子結合アルコキシ基とを有する有機ケイ素化合物、ケイ素原子結合水素原子とケイ素原子結合アルコキシ基とを有するオルガノシロキサンオリゴマー;
シロキサン単位式:(ViMeSiO2/2)a(MeO1/2)b(GSiO3/2)c
(式中、Viはビニル基、Meはメチル基、Gはグリシジドキシプロピル基、a、bおよびcは1以下の正数であり合計1である。)で示されるオルガノシロキサンオリゴマー、
シロキサン単位式:(ViMeSiO2/2)a(MeO1/2)b(GSiO3/2)c(Me2SiO2/2)d
(式中、dは正数であり、他は上記どおりである。)で示されるオルガノシロキサンオリゴマーが例示される。()成分は低粘度液状であることが好ましく、25℃において1〜500mPa・sの範囲内であることが好ましい。
)成分の配合量は、(A)成分100重量部に対して、0〜10重量部の範囲であり、好ましくは0.1〜3.0重量部の範囲である。
本発明の半導体素子封止剤は、上記(A)成分〜(C)成分、(A)成分〜(D)成分、あるいは(A)成分〜(E)成分を均一に混合することにより製造することができる。(A)成分〜(E)成分以外の成分として、常温での硬化を防止し加熱時の硬化速度を調節するための付加反応抑制剤、顔料、耐熱剤、イオン捕捉剤等を配合してもよい。
付加反応抑制剤として、3−メチル−1−ブチン−3−オール、3,5−ジメチル−1−ヘキシン−3−オール、フェニルブチノール等のアルキンアルコール;3−メチル−3−ペンテン−1−イン、3,5−ジメチル−3−ヘキセン−1−イン等のエンイン化合物;1,3,5,7−テトラメチル−1,3,5,7−テトラビニルシクロテトラシロキサン、1,3,5,7−テトラメチル−1,3,5,7−テトラヘキセニルシクロテトラシロキサン、ベンゾトリアゾールが例示される。付加反応抑制剤の配合量は、組成物の常温での硬化を防止し加熱時に硬化可能となる量であればよいが、目安として(A)成分100重量部当たり0.0001〜5重量部の範囲内である。
(A)成分〜(C)成分、(A)成分〜(D)成分、あるいは(A)成分〜(E)成分を均一に混合すると硬化反応が室温でも徐々に進行するので、貯蔵安定性を確保するため、例えば、(A)成分と(B)成分の均一混合物と、(A)成分と(C)成分の均一混合物とをそれぞれ調製し、使用直前にこれらの混合物を均一に混合する方法を採ってもよい。その際(D)成分と(E)成分は、一方または両方の混合物に配合してもよい。
本発明の半導体素子封止剤は、(D)成分を含有しないときは常温で液状であり、(D)成分を含有するときは常温でペースト状であり、(D)成分の配合量が大きくなるにしたがって粘ちょうになる。粘度が大きすぎると半導体素子を封止しにくくなるので、25℃において150Pa・s以下であることが好ましい。本発明の半導体素子封止剤は、硬化触媒が(C)白金(II) ビス(アセチルアセトナート)であるので、通常のヒドロシリル化反応硬化型シリコーン組成物からなる半導体素子封止剤と違って、約175℃以下では硬化せず、約175℃から硬化し始め,急速に硬化するという特徴がある。
本発明の半導体素子封止剤は、常温で液状またはペースト状であるので、ディスペンサー、マイクロシリンジ等から容易に吐出したり、押出すことができ、半導体素子の封止に極めて有用である。半導体素子封止剤が半導体素子の上面、側面、下面、上面と側面あるいは下面と側面に接した状態で加熱されると硬化してゲル状、ゴム状または硬質固体状となり、該半導体素子は該半導体素子封止剤の加熱硬化物で封止されることになる。半導体素子は、ボンデイングワイヤによりリードフレームや導電性回路に接続しているので、リードフレームや導電性回路のボンデイングワイヤ取り付け部も該半導体素子封止剤の加熱硬化物で封止されることが好ましい。該半導体素子封止剤の加熱硬化物の厚さは特に限定されず、数μm以上であることが好ましく、通常50〜500μm位であり、極端に厚くても差し支えない。
本発明の半導体装置は、基板(例、放熱板、プリント配線基板)に搭載された半導体素子と該半導体素子から延出したボンデイングワイヤとが上記半導体素子封止剤の加熱硬化物で封止されており、好ましくはリードフレーム上のボンデイングパッドやプリント配線(導電性回路)上のボンデイングパッドも該半導体素子封止剤の加熱硬化物で封止されている。この封止物は、さらにエポキシ樹脂やフェノール樹脂等の熱硬化性有機樹脂により樹脂封止されたり、セラミックパッケーシや金属製キャン等により気密封止されていてもよい。本発明の半導体装置は、ソルダーリフローにより搭載基板(実装用基板、マザー基板、マザーボードともいう)に実装できるように、半導体素子が載置された基板や回路基板、プリント配線基板に半田ボールや半田バンプが多数接合されているもの、いわゆるBGA型半導体装置やCSP型半導体装置が好ましい。BGA型半導体装置は、半導体素子表面が実装用の搭載基板と同一方向を向くフェースアップタイプだけでなく、半導体素子表面が実装用の搭載基板と向かい合うフェースダウンタイプ、いわゆるキャビテイBGA型半導体装置であってもよい。フェースアップタイプの場合は、半田ボールや半田バンプは通常基板や回路基板、プリント配線基板の裏面に多数接合されている。フェースダウンタイプの場合は、半田ボールや半田バンプは通常回路基板(例、プリント配線基板、多層の回路基板)下面に多数接合されている。半田ボールや半田バンプは、通常格子状に配置されている。CSP型半導体装置も上記同様である。なお、回路基板裏面の半田ボールや半田バンプ以外の箇所は、ソルダーレジストにより被覆されていることが好ましい。
しかし、リード線を搭載基板のスルーホールに挿入して半田付けするのであれば、半導体素子が載置された基板(例、放熱板、プリント配線基板)の裏面または表面にリード線が立設されたものであってもよい。また、半導体素子が載置された基板(例、放熱板、プリント配線基板)の裏面を搭載基板に半田付けして実装するものであれば、半導体素子が載置された基板(例、放熱板、プリント配線基板)の裏面や表面にリード線も半田ボールや半田バンプも存在しないものであってもよい。
本発明の半導体装置のうちBGA型もしくはCSP型半導体装置は、半田ボールもしくはバンプを具備しているので、ソルダーリフローにより搭載基板(実装用基板、マザー基板、マザーボードともいう)に実装できる。ソルダーリフロー時の温度は、鉛含有ソルダーであれば通常240〜250℃であり、鉛不含有ソルダーであれば通常250〜265℃である。本発明の半導体装置のうち、半導体素子が載置された基板(例、放熱板、プリント配線基板)の裏面もしくは表面にリード線を有する半導体装置は、該リード線を搭載基板の穴に挿入してハンダ付けすることにより搭載基板に実装できる。本発明の半導体装置のうち、半田ボールもしくはバンプを具備せず、リード線も有しないものは、基板(例、放熱板、プリント配線基板)裏面を搭載基板にハンダ付けすることにより搭載基板に実装できる。
本発明を実施例により詳細に説明する。実施例と比較例中、粘度は25℃において、スピンドル付き回転式粘度計(V型回転粘度計)により、スピンドル回転数30rpmで測定した。
半導体素子封止剤の加熱硬化特性は、CURELASTOMETER(JSR株式会社製)により測定した。
半導体素子封止剤の加熱硬化物の硬さは、金型(キャビティサイズ:縦10mmX横50mmX深さ1mm)のキャビティに半導体素子封止剤1gを流し込み、荷重2kgf/cmで加圧しながら180℃で1時間加熱して硬化させることにより得たゴム状シートについてJIS K6253に従いA型硬度計を使用して測定した。
半導体素子封止剤の封止性能は、図1に示すBGA型半導体装置Bを下記のとおりに作製して導通試験を行って評価した。
[導通試験]
図2に示す、平面視にて正方形の熱伝導性絶縁基板1の下面に耐熱性樹脂製多層回路基板2が密着しており、耐熱性樹脂製多層回路基板2の中央部には平面視にて正方形の凹部3が開口しており、凹部3の内壁は段付であり、段下面には導電性回路4が形成されており、凹部3の天井にはシリコンチップ5が液状エポキシ樹脂系ダイボンド剤6により固着しており、シリコンチップ5の下面の側端部近くのボンディングパッド(図示せず)と導電性回路4上のボンディングパッド(図示せず)とが複数の金製ボンディングワイヤ7で電気的に接続されており、耐熱性樹脂製多層回路基板2の下面に500個の半田ボール8が固着しており、凹部3の周囲の耐熱性樹脂製多層回路基板2上に平面視にて枠状のダム9が取り付けられており、耐熱性樹脂製多層回路基板2の下面の半田ボール8とダム9以外の表面はソルダーレジスト[2液性現像型ソルダーレジストインキPSR4000(太陽インキ株式会社製、ベース:アクリレート系樹脂類、硬化剤:エポキシ樹脂類組成物)]10により被覆されている半導体装置前駆体Aをひっくり返して、凹部3に半導体素子封止剤を流し込み、180℃で1時間加熱して硬化させることにより、シリコンチップ5とボンディングワイヤ7とボンディングパッド(図示せず)とが半導体素子封止剤の加熱硬化物11により封止されたBGA型半導体装置B(図1参照)を作製した。このBGA型半導体装置Bをひっくり返して、半田ボール8に対応する個所にハンダペーストを塗布した搭載基板(マザーボード)に搭載し、260℃のリフロー炉内を10秒間かけて通過させた。常温に戻した後、このBGA型半導体装置B搭載基板(マザーボード)の特定電極間に電流を流して電流値を測定した。合計20個のBGA型半導体装置B搭載基板について上記導通試験を行い、リーク電流の増加および導通不良のあったBGA型半導体装置を不良品としてその数を数えた。
半導体素子封止剤が硬化により発生する応力をポリイミドフィルムの反り試験により評価した。
[反り試験]
厚さ125μmのポリイミドフィルム上に底なしの金枠(キャビティサイズ:縦10mm×横50mm×深さ1mm)を載置し、半導体素子封止剤1gをキャビティに流し込み、荷重2kgf/cmでプレスしながら180℃で1時間加熱して硬化させ、260℃まで昇温した。金枠をはづしてポリイミドフィルム上に半導体素子封止剤の硬化物が積層された試験片のポリイミドフィルムの耳を切除して室温に戻し、その反りを計測した。すなわち、短尺方向1端部の2点を固定し、反対側端部の反り上がり程度を定規により測定した。
[実施例1]
攪拌羽付き混合装置に粘度2000mPa・sの両末端ジメチルビニルシロキシ基封鎖ジメチルポリシロキサン(ビニル基含有量=0.24重量%)25g、粘度10000mPa・sの両末端ジメチルビニルシロキシ基封鎖ジメチルポリシロキサン(ビニル基含有量=0.12重量%)14g、粘度50000mPa・sの両末端ジメチルビニルシロキシ基封鎖ジメチルポリシロキサン(ビニル基含有量=0.08重量%)15g、粘度18mPa・sの両末端トリメチルシロキシ基封鎖ジメチルシロキサン・メチルハイドロジェンシロキサン共重合体(ケイ素原子結合水素原子含有量=1.6重量%)3重量部(ケイ素原子結合水素原子/ケイ素原子結合ビニル基のモル比は1.5である)、平均粒径1.5μmの真球状シリカ(商品名アドマファインシリカSO-E5/45C、アドマテック株式会社製)40重量部およびフェニルブチノール0.05重量部を投入して均一になるまで混合し、ついで白金(II)ビス(アセチルアセトナート)(Aldrich社製、黄色結晶、融点250〜252℃、比重1g/cm3)0.2重量部およびシロキサン単位式:(ViMeSiO2/2)0.47(MeO1/2)0.35(GSiO3/2)0.18 (式中、Viはビニル基、Meはメチル基、Gはグリシジドキシプロピル基である。)で表される接着促進剤(粘度20mPa・s)2.75重量部を投入して均一になるまで混合してペースト状の半導体素子封止剤を得た。半導体素子封止剤の粘度、加熱硬化特性、硬さ、導通不良品数および反りを測定して表1に示した。
[比較例1]
実施例1において、白金(II)ビス(アセチルアセトナート)の替わりに塩化白金酸と1,3−ジビニルテトラメチルジシロキサンをイソプロピルアルコールと炭酸ナトリウム存在下で反応させて得られた1,3−ジビニルテトラメチルジシロキサンの白金錯体(白金含有量5000重量ppm)(0.2重量部を使用した以外は同一条件で半導体素子封止剤を調製し、その諸特性を測定して表1に示した。
Figure 0004775993

注) Ip:インダクションピリオッド(キュラストチャートでの立ち上がり部分に引いた接線と軸との交わる点)
T10:キュラストチャートでトルクの最大値の10%の値を示す時間
T90:キュラストチャートでトルクの最大値の90%の値を示す時間
本発明の実施例の導通試験のために作製したBGA型半導体装置Bの断面図である。 BGA型半導体装置Bの作製のために使用した半導体装置前駆体Aの断面図である。
符号の説明
1 熱伝導性絶縁基板
2 耐熱性樹脂製多層回路基板
3 凹部
4 導電性回路
5 シリコンチップ
6 液状エポキシ樹脂系ダイボンド剤
7 ボンディングワイヤ
8 半田ボール
9 ダム
10 ソルダーレジスト
11 半導体素子封止剤の加熱硬化物
A 半導体装置前駆体
B BGA型半導体装置

Claims (4)

  1. (A)常温で液状であり一分子中に少なくとも2個のアルケニル基を有するオルガノポリシロキサン 100重量部、(B)一分子中に少なくとも2個のケイ素原子結合水素原子を有するオルガノポリシロキサン{(B)成分は、(A)成分中のアルケニル基1個に対して、(B)成分中のケイ素原子結合水素原子が0.5〜10個となる量である。}、(C)触媒量の白金(II) ビス(アセチルアセトナート)、(D)充填剤 0〜400重量部および(E)有機ケイ素化合物系接着促進剤 0〜10重量部からなり、常温で液状ないしペースト状であり熱硬化性であることを特徴とする、搭載基板へ半田付けで実装されるBGA型もしくはCSP型半導体装置内の少なくとも半導体素子とボンデイングワイヤを封止するための半導体素子封止剤。
  2. 少なくとも半導体素子とボンデイングワイヤが請求項1記載の半導体素子封止剤の加熱硬化物で封止されており、搭載基板へ半田付けにより実装されるものであることを特徴とする、BGA型もしくはCSP型半導体装置。
  3. 少なくとも半導体素子とボンデイングワイヤが請求項1記載の半導体素子封止剤の加熱硬化物で封止されており、半田ボールもしくはバンプを具備していることを特徴とする、搭載基板へ半田付けで実装されるBGA型もしくはCSP型半導体装置。
  4. ハンダリフローにより搭載基板への実装を行うことを特徴とする、請求項3記載のBGA型もしくはCSP型半導体装置の実装方法。
JP2004105620A 2004-03-31 2004-03-31 半導体素子封止剤、半導体装置および半導体装置の実装方法 Expired - Fee Related JP4775993B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004105620A JP4775993B2 (ja) 2004-03-31 2004-03-31 半導体素子封止剤、半導体装置および半導体装置の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004105620A JP4775993B2 (ja) 2004-03-31 2004-03-31 半導体素子封止剤、半導体装置および半導体装置の実装方法

Publications (3)

Publication Number Publication Date
JP2005294437A JP2005294437A (ja) 2005-10-20
JP2005294437A5 JP2005294437A5 (ja) 2007-05-24
JP4775993B2 true JP4775993B2 (ja) 2011-09-21

Family

ID=35327052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004105620A Expired - Fee Related JP4775993B2 (ja) 2004-03-31 2004-03-31 半導体素子封止剤、半導体装置および半導体装置の実装方法

Country Status (1)

Country Link
JP (1) JP4775993B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259947B2 (ja) * 2006-11-24 2013-08-07 モメンティブ・パフォーマンス・マテリアルズ・ジャパン合同会社 半導体封止用シリコーン組成物および半導体装置
JP5014774B2 (ja) * 2006-12-26 2012-08-29 モメンティブ・パフォーマンス・マテリアルズ・ジャパン合同会社 付加反応硬化型シリコーン組成物および半導体装置
JP5552958B2 (ja) * 2010-08-17 2014-07-16 Tdk株式会社 端子構造、プリント配線板、モジュール基板及び電子デバイス
JP6524879B2 (ja) * 2015-10-13 2019-06-05 信越化学工業株式会社 付加一液硬化型熱伝導性シリコーングリース組成物
JP2021075655A (ja) * 2019-11-12 2021-05-20 信越化学工業株式会社 導電性シリコーン組成物、導電性シリコーン硬化物、導電性シリコーン硬化物の製造方法、及び導電性シリコーン積層体
CN115836112A (zh) * 2020-06-30 2023-03-21 陶氏东丽株式会社 固化性聚有机硅氧烷组合物及其使用

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207929B2 (ja) * 1992-07-16 2001-09-10 東レ・ダウコーニング・シリコーン株式会社 半導体素子被覆剤および半導体装置
JPH11199677A (ja) * 1997-11-12 1999-07-27 Kanegafuchi Chem Ind Co Ltd 硬化性組成物及びそれを用いた成形体の作製方法
JP2001089662A (ja) * 1999-09-22 2001-04-03 Kanegafuchi Chem Ind Co Ltd 硬化性組成物及びそれを用いた成形体の作製方法
JP4889867B2 (ja) * 2001-03-13 2012-03-07 株式会社カネカ 末端にアルケニル基を有するビニル系重合体の製造方法、ビニル系重合体および硬化性組成物
JP3865639B2 (ja) * 2002-01-28 2007-01-10 信越化学工業株式会社 半導体封止用シリコーン組成物および半導体装置

Also Published As

Publication number Publication date
JP2005294437A (ja) 2005-10-20

Similar Documents

Publication Publication Date Title
US6235862B1 (en) Adhesive silicone sheet, method for the preparation thereof and semiconductor devices
EP0757080B1 (en) Curable organosiloxane compositions and semiconductor devices
EP1920007B1 (en) Insulating liquid die-bonding agent and semiconductor device
JP4773089B2 (ja) 半導体パッケージおよびその製造方法
KR101313671B1 (ko) 반도체 소자 및 이의 제조방법
JP2010001336A (ja) 硬化性オルガノポリシロキサン組成物及び半導体装置
JPH11181289A (ja) 硬化性シリコーン組成物および電子部品
TWI621664B (zh) 半導體裝置及半導體元件密封用硬化性聚矽氧組合物
EP2582214B1 (en) Method for Forming Conductive Circuit
EP2305755B1 (en) Resin composition
JP6356581B2 (ja) 半導体装置の製造方法
EP3587498B1 (en) Curable organopolysiloxane composition and semiconductor device
JP3207929B2 (ja) 半導体素子被覆剤および半導体装置
JP4775993B2 (ja) 半導体素子封止剤、半導体装置および半導体装置の実装方法
JP4393817B2 (ja) 熱伝導性充填剤、熱伝導性シリコーンエラストマー組成物および半導体装置
JP3691587B2 (ja) 硬化性オルガノポリシロキサン組成物および半導体装置
JP2004346232A (ja) 液状エポキシ樹脂組成物及びフリップチップ型半導体装置
JP2015053426A (ja) 支持基材付封止材、封止後半導体素子搭載基板、半導体装置、及び半導体装置の製造方法
JP2015154011A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070327

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091020

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100120

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100301

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100326

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110627

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees