JP4771767B2 - Ｍｏｓトランジスタの制御方法 - Google Patents

Description

本発明は、ＭＯＳトランジスタに関し、特に光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプに好適なＭＯＳトランジスタに関する。

高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において、トランスインピーダンスアンプを用いる。
トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換して得られた入力電流Ｉｉｎを入力とし、帰還抵抗の値に比例するトランスインピーダンス利得によって、出力電圧Ｖｏｕｔに変換して出力するものである。

この種のトランスインピーダンスアンプでは、入力電流Ｉｉｎが大きくなると出力電圧Ｖｏｕｔの振幅が飽和し波形歪みが生じる。
したがって、従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Ｉｉｎが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪みの少ない出力電圧Ｖｏｕｔを得るようにしている。

図１６に、利得切替回路により複数の帰還抵抗を切替接続するよう構成した従来のトランスインピーダンスアンプ４００の基本構成を示す（例えば、特許文献１など参照）。このトランスインピーダンスアンプ４００は、トランスインピーダンスアンプコア回路４１０と、利得切替判断回路４２０とを備えている。トランスインピーダンスアンプコア回路４１０は、増幅回路４１１と利得切替回路４１２とを有し、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行う。利得切替判断回路４２０は、トランスインピーダンスアンプコア回路４１０からの出力電圧Ｖｏｕｔに応じて利得切替回路４１２での利得切り替えを制御する。

このトランスインピーダンスアンプ４００は、スイッチが直列接続された複数の帰還抵抗で利得切替回路４１２を構成し、増幅回路４１１からの出力電圧Ｖｏｕｔの直流レベルを利得切替判断回路４２０によりモニタして得た利得切替信号ＳＥＬによって、利得切替回路４１２のスイッチをオン／オフして帰還抵抗の値を切り替えている。

従来、このようなトランスインピーダンスアンプの利得切替回路では、図１７に示すように、帰還抵抗を切り替えるアナログスイッチとしてＭＯＳトランジスタが用いられる。この利得切替回路１は、増幅回路の出力側に接続される端子ＴＮ１と、増幅回路の入力側に接続される端子ＴＮ２と、これら端子ＴＮ１，ＴＮ２間に接続された帰還抵抗ＲＦａと、一端が端子ＴＮ１に接続された帰還抵抗ＲＦｂと、ドレイン端子が帰還抵抗ＲＦｂの他端に接続されソース端子が端子ＴＮ２に接続されゲート端子が利得切替信号ＳＥＬに接続されたＮＭＯＳトランジスタ１０とから構成されている。

利得切替信号ＳＥＬが利得大の選択を指示する場合、トランジスタ１０はオフ（開放）し、端子ＴＮ１，ＴＮ２間には、帰還抵抗ＲＦａだけが接続された状態となる。利得切替信号ＳＥＬが利得小の選択を指示する場合、トランジスタ１０はオン（導通）し、帰還抵抗ＲＦａに対して帰還抵抗ＲＦｂが並列接続される。
これにより、トランジスタ１０のオン／オフに応じて、端子ＴＮ１，ＴＮ２間の合成抵抗すなわち帰還抵抗が変化し、増幅回路の利得が切り替えられる。

特許第３２５９７０７号（特開２０００−２５２７７４）公報

このようなＭＯＳトランジスタからなるアナログスイッチで高周波信号を制御する場合、ＭＯＳトランジスタの低容量化が必要となる。一般的に、ＭＯＳトランジスタでは、ゲート電極やチャネルのサイズに応じた寄生容量が存在するため、従来、低容量化の方法としてＭＯＳトランジスタのゲート電極幅を狭くした構成もあった。
しかしながら、このような従来技術では、ＭＯＳトランジスタの低容量化が実現されるものの、ゲート電極幅が狭い分だけオン抵抗が大きくなる傾向があり、高周波信号がアナログスイッチで減衰するという問題点があった。

また、このようなＭＯＳトランジスタのアナログスイッチをトランスインピーダンスアンプの利得切替回路において、帰還抵抗や負荷抵抗の切替接続に用いた場合、ＭＯＳトランジスタがオフ状態の際、その寄生容量が帰還抵抗や負荷抵抗の交流成分として影響し、利得の高周波特性が劣化するという問題点があった。一方、ＭＯＳトランジスタがオン状態の際、そのオン抵抗が帰還抵抗や負荷抵抗の直流成分として影響し、所望の利得が得られないという問題点があった。
本発明はこのような課題を解決するためのものであり、低容量でオン抵抗が低いＭＯＳトランジスタ、ＭＯＳトランジスタの制御方法、およびトランスインピーダンスアンプを提供することを目的としている。

このような目的を達成するために、本発明にかかるＭＯＳトランジスタの制御方法は、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＮ型のＭＯＳトランジスタの制御方法であって、当該ＭＯＳトランジスタがオフ状態にある際、前記ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より低い第１の電位とし、当該ＭＯＳトランジスタがオン状態にある際、前記ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より高い第２の電位とするようにしたものである。

本発明によれば、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＮ型のＭＯＳトランジスタがオフ状態にある際、ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より低い第１の電位とするようにしたので、オフ状態においてＭＯＳトランジスタ自体の低容量化を実現できる。また、当該Ｎ型のＭＯＳトランジスタがオン状態にある際、ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より高い第２の電位とするようにしたので、オン状態においてＭＯＳトランジスタの低オン抵抗化を実現できる。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１および図２を参照して、本発明の第１の実施の形態にかかるＭＯＳトランジスタについて説明する。図１は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す断面図である。図２は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す回路図である。

このＭＯＳトランジスタ１０Ａは、半導体基板１１表面にＮ型の不純物を導入して形成したドレイン１２およびソース１３と、これらドレイン１２とソース１３の間の半導体基板１１上に形成されたゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたゲート電極１５とからなるＭＯＳ構造を有するＮ型のＭＯＳトランジスタであり、これらが絶縁層１６により覆い隠されている。

また、ドレイン１２、ソース１３、およびゲート電極１５に対して、ＭＯＳトランジスタ１０Ａの外部から任意の電位を印加するための端子として、ドレイン端子Ｄ、ソース端子Ｓ、およびゲート端子Ｇが設けられており、ドレイン１２、ソース１３、およびゲート電極１５とそれぞれの配線１７Ｄ，１７Ｓ，１７Ｇを介して電気的に接続されている。

本実施の形態は、ＭＯＳトランジスタ１０Ａの半導体基板１１に対して、ＭＯＳトランジスタ１０Ａの外部から任意の電位を印加するための端子としてバックゲート端子Ｂを設け、配線１７Ｂを介して半導体基板１１と電気的に接続したものである。

ＭＯＳトランジスタ１０Ａは、その動作に応じてバックゲート端子Ｂから半導体基板１１の電位を制御する。なお、複数のＭＯＳトランジスタ１０Ａに対して、それぞれの半導体基板１１の電位を共通に制御する場合、これらＭＯＳトランジスタを同一の半導体基板に形成し、共通のバックゲート端子Ｂを設けてもよい。あるいは、集積化された複数のＭＯＳトランジスタ１０Ａに対して、トリプル・ウェル（Triple Well）基板、ＳＯＩ（Silicon on Insulator）基板などの基板構造により活性領域を素子間分離することにより、ＭＯＳトランジスタごとに個別のバックゲート端子Ｂを設けてもよい。
また、図１では、バックゲート端子Ｂの配線１７Ｂを、ドレイン端子Ｄ、ソース端子Ｓ、およびゲート端子Ｇの配線１７Ｄ，１７Ｓ，１７Ｇと同様に、トランジスタ１０Ａの素子表面（絶縁層１６上部）に引き出しているが、基板１１の裏面へ引き出して電位を与えるようにしてもよい。

［第１の実施の形態の動作］
次に、図３を参照して、本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作について説明する。図３は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作を示す信号波形図である。

時刻Ｔ以前の期間では、ゲート電位Ｖ_GがＬＯＷレベルを示す電位、例えば接地電位ＧＮＤに制御されており、ＭＯＳトランジスタ１０Ａはオフ状態にある。この際、バックゲート端子Ｂに対して、そのときのドレイン電位Ｖ_Dやソース電位Ｖ_Sより低い第１の電位Ｖ_B1を印加する。
これにより、半導体基板１１の電位Ｖ_Bは、ドレイン電位Ｖ_Dやソース電位Ｖ_Sより低い第１の電位Ｖ_B1となり、半導体基板１１とドレイン１２およびソース１３との間に生じる寄生ダイオードの容量すなちわ寄生容量が小さくなるため、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化が実現される。

一方、時刻Ｔ以降の期間では、ゲート電位Ｖ_GがＨＩＧＨレベルを示す電位、例えば電源電位Ｖｃｃに制御されており、ＭＯＳトランジスタ１０Ａはオン状態にある。この際、バックゲート端子Ｂに対して、そのときのドレイン電位Ｖ_Dやソース電位Ｖ_Sより高い第２の電位Ｖ_B2を印加する。
これにより、半導体基板１１の電位Ｖ_Bは、ドレイン電位Ｖ_Dやソース電位Ｖ_Sより高い第２の電位Ｖ_B2となり、ＭＯＳトランジスタ１０Ａのしきい値を等価的に下げることができ、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化が実現される。

このように、本実施の形態では、ＭＯＳトランジスタに、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設けたので、ＭＯＳトランジスタの動作状態やそのときのドレイン電位やソース電位に応じた任意の電位をバックゲート端子から半導体基板に対して印加することができる。したがって、半導体基板の電位が固定されている場合と比較して、ＭＯＳトランジスタの動作状態やドレイン電位やソース電位に応じて、低容量化や低オン抵抗化を実現できる。

これにより、例えばＭＯＳトランジスタがオフ状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より低い第１の電位とすることができ、オフ状態においてＭＯＳトランジスタ自体の低容量化を実現できる。
また、ＭＯＳトランジスタがオン状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とすることができ、オン状態においてＭＯＳトランジスタの低オン抵抗化を実現できる。

［第２の実施の形態］
次に、図４および図５を参照して、本発明の第２の実施の形態にかかるＭＯＳトランジスタ１０Ａの制御方法について説明する。図４は、本発明の第２の形態にかかるＭＯＳトランジスタ１０Ａを利得切替回路に用いた構成例を示す回路図であり、前述した図１７と同じまたは同等部分には同一符号を付してある。図５は、本発明の第２の形態にかかるＭＯＳトランジスタ１０Ａの制御方法を示す説明図である。

前述した第１の実施の形態では、ＭＯＳトランジスタ１０Ａのオフ状態おいて半導体基板電位Ｖ_Bを第１の電位Ｖ_B1とし、オン状態において半導体基板電位Ｖ_Bを第２の電位Ｖ_B2とする場合について説明した。
本実施の形態では、半導体基板電位Ｖ_Bの具体例として、第１の電位Ｖ_B1として接地電位ＧＮＤを用い、第２の電位Ｖ_B2として電源電位Ｖｃｃを用いる場合について説明する。

図４において、利得切替回路１Ａは、増幅回路２の出力端子ＯＵＴに接続される端子ＴＮ１と、増幅回路２の入力端子ＩＮに接続される端子ＴＮ２と、これら端子ＴＮ１，ＴＮ２間に接続された帰還抵抗ＲＦａと、一端が端子ＴＮ１に接続された帰還抵抗ＲＦｂと、ドレイン端子が帰還抵抗ＲＦｂの他端に接続されソース端子が端子ＴＮ２に接続されゲート端子およびバックゲート端子Ｂが利得切替信号ＳＥＬに接続されたＮＭＯＳトランジスタ１０Ａとから構成されている。

また、増幅回路２は、入力端子ＩＮから入力された入力電流Ｉｉｎを増幅し増幅信号Ｓａとして出力するエミッタ接地回路２Ａと、増幅信号Ｓａを電力増幅し出力電圧Ｖとして出力端子ＯＵＴから出力するエミッタフォロワ回路２Ｂとから構成されている。

エミッタ接地回路２Ａには、入力段トランジスタＱａ、負荷抵抗ＲＬ、および抵抗ＲＥが設けられている。
トランジスタＱａは、ＮＰＮトランジスタからなり、ベース端子は入力端子ＩＮに接続され、コレクタ端子は負荷抵抗ＲＬを介して電源電位Ｖｃｃに接続され、エミッタ端子は抵抗ＲＥを介して接地電位ＧＮＤに接続されている。トランジスタＱａのコレクタ端子から増幅信号Ｓａがエミッタフォロワ回路２Ｂへ出力される。

エミッタフォロワ回路２Ｂには、出力段トランジスタＱｂと定電流源Ｉｅが設けられている。
トランジスタＱｂは、ＮＰＮトランジスタからなり、ベース端子はエミッタ接地回路２Ａからの増幅信号Ｓａに接続され、コレクタ端子は電源電位Ｖｃｃに接続され、エミッタ端子は出力端子ＯＵＴに接続されている。定電流源Ｉｅの入力端子はトランジスタＱｂのエミッタ端子に接続され、定電流源Ｉｅの出力端子は接地電位ＧＮＤに接続されている。

［第２の実施の形態の動作］
次に、図５を参照して、本発明の第２の実施形態にかかるＭＯＳトランジスタ１０Ａの動作について説明する。
利得切替信号ＳＥＬとして接地電位ＧＮＤが与えられた場合、ＭＯＳトランジスタ１０Ａはオフ（開放）状態となり、端子ＴＮ１，ＴＮ２間に帰還抵抗ＲＦａだけが接続されて、利得大が選択される。また、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂにゲート端子Ｇと同じ接地電位ＧＮＤが印加される。

この際、増幅回路２の入力端子ＩＮや出力端子ＯＵＴの電位は、電源電位Ｖｃｃより低く接地電位ＧＮＤより高い電位、例えば電源電位Ｖｃｃと接地電位ＧＮＤとの中間電位となる。
したがって、バックゲート端子Ｂに接地電位ＧＮＤが印加された場合、半導体基板１１の電位Ｖ_Bは、ドレイン電位やソース電位より低い接地電位ＧＮＤからなる第１の電位Ｖ_B1となり、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化が実現される。これにより、ＭＯＳトランジスタ１０Ａがオフ状態となる利得大選択時において、ＭＯＳトランジスタ１０Ａの寄生容量による帰還抵抗の交流成分としての影響を抑制することができ、利得の高周波特性が劣化しない良好な周波数特性が得られる。

次に、利得切替信号ＳＥＬとして電源電位Ｖｃｃが与えられた場合、ＭＯＳトランジスタ１０Ａはオン（導通）状態となり、端子ＴＮ１，ＴＮ２間には帰還抵抗ＲＦａと帰還抵抗ＲＦｂが並列接続されて、利得小が選択される。また、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂにゲート端子Ｇと同じ電源電位Ｖｃｃが印加される。

したがって、バックゲート端子Ｂに電源電位Ｖｃｃが印加された場合、半導体基板１１の電位Ｖ_Bは、ドレイン電位やソース電位より高い電源電位Ｖｃｃからなる第２の電位Ｖ_B2となり、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化が実現される。これにより、ＭＯＳトランジスタ１０Ａがオン状態となる利得小選択時において、ＭＯＳトランジスタ１０Ａのオン抵抗による帰還抵抗の直流成分としての影響を抑制することができ、帰還抵抗ＲＦａとＲＦｂとの合成抵抗に応じた所望の利得が得られる。

このように、本実施の形態では、半導体基板電位Ｖ_Bの具体例として、第１の電位Ｖ_B1として接地電位ＧＮＤを用い、第２の電位Ｖ_B2として電源電位Ｖｃｃを用いるようにしたので、第１の電位Ｖ_B1や第２の電位Ｖ_B2として特別な電位を生成する必要がなくなり、これら電位を生成するための回路構成を追加することなく、第１の実施の形態と同様の作用効果が得られる。

また、バックゲート端子Ｂに印加する電位を、ＭＯＳトランジスタ１０Ａの動作状態に応じて電源電位Ｖｃｃと接地電位ＧＮＤとの間で切替制御する制御回路を別途設けてもよいが、ＭＯＳトランジスタのバックゲート端子とゲート端子とを接続し、半導体基板に対してゲート端子と同じ電位を印加するようにしたので、上記制御回路を追加することなく、極めて簡素な回路構成で、第１の実施の形態と同様の作用効果が得られる。

なお、本実施の形態では、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂとゲート端子Ｇとを、ＭＯＳトランジスタ１０Ａのパッケージ外部に設けた配線、例えばＭＯＳトランジスタ１０Ａを実装する印刷回路基板に設けた配線で接続してもよい。あるいは、この配線をＭＯＳトランジスタ１０Ａのパッケージ内部に予め設けた配線、例えばＭＯＳトランジスタ１０Ａの半導体基板１１やバックゲート端子Ｂとゲート端子Ｇとを結ぶ配線で接続してもよく、パッケージ外部の配線を省くことができる。

［第３の実施の形態］
次に、図６〜図９を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプについて説明する。図６は、一般的なＰＯＮシステムの構成例である。図７は、一般的なＰＯＮシステムの上りデータとして送信されるパケットの構成例である。図８は、一般的なＰＯＮシステムの下りデータとして送信されるパケットの構成例である。図９は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。

通常、高速データ伝送を可能とする光伝送システム、特にＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図６にＰＯＮシステムの構成を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）５０１と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１１〜５１ｎとからなり、光カプラ５０２などのパッシブデバイスと光ファイバ５０３を介して接続されている。

この際、各宅側装置５１１〜５１ｎから局側装置５０１への上り（ＯＮＵからＯＬＴへ）のデータすなわちパケット５２１〜５２ｎは、それぞれの経路の違いにより、局側装置５０１への到達時の光パワーが異なってくる。このため、局側装置５０１の光受信回路で用いられるトランスインピーダンスアンプ（ＴＩＡ：TransImpedance Amp）には広いダイナミックレンジが要求される。

図６のＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。したがって、図７に示すように、パケット５２０の先頭には、プリアンブル５２ｘと呼ばれる特定ビットが用意され、局側装置５０１でパケットの同期に使用される。

前述したように、局側装置５０１への到達時の光パワーの差Ｐｄに起因して、各パケット５２０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル５２ｘでパケットを同期させて後続のペイロード５２ｙを受信しなければならず、短いプリアンブル５２ｘで、瞬時に利得を切り替えることができる光受信回路が必要となる。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。

一方、局側装置５０１から各宅側装置５１１〜５１ｎへの下り（ＯＬＴからＯＮＵへ）のデータすなわちパケット５３１〜５３ｎは、図８に示すように、伝送効率を高めるためにそれぞれ所定の時間位置に設けられたペイロード５３ｙにそれぞれ連続してパケット５３０として格納されて、プリアンブルやパケット間隔のないストリームとして局側装置５０１から送出され、光カプラ５０２で各宅側装置５１１〜５１ｎへ分配される。

この際、前述した上りデータと同様に、各宅側装置５１１〜５１ｎまでの経路の違いにより、宅側装置５１１〜５１ｎへの到着時の光パワーが異なってくる。このため、設置状況に応じた経路の違いに対応するためには、局側装置５０１と同様に宅側装置５１１〜５１ｎの光受信回路で用いられるトランスインピーダンスアンプにも広いダイナミックレンジが要求される。

本実施の形態にかかるトランスインピーダンスアンプ２００は、図９に示すように、トランスインピーダンスアンプ２００は、主な回路構成として、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、出力バッファ回路２４０、および利得切替判断回路２５０を備えている。

第１のトランスインピーダンスアンプコア回路２１０は、入力端子が受光素子１００の出力端子に接続されて、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行い、入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力端子から出力する増幅回路２１１と、この増幅回路２１１の入力端子と出力端子との間に接続されて、利得切替判断回路２５０からの利得切替信号ＳＥＬに応じて増幅回路２１１のトランスインピーダンス利得を切り替える利得切替回路２１２とを有している。

第２のトランスインピーダンスアンプコア回路２２０は、第１のトランスインピーダンスアンプコア回路２１０の増幅回路２１１と同様であるものの入力端子が開放されており、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力端子から出力する増幅回路２２１と、第１のトランスインピーダンスアンプコア回路２１０の利得切替回路２１２と同様の利得切替回路２２２を有している。
これら利得切替回路２１２，２２２として前述の第１または第２の実施の形態で説明した利得切替回路１Ａおよびその制御方法が用いられる。また、増幅回路２１１，２２１として、前述の第１または第２の実施の形態で説明した増幅回路２を用いてもよい。

中間段バッファ回路２３０は、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ１，Ｖ２を差動増幅し（例えば、利得＝１）、出力電圧Ｖ３（非反転出力）および出力電圧Ｖ４（反転出力）からなる差動出力信号として差動出力端子から出力するバッファ回路である。
出力バッファ回路２４０は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ３，Ｖ４を差動増幅し（例えば、利得＝１）、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）を、トランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力するバッファ回路である。

利得切替判断回路２５０は、中間段バッファ回路２３０の出力電圧Ｖ３，Ｖ４からなる比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）を入力として、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２へ利得切替信号ＳＥＬを出力することにより、受光素子１００からの入力電流Ｉｉｎに応じて第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える判断回路である。

［第３の実施の形態の動作］
次に、図１０〜図１３を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図１０は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。図１１は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替コンパレータのヒステリシス特性例である。図１２は、利得切替コンパレータの動作特性例である。図１３は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。

まず、図１０を参照して、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、および出力バッファ回路２４０の動作について説明する。
光ファイバを介して局側装置（ＯＬＴ）から送信された光信号は、光カプラで分配されて宅側装置（ＯＮＵ）に到達し、その光受信回路の受光素子１００により光電気変換され、入力電流Ｉｉｎとしてトランスインピーダンスアンプ２００へ入力される。

トランスインピーダンスアンプ２００の第１のトランスインピーダンスアンプコア回路２１０は、入力された入力電流Ｉｉｎを増幅回路２１１で電圧変換して信号増幅を行い、この入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力する。
一方、第２のトランスインピーダンスアンプコア回路２２０は、常時、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力している。

中間段バッファ回路２３０には、これら第１のトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１と、第２のトランスインピーダンスアンプコア回路２２０の出力電圧Ｖ２が入力され、入力電流Ｉｉｎが大きくなると出力電圧Ｖ３，Ｖ４との間の電位差（Ｖ４−Ｖ３）が大きくなるような差動出力信号が得られる。これら出力電圧Ｖ３，Ｖ４は、所定の中心電位Ｖ０を中心として上下に対称な振幅を持つ信号波形となる。
中間段バッファ回路２３０の差動出力信号は、出力バッファ回路２４０に入力され、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）からなるトランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力される。

次に、図１１〜図１３を参照して、利得切替判断回路２５０の動作について説明する。
中間段バッファ回路２３０の差動出力信号は、比較入力電圧Ｖｃとして利得切替判断回路２５０へ供給され、利得切替判断回路２５０の利得切替コンパレータ２５１へ入力される。

図１１に示すように、利得切替コンパレータ２５１は、比較入力電圧Ｖｃの増大を検出する電圧検出レベルＶｈ１と、常に比較入力電圧Ｖｃより低い電圧検出レベルＶｈ２とからなるヒステリシス特性を有している。ヒステリシスコンパレータの立ち上がり動作や立ち下がり動作が行われる時点における差動入力端子の入力電圧すなわち比較入力電圧を電圧検出レベルという。

トランスインピーダンスアンプ２００の構成では、常に、受光素子１００から入力電流Ｉｉｎが入力されるため、出力電圧Ｖ２＞出力電圧Ｖ１となり、比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）＞０である。したがって、図１２に示すように、入力電流Ｉｉｎが増加して電流Ｉ１を超えて比較入力電圧Ｖｃが電圧検出レベルＶｈ１を超えた時点で、利得切替コンパレータ２５１からの出力すなわち利得切替信号ＳＥＬの論理が反転する。

この際、利得切替コンパレータ２５１では、一旦利得が反転した場合、そのヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化しない限り、出力論理はリセットされない。本実施の形態では、比較入力電圧Ｖｃ＞０であり、立ち下がり動作を行う電圧検出レベルＶｈ２が常に比較入力電圧Ｖｃより低く設定してあるため、結果として一旦反転した場合には、その論理が保持される。

本実施の形態では、パケットを受信する前に、利得切替信号ＳＥＬの論理を「利得大」に初期化しておき、利得切替コンパレータ２５１のヒステリシス特性における立ち上がり動作に応じて、利得切替信号ＳＥＬの論理を「利得大」（第１の利得）から「利得小」（第２の利得）へ切り替えている。
これにより、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。

したがって、図１３に示すように、パケットの受信が開始されて入力電流Ｉｉｎが増加し、時刻Ｔにおいて比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達した場合、利得切替コンパレータ２５１からの利得切替信号ＳＥＬが「利得大」から「利得小」へ反転する。これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなる。

その後、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。

このように、本実施の形態では、トランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２として、前述の第１または第２の実施の形態で説明した利得切替回路１Ａを用いるようにしたので、受光素子１００からの入力電流Ｉｉｎの大きさに応じて利得を切り替えた場合でも、ＭＯＳトランジスタ１０Ａの寄生容量やオン抵抗に影響されない、所望の平坦な周波数特性を得ることができ、広入力ダイナミックレンジが要求されるようなＰＯＮシステムなどの光伝送システムにおいて、良好な通信品質が得られる。

［第４の実施の形態］
次に、図１４および図１５を参照して、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の具体例について説明する。図１４は、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。図１５は、図１４のトランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。

図１４のトランスインピーダンスアンプコア回路２１０，２２０には、利得を「利得大」、「利得中」、および「利得小」の２段切り替えを行う利得切替回路２１２，２２２として、トランスインピーダンス利得を決める帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３、開ループ利得を決める負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３が設けられており、それら帰還抵抗および負荷抵抗を、前述した第１または第２の実施の形態にかかるＭＯＳトランジスタ１０ＡからなるＮＭＯＳトランジスタＭＮ１〜ＭＮ４をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は切替信号の論理を反転すればＰＭＯＳトランジスタでも実現可能である。

図１５には、利得切替信号とＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電位（Ｈ＝HIGHレベル、Ｌ＝LOWレベル）の関係が示されている。この場合、利得切替回路２１２，２２２のＮＭＯＳトランジスタＭＮ１，ＭＮ３のゲート端子に利得切替信号ＳＥＬ１が供給されるとともに、ＮＭＯＳトランジスタＭＮ２，ＭＮ４のゲート端子に利得切替信号ＳＥＬ２が供給される。これにより、帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３さらには負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３の切り替えが行われ、利得を「利得大」、「利得中」、および「利得小」に切り替えることができ、さらに選択したトランスインピーダンス利得に適切な開ループ利得が自動的に選択される。

このように、本実施の形態では、トランスインピーダンスアンプコア回路で、帰還抵抗や負荷抵抗を切り替えるアナログスイッチとして、前述した第１または第２の実施の形態にかかるＭＯＳトランジスタ１０Ａを用い、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設けたので、ＭＯＳトランジスタの動作やそのときのドレイン電位やソース電位に応じた電位をバックゲート端子から半導体基板に対して任意の電位を印加することができる。これにより、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化を実現でき、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化を実現できる。

したがって、受光素子１００からの入力電流Ｉｉｎの大きさに応じて利得を切り替えた場合でも、ＭＯＳトランジスタ１０Ａの寄生容量やオン抵抗に影響されない、所望の平坦な周波数特性を得ることができ、広入力ダイナミックレンジが要求されるようなＰＯＮシステムなどの光伝送システムにおいて、良好な通信品質が得られる。
また、ＭＯＳトランジスタ１０Ａにおいて、バックゲート端子から半導体基板に対してゲート端子と同じ電位を印加するようにしたので、極めて簡素な回路構成で低容量化および低オン抵抗化を実現できる。

［実施の形態の拡張］
以上で説明した各実施の形態では、ＮＭＯＳトランジスタを例として説明したが、ＰＭＯＳトランジスタについても、その制御論理がＮＭＯＳトランジスタと反転するものの前述と同様にして各実施の形態を適用でき、同様の作用効果が得られる。

また、第３の実施の形態では、第１および第２の実施の形態にかかるＭＯＳトランジスタが、ＰＯＮシステムなど高感度で広入力ダイナミックレンジかつバースト応答性が要求される光伝送システムにおいて、宅側装置（ＯＮＵ）や局側装置（ＯＬＴ）のトランスインピーダンスアンプで用いられる場合について説明したが、これに限定されるものではなく、第１および第２の実施の形態にかかるＭＯＳトランジスタを他の回路装置で用いてもよく、前述と同様の作用効果が得られる。

本ＭＯＳトランジスタおよびトランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク，（以下、ＰＯＮと称する）システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に好適である。

本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す断面図である。 本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す回路図である。 本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作を示す信号波形図である。 本発明の第２の形態にかかるＭＯＳトランジスタを利得切替回路に用いた構成例を示す回路図である。 本発明の第２の形態にかかるＭＯＳトランジスタの制御方法を示す説明図である。 一般的なＰＯＮシステムの構成例である。 一般的なＰＯＮシステムの上りデータとして送信されるパケットの構成例である。 一般的なＰＯＮシステムの下りデータとして送信されるパケットの構成例である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替コンパレータのヒステリシス特性例である。 利得切替コンパレータの動作特性例である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。 本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。 本発明の第４の実施の形態にかかるトランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。 従来のトランスインピーダンスアンプの回路図である。 従来のＭＯＳトランジスタの構成を示す回路図である。

符号の説明

１０Ａ…ＭＯＳトランジスタ、１１…半導体基板、１２…ドレイン、１３…ソース、１４…ゲート絶縁膜、１５…ゲート電極、１６…絶縁層、１Ａ…利得切替回路、２…増幅回路、２Ａ…エミッタ接地回路、２Ｂ…エミッタフォロワ回路、１００…受光素子、２００…トランスインピーダンスアンプ、２１０…第１のトランスインピーダンスアンプコア回路、２１１…増幅回路、２１２…利得切替回路、２２０…第２のトランスインピーダンスアンプコア回路、２２１…増幅回路、２２２…利得切替回路、２３０…中間段バッファ回路、２４０…出力バッファ回路、２５０…利得切替判断回路、２５１…利得切替コンパレータ、５０１…局側装置（ＯＬＴ）、５０２…光カプラ、５０３…光ファイバ、５１１〜５１ｎ…宅側装置（ＯＮＵ）、５２０，５２１〜５２ｎ，５３０，５３１〜５３ｎ…パケット、Ｔ１，Ｔ２…端子、Ｄ…ドレイン端子、Ｓ…ソース端子、Ｇ…ゲート端子、Ｂ…バックゲート端子、Ｖ_D…ドレイン電位、Ｖ_S…ソース電位、Ｖ_G…ゲート電位、Ｖ_B…半導体基板電位、Ｖ_B1…第１の電位、Ｖ_B2…第２の電位、ＲＦ，ＲＦａ，ＲＦｂ…帰還抵抗、Ｑａ…入力段トランジスタ（エミッタ接地回路）、ＲＬ…負荷抵抗（エミッタ接地回路）、ＲＥ…抵抗（エミッタ接地回路）、Ｑｂ…出力段トランジスタ（エミッタフォロワ回路）、Ｉｅ…定電流源（エミッタフォロワ回路）、Ｉｉｎ…入力電流、Ｓａ…増幅信号、ＩＮ…入力端子（増幅回路）、ＯＵＴ…出力端子（増幅回路）、Ｖｃｃ…電源電位、ＧＮＤ…接地電位、Ｖ，Ｖ１，Ｖ２…出力電圧、Ｖ３…出力電圧（非反転出力）、Ｖ４…出力電圧（反転出力）、Ｖｃ…比較入力電圧、Ｖｈ１…検出レベル電圧、Ｖｈ２…検出レベル電圧、ＳＥＬ…利得切替信号、Ｖｏｕｔ…出力電圧、Ｖｏｕｔｐ…出力電圧（非反転出力）、Ｖｏｕｔｎ…出力電圧（反転出力）。

Claims (1)

1. ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＮ型のＭＯＳトランジスタの制御方法であって、
   当該ＭＯＳトランジスタがオフ状態にある際、前記ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より低い第１の電位とし、
   当該ＭＯＳトランジスタがオン状態にある際、前記ＭＯＳトランジスタのゲート端子およびバックゲート端子の両方をドレイン端子およびソース端子の電位より高い第２の電位とすることを特徴とするＭＯＳトランジスタの制御方法。
   

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