JP4769973B2 - 回路装置 - Google Patents

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Description

本発明は回路装置に関し、特に、中空構造のケース材により回路素子が封止された回路装置に関する。
図７を参照して、従来の混成集積回路装置１００の構成を説明する（下記特許文献１を参照）。矩形の基板１０１の表面には、絶縁層１０２を介して導電パターン１０３が形成されている。導電パターン１０３の所望の箇所に回路素子１０５が固着されて、所定の電気回路が形成される。ここでは、回路素子として半導体素子およびチップ素子が、導電パターン１０３に接続されている。リード１０４は、基板１０１の周辺部に形成された導電パターン１０３から成るパッド１０９に接続され、外部端子として機能している。封止樹脂１０８は、基板１０１の表面に形成された電気回路を封止する機能を有する。
基板１０１の裏面は、装置全体の放熱性を向上させるために、封止樹脂１０８から外部に露出させても良い。更には、全体の耐湿性を向上させるために、基板１０１の裏面も含めた全体を封止樹脂１０８により被覆しても良い。
特開平５−１０２６４５号公報
しかしながら、全体が封止樹脂１０８により被覆される構造の混成集積回路装置１００では、封止樹脂１０８を浸透して水分が外部から内部に進入し、導電パターン１０３および回路素子がショートしてしまう問題があった。具体的には、封止樹脂１０８として代表的なエポキシ樹脂等の熱硬化性樹脂では、樹脂分子間を水分が透過可能である。従って、外部雰囲気に含有される水分は、時間の経過と共に徐々に封止樹脂１０８を透過して内部に進入し、回路素子１０５や導電パターン１０３に到達する。回路素子１０５や導電パターン１０３に水分が接触すると、これらの表面に残留したイオン性不純物と水分とが化学反応を起こし、内部でショートが発生してしまう。
混成集積回路装置１００の耐水性をＴＨＢ（Ｔｈｅｒｍａｌ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）試験を行い、湿度８０〜１００％、温度８０〜１００度の条件にてバイアス電圧６００Ｖを印加して試験を行った。その結果、試験開始から３００時間程度で、基板１０１上を３ｍｍ程度被覆する封止樹脂１０８を浸透して、水分が導電パターン１０３等に到達し、装置内部でショートが発生することが明らかになった。即ち、封止樹脂１０８の耐水性は不十分である。
また、耐水性に優れた特殊な樹脂材料を封止樹脂１０８として採用すると、浸透した水分が内部に進入する速度を遅くして、装置の耐湿性を向上させることができる。しかしながら、このような特殊な樹脂材料は高価なため、製品全体のコストを高くしてしまう問題があった。
更にまた、封止樹脂１０８の厚みを厚くすることによっても、水分が内部に到達するまでの時間を長くすることが出来るが、この場合は製品全体のサイズが大きくなってしまう問題が発生する。
本発明は、上述した問題を鑑みてなされ、本発明の主な目的は、耐湿性が向上された回路装置を提供することにある。
本発明の回路装置は、樹脂から成り、外部よりも気圧が高い内部空間を密閉するケース材と、金属材料から成り、上面、下面および側面を備えた回路基板と、前記回路基板の上面を被覆する絶縁層と、前記絶縁層の上面に形成された導電パターンと、前記導電パターンに電気的に接続された回路素子と、一方が前記導電パターンに接続され、他方が前記ケース材から外部に導出された外部端子と、を具備し、前記回路基板の上面は前記ケース材の内壁から離間し、前記回路基板の下面または側面を前記前記ケース材に固着させる樹脂から成る接着材を、前記回路基板の上面を被覆する前記絶縁層から離間させる、ことを特徴とする。
本発明によれば、回路基板の表面に形成された電気回路を、内部空間を有するケース材により封止している。更に、この内部空間の気圧を外部よりも高くしているので、水分が外部から製品内部に進入することを防止され、内部に進入した水分によるショートの発生が防止される。
＜第１の実施の形態＞
本形態では、回路装置の一例として混成集積回路装置１０の構造を説明する。
図１を参照して、本発明の混成集積回路装置１０の構成を説明する。図１（Ａ）は混成集積回路装置１０を斜め上方から見た斜視図である。図１（Ｂ）は混成集積回路装置の代表的な断面図である。ここで、図１（Ａ）では、混成集積回路装置１０の内部を示すために、蓋部１８Ｂを省いて図示してある。
図１（Ａ）および図１（Ｂ）を参照して、本実施の形態の混成集積回路装置１０は、表面に電気回路が形成された回路基板１１が、ケース材１８の内部に収納された構成となっている。更に、ケース材１８の内部空間１４は外部よりも気圧が高く設定されており、ケース材１８を浸透する水分が内部空間に拡散しない構成と成っている。従って、本形態の混成集積回路装置１０では、導電パターン１３および回路素子が、外部からケース材１８を浸透して内部に進入する水分の悪影響を受けない。この混成集積回路装置１０の詳細を以下に詳述する。
回路基板１１は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を主材料とする金属基板である。回路基板１１の具体的な大きさは、例えば、縦×横×厚さ＝３０ｍｍ×５０ｍｍ×１．５ｍｍ程度である。回路基板１１としてアルミニウムより成る基板を採用した場合は、回路基板１１の両主面はアルマイト処理される。
絶縁層１２は、回路基板１１の上面全域を覆うように形成されている。絶縁層１２の具体的な組成は、ＡＬ２Ｏ３等のフィラーが高充填されたエポキシ樹脂等から成る。フィラーが含有された絶縁層１２の熱抵抗は低減されるので、内蔵される回路素子から発生した熱を、回路基板１１を介して積極的に外部に放出することができる。絶縁層１２の具体的な厚みは、例えば５０μｍ程度である。また、回路基板１１裏面の耐圧性を向上させる為に、回路基板１１の裏面も絶縁層により被覆しても良い。
導電パターン１３は銅等の金属から成り、所定の電気回路が形成されるように絶縁層１２の表面に形成される。また、リード２５が導出する辺に、導電パターン１３からなるパッド１３Ａが形成される。ここでは単層の導電パターン１３が図示されているが、絶縁層を介して積層された多層の導電パターン１３が回路基板１１の上面に形成されても良い。
半導体素子１５Ａおよびチップ素子１５Ｂから成る回路素子は、導電パターン１３の所定の箇所に固着されている。半導体素子１５Ａとしては、トランジスタ、ＬＳＩチップ、ダイオード等が採用される。ここでは、半導体素子１５Ａと導電パターン１３とは、金属細線１７を介して接続される。チップ素子１５Ｂとしては、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器など、両端に電極部を有する素子が採用される。更にまた、樹脂封止型のパッケージ等も、回路素子として導電パターン１３に固着することができる。
被覆樹脂３５は、半導体素子１５Ａやチップ素子１５Ｂの回路素子を被覆するように回路基板１１の表面に形成される。被覆樹脂３５を形成することにより、半導体素子１５Ａやチップ素子１５Ｂの熱応力に対する接続信頼性が向上される。ここで、被覆樹脂３５は、ケース材１８の内壁に接触しないように形成される。被覆樹脂３５がケース材１８の内壁に当接すると、ケース材１８の内壁まで進入した水分が、被覆樹脂３５を浸透して回路素子に悪影響を及ぼす恐れがあるからである。
リード２５（外部端子）は、一端が回路基板１１上のパッド１３Ａと電気的に接続され、他端がケース材１８から外部に導出している。パッド１３Ａとリード２５とは、半田等の接合材２０を介して接続されている。リード２５は、銅（Ｃｕ）、アルミニウム（Ａｌ）またはＦｅ−Ｎｉの合金等などを主成分とした金属から成る。ここでは、リード２５は、筐体部１８Ａと蓋部１８Ｂとが接触する部分から外部に導出されている。また、リード２５とケース材１８とが接触する部分は、絶縁性の接着材が設けられて、ケース材１８の気密性が確保される。
ここでは、回路基板１１の１つの側辺に沿って設けたパッド１３Ａにリード２５を接続している。しかしながら、回路基板１１の２つの側辺または４つの側辺に沿ってパッドを設けて、このパッドにリード２５を接続しても良い。
ケース材１８は、樹脂または金属材料から形成され、上部に開口部が設けられた筐体部１８Ａと、この開口部を塞ぐ蓋部１８Ｂとから成る。ここでは、ケース材１８の内部に、回路基板１１が収納されている内部空間１４が形成される。また、回路基板１１の裏面は、絶縁性の接着材１９を介して、筐体部１８Ａの底部に固着されている。
本形態では、ケース材１８の内部空間１４の気圧を外部によりも高くすることにより、ケース材１８の内部に水分が進入することを防止している。具体的には、水分が透過可能なエポキシ樹脂等の樹脂材料を射出成形することにより、ケース材１８は形成される。従って、外部雰囲気に含まれる水分は、ケース材１８の外側から内部に向かって浸透し、ケース材１８の内壁まで到達する。ここで、ケース材１８の気圧が外部よりも低いと、ケース材１８の内壁まで到達した水分が内部空間１４に拡散され、導電パターン１３のショート等を誘発する恐れがある。そこで本形態では、内部空間１４の気圧を例えば１気圧〜２気圧程度にし、外部の気圧よりも高くしている。このようにすることで、ケース材１８の内壁まで浸透した水分が、内部空間１４に拡散されることを抑止することが出来る。従って、内部空間１４に収納された半導体素子１５Ａや導電パターン１３等に水分が接触しないので、ショート等の発生が抑止される。
また、内部空間１４に充填される気体は空気でも構わないが、窒素等の不活性ガスが好ましい。不活性ガスを内部空間１４に充填させることにより、内部空間１４に収納された回路素子や導電パターン１３の腐食が抑止される効果がある。
更に本形態では、回路基板１１の上面をケース材１８の内壁から離間させることで、ケース材１８の内壁まで到達した水分が、回路基板１１の上面を伝わって導電パターン１３まで移動することを防止している。
次に図２および図３を参照して、他の形態の混成集積回路装置１０の構成を説明する。図２および図３の各図は、構成が異なる各混成集積回路装置１０の断面図である。これらの図に示す混成集積回路装置１０の基本的な構成は、図１に示したものと同様のため、以下では相違点を中心に説明する。
図２（Ａ）に示す混成集積回路装置１０では、ケース材１８を構成する筐体部１８Ａが底部を有さない額縁状の形状と成っている。そして、筐体部１８Ａの上部の開口部は蓋部１８Ｂにより覆われ、下部の開口部は回路基板１１により覆われて、内部空間１４が密閉されている。即ち、回路基板１１の裏面が装置の外部に露出している。回路基板１１の裏面を外部に露出させることにより、半導体素子１５Ａから発生する熱を、回路基板１１を介して外部に良好に放出させることが出来る。
回路基板１１の周辺部には突出部２６が設けられており、この突出部２６に対応して筐体部１８Ａの内側の下端を窪ませた凹部３６が形成されている。そして、回路基板１１の突出部２６と、筐体部１８Ａの凹部３６との間隙には、樹脂から成る接着材１９が充填されている。
接着材１９は、回路基板１１の上面にある絶縁層１２に到達しないように、筐体部１８Ａと回路基板１１との間に充填されている。樹脂から成る接着材１９を回路基板１１の上面まで形成すると、接着材１９を水分が透過して、回路基板１１の上面まで容易に水分が到達してしまう。従って、回路基板１１の上面に形成された導電パターン１３等が水分による悪影響を受けてしまう恐れがある。このことから、接着材１９を回路基板１１の側面の途中まで接触するように形成して、上面まで到達させないことで、導電パターン１３等を水分から保護している。
図２（Ｂ）では、金属から成る固定基板２４をケース材１８の底部に設け、この固定基板２４に回路基板１１を固着することで、回路基板１１の上面に形成された電気回路に、水分が到達するのを防止している。具体的には、上記したように、ケース材１８の内壁には、外部から浸透する水分が到達する。従って、ケース材１８の内壁に回路基板１１を直に固着すると、回路基板１１の表面を伝わった水分により、導電パターン１３等が悪影響を受ける恐れがある。また、樹脂から成る接着材を介して、回路基板１１を直にケース材１８の内壁に固着した場合でも、接着材を水分が浸透するので、同様の問題が発生することが考えられる。
金属から成る固定基板２４は、樹脂材料とは異なり水分を透過させない。従って、ケース材１８の内部に固定基板２４を貼着し、この固定基板２４上に回路基板１１を設けることで、固定基板２４により水分の浸透がストップされ、回路基板１１までは水分は到達しない。このことから、外部から進入する水分から回路基板１１を保護することが出来る。
図３（Ａ）に示す混成集積回路装置１０では、筐体部１８Ａの底部に、金属から成る放熱基板２７を設けている。放熱基板２７の上面は回路基板１１の下面に接着され、下面はケース材１８から外部に露出している。従って、半導体素子１５Ａ等から発生した熱は、回路基板１１および放熱基板２７を介して良好に外部に放出される。ここでも、接着材１９は、回路基板１１の上面に接触しないように形成されている。
図３（Ｂ）を参照して、ここでは、回路基板１１の側面に、外側に向かって突出する傾斜面２８、２９を形成している。そして、傾斜面２８、２９を側面に有する回路基板１１により、額縁状の筐体部１８Ａの下部の開口部が塞がれている。傾斜面２８は、回路基板１１の上面から傾斜して延在する側面であり、傾斜面２９は、回路基板１１の下面から傾斜して延在する側面である。
傾斜面２８、２９を設けることにより、回路基板１１の側面が筐体部１８Ａに接触した場合でも、回路基板１１の上面が、筐体部１８Ａの内壁から離間させる。従って、筐体部１８Ａを透過して内壁に到達した水分が、回路基板１１の上面に伝わることを防止することが出来る。
また、回路基板１１と筐体部１８Ａの内壁との間には、接着材１９が設けられる。ここでも、接着材１９は、回路基板１１の上面に接触しないように形成される。このように傾斜面２８、２９を側面に有する回路基板１１は、上記した他の形態の混成集積回路装置１０にも適用可能である。
更にまた、本形態の混成集積回路装置１０と背景技術の混成集積回路装置１００とを用いて煮沸試験を行った結果、本形態の混成集積回路装置１０の方が耐湿性に優れていることが判明した。煮沸試験とは、沸騰した湯に装置を浸漬して、装置内部への水分の浸透を計測する試験である。
背景技術の混成集積回路装置１００を用いて煮沸試験を行うと、４８時間が経過した時点で、内部の導電パターン等に水分が到達して、装置が不良と成ってしまう。それに対して、本形態の混成集積回路装置１０に対して煮沸試験を行うと、４８時間以上経過しても内部空間に水分が進入しないことが判明した。
＜第２の実施の形態＞
本形態では、図４から図６を参照して、混成集積回路装置１０の製造方法を説明する。ここでは、図３（Ｂ）に示したような、傾斜面２８、２９が回路基板１１の側面に形成された混成集積回路装置１０の製造方法を説明する。
図４を参照して、先ず、大型の金属基板３０の表面に導電パターン１３を形成し、金属基板３０の分割のための溝を形成する。図４（Ａ）は金属基板３０の断面図であり、図４（Ｂ）は溝を形成する工程を示す斜視図であり、図４（Ｃ）は金属基板３０に溝を形成した後の断面図である。
図４（Ａ）を参照して、多数個の回路基板が形成可能な大型の金属基板３０の上面を、絶縁層１２にて被覆する。更に、絶縁層１２の上面に形成された金属箔（不図示）をウェットエッチング等によりパターニングすることで、導電パターン１３を形成する。ここでは、１つの回路装置となる金属基板３０の領域をユニット３１と表現している。
図４（Ｂ）を参照して、次に、高速で回転するカットソー３２を用いて、金属基板３０の上面に第１の溝３２Ａを形成し、金属基板３０の裏面に第２の溝３２Ｂを形成している。また、金属基板３０の表面にマトリックス状にユニット３１が形成されたときには、格子状にこれらの溝を形成する。ここでは、第１の溝３２Ａおよび第２の溝３２Ｂが形成される箇所を、ダイシングラインＤ１で示している。
図４（Ｃ）に、第１の溝３２Ａおよび第２の溝３２Ｂが形成された後の金属基板３０の断面を示す。第１の溝３２Ａおよび第２の溝３２Ｂの深さは、両者が到達しない程度に設定されるので、本工程にて金属基板３０は個別に分割されない。
本工程が終了した後に、各ユニット３１の導電パターン１３に、半導体素子およびチップ素子等の回路素子が実装される。
図５を参照して、次に、金属基板３０を分離する工程を説明する。金属基板３０を分離する方法としては、折り曲げによる分割方法と、切断による分割方法の２つの方法が採用できる。
図５（Ａ）を参照して、折り曲げにより金属基板３０を分離する方法を説明する。ここでは、第１の溝３２Ａおよび第２の溝３２Ｂが形成された箇所を支点にして、金属基板３０を曲折させている。この図では、紙面上で右側に位置するユニット３１が固定され、左側に位置するユニット３１が曲折されている。この曲折を上下方向に複数回行うことで、ユニット３１どうしは分離される。本形態では、ユニット３１どうしの境界には、第１および第２の溝３２Ａ、３２Ｂが形成されている。従って、各ユニット３１は、溝が形成されていない厚み部分のみで連結されている。このことから、折り曲げによる分離は容易に行うことができる。
図５（Ｂ）を参照して、切断による金属基板３０の分離方法を説明する。ここでは、カッター３４を、第１の溝３２Ａに押しつけながら回転させることで、金属基板３０を分割している。カッター３４は円板状の形状を有しており、その周端部は鋭角に形成してある。カッター３４の中心部は、カッター３４が自在に回転できるように支持部３３に固定してある。即ち、駆動力を有さないカッター３４を第１の溝３２Ａの底部に押し当てながら移動させることで、カッター３４は回転し、金属基板３０が分離される。この方法によると、切断を行うことによる導電性の粉塵が殆ど発生しない。従って、この粉塵によるショートを防止することができる。
また、上記分割加工を行うことにより、第１の溝３２Ａおよび第２の溝３２Ｂが形成された領域が、後の傾斜部２８、２９となる。
尚、上述以外の方法でも金属基板３０を分離することができる。具体的には、プレス機を用いたパンチング、シャーリング等により金属基板３０を分離することができる。この場合に於いては、回路基板１１の側面の断面は直線形状となる。
図６を参照して、次に、回路基板１１の少なくとも上面をケース材１８により封止し、更に、ケース材１８の内部空間の気圧を外部よりも高くする。本工程は、ケース材１８の気圧を外部よりも高くするために、気圧が高く設定されたチャンバー（不図示）の内部で作業を行う。
具体的には、先ず、額縁状の筐体部１８Ａの下部の開口部を回路基板１１により塞ぐ。回路基板１１の側面は、傾斜面２８、２９が形成されているので、筐体部１８Ａの開口部に回路基板１１を容易にはめこむことができる。更に、回路基板１１と筐体部１８Ａとが接触する部分の気密性を向上させるために、両者の境界に接着材１９を塗布する。
次に、筐体部１８Ａの上部開口部を、蓋部１８Ｂにより塞ぐ。筐体部１８Ａと蓋部１８Ｂとの接着は、接着樹脂またはレーザー照射により行う。特にレーザー照射によると、両者の接着に係る時間を数分程度に短時間にすることが出来る。
上記工程により、図３（Ｂ）に示すような構成の混成集積回路装置１０が製造される。
本発明の回路装置を示す図であり、（Ａ）は斜視図であり、（Ｂ）は断面図である。 本発明の回路装置を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路装置を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は斜視図であり、（Ｃ）は断面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路装置の製造方法を示す断面図である。 従来の混成集積回路装置を示す断面図である。
符号の説明
１０ 混成集積回路装置
１１ 回路基板
１２ 絶縁層
１３ 導電パターン
１３Ａ パッド
１４ 内部空間
１５Ａ 半導体素子
１５Ｂ チップ素子
１７ 金属細線
１８ ケース材
１８Ａ 筐体部
１８Ｂ 蓋部
１９ 接着材
２０ 接合材
２４ 固定基板
２５ リード
２６ 突出部
２７ 放熱基板
２８、２９ 傾斜面
３０ 金属基板
３１ ユニット
３２ カットソー
３３ 支持部
３４ カッター
３５ 被覆樹脂
３６ 凹部

Claims (6)

  1. 樹脂から成り、外部よりも気圧が高い内部空間を密閉するケース材と、
    金属材料から成り、上面、下面および側面を備えた回路基板と、
    前記回路基板の上面を被覆する絶縁層と、
    前記絶縁層の上面に形成された導電パターンと、
    前記導電パターンに電気的に接続された回路素子と、
    一方が前記導電パターンに接続され、他方が前記ケース材から外部に導出された外部端子と、を具備し、
    前記回路基板の上面は前記ケース材の内壁から離間し、
    前記回路基板の下面または側面を前記ケース材に固着させる樹脂から成る接着材を、前記回路基板の上面を被覆する前記絶縁層から離間させる、ことを特徴とする回路装置。
  2. 前記内部空間の気圧を１気圧以上にすることを特徴とする請求項１に記載の回路装置。
  3. 前記内部空間に不活性ガスを充填することを特徴とする請求項１または請求項２に記載の回路装置。
  4. 前記回路基板の下面を前記ケース材の外部に露出させることを特徴とする請求項１から請求項３の何れかに記載の回路装置。
  5. 前記回路基板の側面には、外側に突出して傾斜する傾斜面が形成され、
    前記傾斜面が前記ケース材の内壁に当接し、前記回路基板の上面が前記ケース材から離間されることを特徴とする請求項１から請求項４の何れかに記載の回路装置。
  6. 前記回路基板の周辺部の厚み部分の一部を外側に向かって突出させた突出部を設け、
    前記ケース材の端部を部分的に凹状に形成した凹部を設け、
    前記回路基板の前記突出部を前記ケース材の前記凹部に収納し、前記突出部と前記凹部とを前記接着材で固着することを特徴とする請求項１から請求項４の何れかに記載の回路装置。

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5132234B2 (ja) * 2007-09-25 2013-01-30 三洋電機株式会社 発光モジュール
JP5096094B2 (ja) 2007-09-26 2012-12-12 オンセミコンダクター・トレーディング・リミテッド 回路装置
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CN103222053A (zh) 2010-09-24 2013-07-24 半导体元件工业有限责任公司 电路装置
US9362205B2 (en) 2010-09-24 2016-06-07 Semiconductor Components Industries, Llc Circuit device
JP6589631B2 (ja) * 2015-12-25 2019-10-16 富士電機株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62135464A (ja) * 1985-12-10 1987-06-18 Nippon Kayaku Co Ltd フエニルピペラジン誘導体
JPS63165859A (ja) * 1986-12-26 1988-07-09 Toshiba Corp 電子写真感光体
JPH0425048A (ja) * 1990-05-16 1992-01-28 Nec Corp 半導体封止用容器
JP2621722B2 (ja) * 1991-12-24 1997-06-18 三菱電機株式会社 半導体装置
JPH09275155A (ja) * 1996-04-03 1997-10-21 Hitachi Ltd 半導体装置
JP3751818B2 (ja) * 2000-10-10 2006-03-01 Ｎｅｃエンジニアリング株式会社 光学中空半導体パッケージの封止法
JP2005123606A (ja) * 2003-09-25 2005-05-12 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法

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