JP4769837B2 - 半導体装置の製造方法 - Google Patents
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Description
導体素子や他の表面実装部品がシリコーンゲルによって覆われる技術が記載されている。
図1は本発明の実施の形態の半導体装置の一例であるLiイオン電池監視用モジュールの構造を示す図であり、(a)は斜視図、(b)は底面図、図2は図1に示すLiイオン電池監視用モジュールに搭載される各表面実装部品の配置を示す図であり、(a)は平面配置図、(b)は(a)のA−A断面を示す断面図、図3は図2に示す表面実装部品におけるチップコンデンサの半田接続構造の一例を示す図であり(a)は断面図、(b)は(a)のB部を示す拡大部分断面図、図4は図1に示すLiイオン電池監視用モジュールの回路の一例を示す回路図、図5は図1に示すLiイオン電池監視用モジュールの封止部に用いられる低弾性樹脂の温度特性の一例を示す特性図、図6は図1に示すLiイオン電池監視用モジュールにおける各表面実装部品の融点の一例を示す融点データ図、図7は図1に示すLiイオン電池監視用モジュールの組み立てに用いられる多数個取り基板の一例である多層セラミック基板の構造を示す斜視図、図8は図1に示すLiイオン電池監視用モジュールの組み立てにおけるレジン印刷方法の一例を示す斜視図、図9は図1に示すLiイオン電池監視用モジュールの組み立てにおける基板分割方法の一例を示す図であり、(a)は分割前の基板の平面図と底面図、(b)は1列分割(1次分割)時の平面図、(c)は2次分割(個片化)時の平面図、図10は図1に示すLiイオン電池監視用モジュールの実装基板への実装状態の一例を示す斜視図、図11は図1に示すLiイオン電池監視用モジュールの組み立てにおける基板分割時のシリコーン樹脂残りの一例を示す拡大部分断面図、図12は図1に示すLiイオン電池監視用モジュールの組み立てにおけるシリコーン樹脂の切り込み部の構造の一例を示す図であり、(a)は基板−樹脂斜視図、(b)は切り込み部の斜視図、(c)はレーザによる溝部の斜視図、図13は図1に示すLiイオン電池監視用モジュールの組み立てにおけるマーキング方法の一例を示す斜視図、図14は図1に示すLiイオン電池監視用モジュールの組み立てにおける基板分割方法の一例を示す図であり、(a)は1列分割(1次分割)時の平面図、(b)は(a)の部分拡大平面図、(c)は2次分割時の平面図、図15は図1に示すLiイオン電池監視用モジュールの組み立て方法および2次実装工程の実装手順の一例を示すプロセスフロー図であり、(a)は組み立てフロー図、(b)は実装フロー図、図16は図1に示すLiイオン電池監視用モジュールに対する比較例のモジュールにおける半田流れの原理を示す流れ出し説明図、図17は図16に示す比較例のモジュールの半田流れの一例を示す斜視図である。
に、各基板側端子4aの表面には、図3(b)に示す金めっき層4bが形成されている。
ク17は、鮮明に形成することができ、判読良好な認識マーク17を付すことができる。
1a 外部端子
2 半導体チップ(表面実装部品)
2a 2チャンネルトランジスタ
2b コントローラ
2c パッド(表面電極)
2d 主面
3 チップ部品(表面実装部品)
3a セラミックチップコンデンサ
3b チップ抵抗
3c チップサーミスタ
3d 接続端子
3e Ag/Pd電極
3f Ni下地めっき層
3g 半田めっき層
4 モジュール基板(配線基板)
4a 基板側端子
4b 金めっき層
4c Cu銅体
4d Ni下地めっき層
4e オーバーコートガラス
5 半田接続部
6 低弾性樹脂(弾性樹脂)
7 封止部
8 金線
8a ワイヤループ
9 半田再溶融膨張圧
10 流れ出し
11 多層セラミック基板(多数個取り基板)
11a モジュール領域(装置領域)
11b 区画ライン
11c スナップライン(分割ライン)
11d 1列個片群
12 スキージ
13 一括封止部
13a 切り込み部
13b シリコーン樹脂残り
13c 溝部
14 メタルマスク
15 レジン塗布済み基板
16 プリント配線基板
17 認識マーク
18 チップ部品
18a 接続端子
18b 半田接続部
19 レジン圧力
20 高硬度レジン
Claims (4)
- 複数の装置領域が区画ラインによって区画形成された多数個取り基板を準備する工程と、
前記装置領域に半田接続によって表面実装部品を搭載する工程と、
前記半田接続によって形成された複数の前記装置領域の半田接続部と前記表面実装部品とを、絶縁性の弾性樹脂によって一括で覆って樹脂封止して前記多数個取り基板上に一括封止部を形成する工程と、
前記一括封止部の表面に、前記多数個取り基板の前記区画ラインに対応したその反対側の分割ラインに沿って切り込み部を形成する工程と、
前記多数個取り基板を前記分割ラインに沿って分割するとともに、前記一括封止部を前記切り込み部で分割して個片化する工程とを有し、
前記弾性樹脂としてシリコーン樹脂を用いた際に、
レーザによって前記一括封止部の表面に、前記多数個取り基板の前記分割ラインに対応した溝部を形成する工程と、同一レーザを用いて前記一括封止部の表面に各装置領域ごとに認識マークを付す工程とを有することを特徴とする半導体装置の製造方法。 - 複数の装置領域が区画ラインによって区画形成された多数個取り基板を準備する工程と、
前記装置領域に半田接続によって表面実装部品を搭載する工程と、
前記半田接続によって形成された複数の前記装置領域の半田接続部と前記表面実装部品とを、絶縁性の弾性樹脂によって一括で覆って樹脂封止して前記多数個取り基板上に一括封止部を形成する工程と、
前記一括封止部の表面に、レーザによって各装置領域ごとに認識マークを付す工程と、
前記多数個取り基板を前記区画ラインに対応したその反対側の分割ラインに沿って分割して個片化する工程とを有し、
前記弾性樹脂としてシリコーン樹脂を用いた際に、
レーザによって前記一括封止部の表面に、前記多数個取り基板の前記分割ラインに対応した溝部を形成する工程と、同一レーザを用いて前記一括封止部の表面に各装置領域ごとに認識マークを付す工程とを有することを特徴とする半導体装置の製造方法。 - 複数の長方形の装置領域が区画ラインによって区画形成された多数個取り基板を準備する工程と、
前記装置領域に半田接続によって表面実装部品であるチップ部品および半導体チップを搭載する工程と、
前記半導体チップの表面電極と前記多数個取り基板の前記装置領域の基板側端子とを前記装置領域の長手方向と平行な方向に金線のワイヤループを形成してワイヤボンディングする工程と、
前記半田接続によって形成された複数の前記装置領域の半田接続部と前記表面実装部品とを、絶縁性の弾性樹脂によって一括で覆って樹脂封止して前記多数個取り基板上に一括封止部を形成する工程と、
前記多数個取り基板を前記装置領域の長手方向に沿い、かつ前記区画ラインに対応したその反対側の分割ラインで1次分割し、前記1次分割後、前記1次分割によって形成された1列個片群をその幅方向に平行な前記分割ラインに沿って2次分割して個片化する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、前記弾性樹脂としてシリコーン樹脂を用いた際に、レーザによって前記一括封止部の表面に、前記多数個取り基板の前記分割ラインに対応した溝部を形成する工程と、同一レーザを用いて前記一括封止部の表面に各装置領域ごとに認識マークを付す工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008089435A JP4769837B2 (ja) | 2008-03-31 | 2008-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008089435A JP4769837B2 (ja) | 2008-03-31 | 2008-03-31 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001002371A Division JP2002208668A (ja) | 2001-01-10 | 2001-01-10 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008235913A JP2008235913A (ja) | 2008-10-02 |
JP4769837B2 true JP4769837B2 (ja) | 2011-09-07 |
Family
ID=39908258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008089435A Expired - Fee Related JP4769837B2 (ja) | 2008-03-31 | 2008-03-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4769837B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2617402B2 (ja) * | 1992-06-10 | 1997-06-04 | オリジン電気株式会社 | 半導体装置、電子回路装置、およびそれらの製造方法 |
JPH07142762A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 樹脂封止型半導体装置 |
JP2940491B2 (ja) * | 1996-10-17 | 1999-08-25 | 日本電気株式会社 | マルチチップモジュールにおけるフリップチップ実装構造及び方法並びにマルチチップモジュールにおけるフリップチップ実装用基板 |
JP3163419B2 (ja) * | 1997-08-22 | 2001-05-08 | 日本レック株式会社 | 電子部品の製造方法 |
JPH11204670A (ja) * | 1998-01-14 | 1999-07-30 | Hitachi Ltd | マーキング方法および装置 |
JP3877453B2 (ja) * | 1998-11-19 | 2007-02-07 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2002009200A (ja) * | 2000-06-21 | 2002-01-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2008
- 2008-03-31 JP JP2008089435A patent/JP4769837B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2008235913A (ja) | 2008-10-02 |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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