JP4757780B2 - Signal separation circuit and method - Google Patents

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Description

本発明は、複数のＲＺ信号（例えば１ビット量子化信号）を１フレームとして時分割多重化した多重化信号を入力し、第１チャネルおよび第２チャネルのＲＺ信号から検出されるフレーム先頭を基準にデータチャネルの信号を分離する信号分離回路および方法に関する。   The present invention inputs a multiplexed signal obtained by time-division multiplexing a plurality of RZ signals (for example, 1-bit quantized signal) as one frame, and uses the frame head detected from the RZ signals of the first channel and the second channel as a reference. The present invention relates to a signal separation circuit and method for separating data channel signals.

図６は、２チャネル多重化信号を分離する従来の信号分離回路の構成例を示す。ここでは、クロックデータリカバリ（ＣＤＲ）回路と２個のラッチ回路を組み合わせた構成例を示す。   FIG. 6 shows a configuration example of a conventional signal separation circuit that separates two-channel multiplexed signals. Here, a configuration example in which a clock data recovery (CDR) circuit and two latch circuits are combined is shown.

図６において、ＣＤＲ回路は、位相比較器５１、チャージポンプ回路５２、ループフィルタ５３、電圧制御発振器（ＶＣＯ）５４、１／２分周器５５からなるＰＬＬ回路で構成される。位相比較器５１は、図７に示すように、２チャネル多重化信号Ｄと１／２分周器５５の出力信号ＣＫ２を入力し、その位相差分のパルス幅を有するパルス信号ｓ１を出力する。このパルス信号ｓ１は、チャージポンプ回路５２を介してループフィルタ５３で積分され、この積分出力によりＶＣＯ５４の発振周波数が制御される。   In FIG. 6, the CDR circuit includes a PLL circuit including a phase comparator 51, a charge pump circuit 52, a loop filter 53, a voltage controlled oscillator (VCO) 54, and a ½ frequency divider 55. As shown in FIG. 7, the phase comparator 51 receives the 2-channel multiplexed signal D and the output signal CK2 of the 1/2 frequency divider 55, and outputs a pulse signal s1 having a pulse width corresponding to the phase difference. This pulse signal s1 is integrated by the loop filter 53 via the charge pump circuit 52, and the oscillation frequency of the VCO 54 is controlled by this integration output.

ＶＣＯ５４は、２チャネル多重化信号Ｄのパルス周波数のほぼ２倍で発振するように設定されているが、ＣＤＲ回路（ＰＬＬ回路）の作用により、正確に多重化信号Ｄのパルス周波数の２倍になるように発振周波数が制御される。なお、ＣＤＲ回路では、入力する２チャネル多重化信号Ｄの論理「１」のパルスに対応して同期動作が行われる。図８に示すタイムチャートは、入力する２チャネル多重化信号Ｄ、ＶＣＯ５４の出力信号ＣＫ１、１／２分周器５５の出力信号ＣＫ２が同期している状態を示す。   The VCO 54 is set to oscillate at approximately twice the pulse frequency of the two-channel multiplexed signal D. However, the VCO 54 accurately doubles the pulse frequency of the multiplexed signal D by the action of the CDR circuit (PLL circuit). The oscillation frequency is controlled so that In the CDR circuit, a synchronization operation is performed in response to a logic “1” pulse of the input 2-channel multiplexed signal D. The time chart shown in FIG. 8 shows a state in which the input 2-channel multiplexed signal D, the output signal CK1 of the VCO 54, and the output signal CK2 of the 1/2 frequency divider 55 are synchronized.

２チャネル多重化信号Ｄに同期した１／２分周器５５の出力信号ＣＫ２は、１／２分周器５６で１／２分周したクロックＣＫ３に変換され、ラッチ回路５８に入力される。またクロックＣＫ３は、インバータ回路５７で位相反転した反転クロックＣＫ４に変換され、ラッチ回路５９に入力される。ラッチ回路５８は、クロックＣＫ３の立ち上がりで多重化信号Ｄをラッチし、チャネル１の信号Ｄ１を分離する。ラッチ回路５９は、反転クロックＣＫ４の立ち上がりで多重化信号Ｄをラッチし、チャネル２の信号Ｄ２を分離する。   The output signal CK2 of the 1/2 divider 55 synchronized with the 2-channel multiplexed signal D is converted into a clock CK3 divided by 1/2 by the 1/2 divider 56 and input to the latch circuit 58. The clock CK3 is converted into an inverted clock CK4 whose phase is inverted by the inverter circuit 57 and input to the latch circuit 59. The latch circuit 58 latches the multiplexed signal D at the rising edge of the clock CK3, and separates the channel 1 signal D1. The latch circuit 59 latches the multiplexed signal D at the rising edge of the inverted clock CK4, and separates the channel 2 signal D2.

図９は、４チャネル多重化信号を分離する従来の信号分離回路の構成例を示す（特許文献１）。図１０は、図９に示す従来の信号分離回路の動作例を示す。ここでは、４チャネル多重化信号をそれぞれ対応する出力端子に分離する過程を示すが、基準となるチャネルとその他のチャネルのデューティ比（パルス幅）の違いを利用して分離するようになっている。すなわち、図１０では各チャネルに４クロックを割り当て、チャネルＡとチャネルＢ〜Ｄのパルス幅は２クロック（デューティ比50％）と１クロック（デューティ比25％）としている。なお、クロックＣＫは、図６に示すＣＤＲ回路を用いて入力する４チャネル多重化信号Ｄに同期して生成されるものとする。   FIG. 9 shows a configuration example of a conventional signal separation circuit that separates a 4-channel multiplexed signal (Patent Document 1). FIG. 10 shows an operation example of the conventional signal separation circuit shown in FIG. Here, a process of separating the 4-channel multiplexed signals into the corresponding output terminals is shown, but separation is performed by utilizing the difference in duty ratio (pulse width) between the reference channel and other channels. . That is, in FIG. 10, 4 clocks are assigned to each channel, and the pulse widths of channel A and channels B to D are 2 clocks (duty ratio 50%) and 1 clock (duty ratio 25%). Note that the clock CK is generated in synchronization with the 4-channel multiplexed signal D input using the CDR circuit shown in FIG.

図９および図１０において、ラッチ回路６１は入力する４チャネル多重化信号ＤをクロックＣＫでラッチし、ラッチデータ列ｃａを出力する。遅延回路６２はこのラッチデータ列ｃａを１クロック分遅延させ、遅延データ列ｃｂを出力する。パルス幅検出回路６３は、ラッチデータ列ｃａと遅延データ列ｃｂのアンドをとることにより、パルス幅が他のチャネルより広いチャネルＡのみを抽出し、フレーム先頭タイミングパルスｃｃとして出力する。このフレーム先頭タイミングパルスｃｃは、ラッチデータ列ｃａ内の各チャネルの物理的位置を決定するキーパルスであり、このタイミングを基点としてチャネルＢ〜Ｄを分離することになる。   9 and 10, a latch circuit 61 latches an input 4-channel multiplexed signal D with a clock CK and outputs a latch data string ca. The delay circuit 62 delays the latch data string ca by one clock and outputs a delayed data string cb. The pulse width detection circuit 63 extracts only channel A having a wider pulse width than other channels by taking AND of the latch data string ca and the delayed data string cb, and outputs it as a frame head timing pulse cc. The frame head timing pulse cc is a key pulse for determining the physical position of each channel in the latch data string ca, and the channels B to D are separated based on this timing.

マスク生成回路６４は、ラッチデータ列ｃａとフレーム先頭タイミングパルスｃｃを入力し、フレーム先頭タイミングパルスｃｃのパルス幅をデータ列ｃａの後続チャネルＢの前縁までに相当する３クロック分まで拡幅したマスクパタンｃｄを出力する。位相差調整回路６５は、このマスクパタンｃｄにラッチデータ列ｃａの各チャネルＢ，Ｃ，Ｄの前縁に対応する所定の遅延量を与え、一連のマスクパタンｃｄ，ｃｅ，ｃｆ，ｃｇを出力する。抽出回路６６は、遅延データ列ｃｂと、マスクパタンｃｄ，ｃｅ，ｃｆ，ｃｇのアンドをとることにより、各チャネルＡ〜Ｄのデータｃｈ，ｃｉ，ｃｊ，ｃｋを抽出して出力する。   The mask generation circuit 64 receives the latch data string ca and the frame head timing pulse cc, and a mask in which the pulse width of the frame head timing pulse cc is widened to 3 clocks corresponding to the leading edge of the subsequent channel B of the data string ca. The pattern cd is output. The phase difference adjustment circuit 65 gives a predetermined delay amount corresponding to the leading edge of each channel B, C, D of the latch data string ca to the mask pattern cd, and outputs a series of mask patterns cd, ce, cf, cg. To do. The extraction circuit 66 extracts and outputs the data ch, ci, cj, ck of the channels A to D by taking the AND of the delay data string cb and the mask patterns cd, ce, cf, cg.

なお、チャネルＡは、フレーム先頭タイミングパルスｃｃを生成するために常に論理「１」の信号であり、かつ他のチャネルＢ〜Ｄのデータとパルス幅が異なる必要があり、実際にデータ伝送に利用できるのはチャネルＢ〜Ｄとなる。
特開２００５−３０３８２０号公報 The channel A is always a logic “1” signal to generate the frame head timing pulse cc, and the pulse width needs to be different from the data of the other channels B to D, and is actually used for data transmission. Only channels B to D are possible.
JP 2005-303820 A

従来の信号分離回路は、ＣＤＲ回路を用いて入力する多重化信号に同期したクロックを再生し、そのクロックを用いて各チャネルの信号を分離する構成になっている。しかし、ＰＬＬを用いたＣＤＲ回路は、そのループ内に高周波発振のＶＣＯを有し、また時定数の長いループフィルタ等を含んでおり、このため消費電力が大きく、かつ同期引き込みに時間がかかる問題があった。   A conventional signal separation circuit reproduces a clock synchronized with a multiplexed signal input using a CDR circuit, and separates signals of each channel using the clock. However, a CDR circuit using a PLL has a VCO that oscillates at a high frequency in its loop and includes a loop filter having a long time constant, which causes large power consumption and a long time for synchronization pull-in. was there.

また、図１０に示すように多重化信号がＲＺ信号の場合、フレームの基点となる信号を分離するために、短いパルス幅の中でパルス幅の差分を判別する必要がある。そのため、送信する発光部品と受信する受光部品には、高速な動作と高いパルス幅精度を確保する必要があり、部品コストが高くなる問題がある。   Also, as shown in FIG. 10, when the multiplexed signal is an RZ signal, it is necessary to determine the difference in pulse width within a short pulse width in order to separate the signal that is the base point of the frame. For this reason, it is necessary to ensure high-speed operation and high pulse width accuracy for the light-emitting component to be transmitted and the light-receiving component to be received.

一方、多重化信号がＮＲＺ信号の場合、伝送するパルス幅が広いので光部品の速度性能はＲＺ信号の場合よりも緩和され、部品コストを抑えることができる。しかし、ＮＲＺ信号は同じビットレートのＲＺ信号に比べて光送信器の発光時間が長くなる分だけ送信電力が増大し、携帯通信機器など小型のバッテリーで動作する機器への組み込みが難しくなる問題がある。すなわち、部品コストではＮＲＺ信号が有利であり、消費電力ではＲＺ信号が有利である。ただし、消費電力低減のためにＲＺ信号のパルスデューティ比を低くしようとすると、パルス幅の差分によってフレーム基点を判別する場合は上記のように高いパルス幅精度が要求され、消費電力と部品コストがトレードオフになる。   On the other hand, when the multiplexed signal is an NRZ signal, since the transmission pulse width is wide, the speed performance of the optical component is relaxed compared to the case of the RZ signal, and the component cost can be suppressed. However, the transmission power of the NRZ signal increases as the light emission time of the optical transmitter becomes longer than the RZ signal of the same bit rate, and it becomes difficult to incorporate it into a device that operates with a small battery such as a portable communication device. is there. That is, the NRZ signal is advantageous in terms of component costs, and the RZ signal is advantageous in terms of power consumption. However, when trying to reduce the pulse duty ratio of the RZ signal to reduce power consumption, when determining the frame base point based on the difference in pulse width, high pulse width accuracy is required as described above, and power consumption and component costs are reduced. It becomes a trade-off.

本発明は、多重化信号に同期したクロックを用いずに多重化信号を分離でき、さらに各チャネルの信号をＲＺ信号として多重化伝送する場合に、多重化フレームの基点となる信号を容易に分離し、さらに他のチャネルの信号も容易に分離するとともに、部品コストを低く抑えることができる信号分離回路および方法を提供することを目的とする。   In the present invention, multiplexed signals can be separated without using a clock synchronized with the multiplexed signal. Further, when the signals of each channel are multiplexed and transmitted as RZ signals, the signal that becomes the base point of the multiplexed frame is easily separated. It is another object of the present invention to provide a signal separation circuit and method capable of easily separating signals of other channels and reducing the component cost.

本発明の信号分離回路は、Ｎチャネル（Ｎは４以上の整数）のＲＺパルス列で１フレームを構成し、隣接するチャネルの前縁の間隔または後縁の間隔をパルス間隔としたときに、フレーム先頭から第１チャネルと第２チャネルのパルス間隔ｕ1 が他の隣接するチャネル間のパルス間隔ｕk （ｋは２〜Ｎ）の最小値ｕmin よりも狭くなるように形成された多重化信号を入力し、各チャネルのパルス幅をｕ1 よりも広く、ｕmin よりも狭くなる範囲で拡幅した拡幅パルス列を出力する拡幅手段と、拡幅パルス列を入力し、隣接するチャネルのパルスの重なりをフレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、各チャネルのパルス間隔ｕk に応じて、フレーム先頭タイミングから第３チャネル〜第Ｎチャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第Ｎチャネルのデータをそれぞれラッチして出力するラッチ手段とを備える。 In the signal separation circuit of the present invention, one frame is constituted by RZ pulse trains of N channels (N is an integer of 4 or more), and when the interval between the leading edges or the trailing edges of adjacent channels is defined as a pulse interval, A multiplexed signal formed so that the pulse interval u 1 between the first channel and the second channel from the top is narrower than the minimum value u min of the pulse interval u k (k is 2 to N) between other adjacent channels. And a widening means for outputting a widened pulse train that is widened in a range where the pulse width of each channel is wider than u 1 and narrower than u min , and a widened pulse train, and the overlap of pulses of adjacent channels is framed a frame head timing detecting means for detecting a head timing of, in response to the pulse interval u k of each channel, from the frame head timing to the pulses of the third channel to N-th channel And a latch means for generating a latch pulse having a pulse width, and outputs the respective latches the data of the third channel to N-th channel at the trailing edge of each latch pulse.

すなわち、フレームの先頭タイミングを示す第１チャネルと第２チャネルのパルス間隔を他の隣接するチャネルのパルス間隔よりも狭くし、このパルス間隔の違いを判別条件としてフレーム先頭タイミングを検出する。そして、このフレーム先頭タイミングを基点として、第３チャネル以降のデータを分離する。   That is, the pulse interval between the first channel and the second channel indicating the start timing of the frame is made narrower than the pulse interval of other adjacent channels, and the start timing of the frame is detected using the difference in pulse interval as a determination condition. Then, the data after the third channel is separated with this frame head timing as a base point.

本発明の信号分離回路を構成する拡幅手段は、多重化信号を入力し、２つの出力端子から交互に論理「１」のパルスを出力する信号切り替え回路と、２つの出力端子の一方から出力される各パルスの前縁のタイミングで第１のパルスを出力する第１の微分回路と、第１のパルスをトリガとして、パルス幅がｕ1 よりも広く、ｕmin よりも狭いパルス幅を有する第１の拡幅パルスを出力する第１のパルス生成回路と、２つの出力端子の他方から出力される各パルスの前縁のタイミングで第２のパルスを出力する第２の微分回路と、第２のパルスをトリガとして、パルス幅がｕ1 よりも広く、ｕmin よりも狭いパルス幅を有する第２の拡幅パルスを出力する第２のパルス生成回路とを備え、フレーム先頭タイミング検出手段は、第１の拡幅パルスと第２の拡幅パルスを入力し、その論理和信号をフレーム先頭タイミングに対応するパルスとして出力する構成である。 The widening means constituting the signal separation circuit of the present invention receives a multiplexed signal and outputs a logic “1” pulse alternately from two output terminals, and is output from one of the two output terminals. A first differentiating circuit for outputting a first pulse at the timing of the leading edge of each pulse, and a first pulse having a pulse width wider than u 1 and narrower than u min using the first pulse as a trigger. A first pulse generation circuit that outputs one widened pulse, a second differentiation circuit that outputs a second pulse at the timing of the leading edge of each pulse output from the other of the two output terminals, And a second pulse generation circuit that outputs a second widened pulse having a pulse width wider than u 1 and a pulse width narrower than u min using the pulse as a trigger. Widening pulse and second Enter the widening pulse, it is configured to output the logical sum signal as a pulse corresponding to the frame head timing.

また、本発明の信号分離回路を構成する拡幅手段は、多重化信号を入力し、各チャネルの論理「１」のパルスで論理が遷移する分周パルスを出力する分周回路と、分周パルスの前縁のタイミングで第１のパルスを出力する第１の微分回路と、第１のパルスをトリガとして、パルス幅がｕ1 よりも広く、ｕmin よりも狭いパルス幅を有する第１の拡幅パルスを出力する第１のパルス生成回路と、分周パルスの後縁のタイミングで第２のパルスを出力する第２の微分回路と、第２のパルスをトリガとして、パルス幅がｕ1 よりも広く、ｕmin よりも狭いパルス幅を有する第２の拡幅パルスを出力する第２のパルス生成回路とを備え、フレーム先頭タイミング検出手段は、第１の拡幅パルスと第２の拡幅パルスを入力し、その論理和信号をフレーム先頭タイミングに対応するパルスとして出力する構成である。 Further, the widening means constituting the signal separation circuit of the present invention includes a frequency dividing circuit that inputs a multiplexed signal and outputs a frequency-divided pulse whose logic transitions with a pulse of logic “1” of each channel; First differential circuit that outputs a first pulse at the leading edge timing of the first and a first widening having a pulse width wider than u 1 and narrower than u min with the first pulse as a trigger A first pulse generation circuit that outputs a pulse, a second differentiation circuit that outputs a second pulse at the timing of the trailing edge of the divided pulse, and a pulse width that is greater than u 1 using the second pulse as a trigger And a second pulse generation circuit that outputs a second widened pulse having a pulse width that is narrower than u min , and the frame head timing detection means inputs the first widened pulse and the second widened pulse. , The logical sum signal Is configured to output a pulse corresponding to the timing.

本発明の信号分離回路を構成するラッチ手段は、フレーム先頭タイミングを示すパルスをトリガとして、第３チャネル〜第Ｎチャネルのパルスの後縁近傍までのパルス幅を有する第３のラッチパルス〜第Ｎのラッチパルスをそれぞれ生成する（Ｎ−２）個のパルス生成回路と、第３のラッチパルス〜第Ｎのラッチパルスの後縁で拡幅パルス列をラッチし、それぞれ第３のチャネル〜第Ｎのチャネルのデータを出力する（Ｎ−２）個のラッチ回路とを備える。   The latch means constituting the signal separation circuit of the present invention has a pulse width from the third channel to the N-th channel pulse in the vicinity of the trailing edge of the third channel to the N-th pulse with a pulse indicating the frame head timing as a trigger. (N-2) pulse generation circuits that respectively generate the first and second latch pulses, and the widening pulse train is latched at the trailing edge of the third latch pulse to the Nth latch pulse, and the third channel to the Nth channel, respectively. (N−2) latch circuits for outputting the data.

本発明の信号分離方法は、Ｎチャネル（Ｎは４以上の整数）のＲＺパルス列で１フレームを構成し、隣接するチャネルの前縁の間隔または後縁の間隔をパルス間隔としたときに、フレーム先頭から第１チャネルと第２チャネルのパルス間隔ｕ1 が他の隣接するチャネル間のパルス間隔ｕk （ｋは２〜Ｎ）の最小値ｕmin よりも狭くなるように形成された多重化信号を入力し、各チャネルのパルス幅をｕ1 よりも広く、ｕmin よりも狭くなる範囲で拡幅した拡幅パルス列を出力する拡幅ステップと、拡幅パルス列を入力し、隣接するチャネルのパルスの重なりをフレームの先頭タイミングとして検出するフレーム先頭タイミング検出ステップと、各チャネルのパルス間隔ｕk に応じて、フレーム先頭タイミングから第３チャネル〜第Ｎチャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第Ｎチャネルのデータをそれぞれラッチして出力するラッチステップとを有する。 According to the signal separation method of the present invention, one frame is composed of RZ pulse trains of N channels (N is an integer of 4 or more), and a frame is obtained when the interval between the leading edges or the trailing edges of adjacent channels is set as a pulse interval. A multiplexed signal formed so that the pulse interval u 1 between the first channel and the second channel from the top is narrower than the minimum value u min of the pulse interval u k (k is 2 to N) between other adjacent channels. And a widening step for outputting a widened pulse train that is widened in a range where the pulse width of each channel is wider than u 1 and narrower than u min , and a widened pulse train, and a pulse overlap of adjacent channels is framed. pa and frame head timing detection step of detecting a first timing in accordance with the pulse interval u k of each channel, from the frame head timing of the third channel to N-th channel It generates a latch pulse having a pulse width of up to scan, and a latch step of the data in the third channel to N-th channel output respectively latched by the trailing edge of each latch pulse.

本発明は、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、論理論理回路のみで多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。また、ＰＬＬのような同期引き込みの必要がないので、応答速度の速い信号分離が可能となる。   The present invention can separate a signal of each channel from a multiplexed signal by using only a logical logic circuit without using a clock generated by a CDR circuit including a VCO having a large power consumption and a PLL having a long pull-in time. Electric power can be greatly reduced. Further, since there is no need for synchronization pull-in unlike the PLL, signal separation with a fast response speed is possible.

また、フレーム先頭のタイミング抽出は、第１チャネルおよび第２チャネルの信号のパルス間隔が狭いことを検出することによって行われ、パルス幅は判別動作に影響を及ぼさないので、受信信号のパルス幅精度への要求条件を緩和することができ、部品コストを低減することができる。また、すべてのチャネルでパルス幅の狭いＲＺ信号を用いることにより、光送信器の送信電力を低減することができる。   Also, the timing of the beginning of the frame is extracted by detecting that the pulse interval between the signals of the first channel and the second channel is narrow, and the pulse width does not affect the discrimination operation. It is possible to relax the requirements for the components, and it is possible to reduce the component cost. In addition, the transmission power of the optical transmitter can be reduced by using RZ signals having a narrow pulse width in all channels.

また、パルス間隔を判別条件とする本発明の構成は、発光部品の寿命や受光部品の回路構成などの事情により、平均パルスデューティ比を低く抑えたいような場合でも、ＲＺ信号のパルス幅を自在に設定できるので、適用範囲を広くすることができる。   In addition, the configuration of the present invention using the pulse interval as a determination condition allows the pulse width of the RZ signal to be freely adjusted even when it is desired to keep the average pulse duty ratio low due to circumstances such as the lifetime of the light emitting component and the circuit configuration of the light receiving component. Since it can be set, the application range can be widened.

（第１の実施形態）
図１は、本発明の信号分離回路に入力する多重化信号のフレーム構成例を示す。ここでは、時分割多重化するチャネル数Ｎ＝８とし、チャネル１，２をフレーム先頭の時間位置を検出するフレーム先頭タイミング検出用、チャネル３〜８をデータ伝送用にそれぞれ割り当て、ＲＺ信号のパルス列とする。フレーム同期用のチャネル１，２は常に論理「１」とする。ここで、チャネル１とチャネル２のパルス間隔を前縁の間隔または後縁の間隔と定義してｕ1 とし、他の隣接するチャネル間のパルス間隔を同様に定義してｕk （ｋ＝２〜８）とし、ｕk の最小値をｕmin とすると、
ｕ1 ＜ｕmin
となるように設定する。 (First embodiment)
FIG. 1 shows a frame configuration example of a multiplexed signal input to the signal separation circuit of the present invention. Here, the number of channels to be time-division multiplexed is N = 8, channels 1 and 2 are assigned for frame head timing detection for detecting the time position of the head of the frame, and channels 3 to 8 are assigned for data transmission, respectively, and the pulse train of the RZ signal And The channels 1 and 2 for frame synchronization are always set to logic “1”. Here, the pulse interval between channel 1 and channel 2 is defined as a leading edge interval or a trailing edge interval, which is defined as u 1, and a pulse interval between other adjacent channels is defined similarly, and u k (k = 2). ~ 8), and the minimum value of u k is u min ,
u 1 <u min
Set to be.

本実施形態の信号分離回路は、受信した多重化信号の各チャネルのパルス幅を拡幅する。このとき、チャネル１，２の拡幅したパルスに重なりが生じ、他の隣接するチャネルの拡幅したパルスは重ならないように設定する。これにより、チャネル１，２の拡幅したパルスの重なりを論理積パルスとして取り出すことができ、これをフレームの先頭として検出することを特徴とする。   The signal separation circuit of this embodiment widens the pulse width of each channel of the received multiplexed signal. At this time, the widened pulses of channels 1 and 2 are overlapped, and the widened pulses of other adjacent channels are set not to overlap. Thereby, the overlap of the widened pulses of channels 1 and 2 can be taken out as a logical product pulse, and this is detected as the head of the frame.

図２は、本発明の第１の実施形態の構成例を示す。図３は、本発明の第１の実施形態の動作例を示す。   FIG. 2 shows a configuration example of the first embodiment of the present invention. FIG. 3 shows an operation example of the first embodiment of the present invention.

図２において、信号切り替え回路１１、微分回路１２、パルス生成回路１３、微分回路１４、パルス生成回路１５、ＡＮＤ回路１６は、フレーム先頭のタイミングを検出する回路である。ＯＲ回路１７、パルス生成回路２１〜２６およびラッチ回路３１〜３６は、フレーム先頭のタイミングを基準にチャネル３〜８の各データを分離する回路である。   In FIG. 2, a signal switching circuit 11, a differentiation circuit 12, a pulse generation circuit 13, a differentiation circuit 14, a pulse generation circuit 15, and an AND circuit 16 are circuits that detect the timing of the frame head. The OR circuit 17, the pulse generation circuits 21 to 26, and the latch circuits 31 to 36 are circuits that separate the data of the channels 3 to 8 on the basis of the timing at the head of the frame.

以下、図２および図３を参照して本実施形態の構成および動作について説明する。多重化信号Ｄは信号切り替え回路１１に入力され、論理「１」の信号を２つの出力端子に交互に出力し、それぞれパルス信号Ｐ１，Ｐ４とする。パルス信号Ｐ１は微分回路１２に入力され、その立ち上がりのタイミングでパルス幅の狭いパルス信号Ｐ２が生成される。パルス信号Ｐ２はパルス生成回路１３に入力され、パルス幅ｖ1 秒（ｕ1 ＜ｖ1 ＜ｕmin ）のパルス信号Ｐ３が生成される。一方、パルス信号Ｐ４は微分回路１４に入力され、その立ち上がりのタイミングでパルス幅の狭いパルス信号Ｐ５が生成される。パルス信号Ｐ５はパルス生成回路１５に入力され、パルス幅ｖ2 秒（ｕ1 ＜ｖ2 ＜ｕmin ）のパルス信号Ｐ６が生成される。パルス信号Ｐ３とパルス信号Ｐ６はＡＮＤ回路１６に入力され、その論理積をとったＡＮＤ信号Ｐ７がチャネル１，２に対応するフレームの先頭（ここではチャネル２の信号の前縁）を表す信号として出力される。 The configuration and operation of this embodiment will be described below with reference to FIGS. The multiplexed signal D is input to the signal switching circuit 11, and a logic “1” signal is alternately output to the two output terminals, which are designated as pulse signals P1 and P4, respectively. The pulse signal P1 is input to the differentiation circuit 12, and a pulse signal P2 having a narrow pulse width is generated at the rising timing. The pulse signal P2 is input to the pulse generation circuit 13, and a pulse signal P3 having a pulse width v 1 second (u 1 <v 1 <u min ) is generated. On the other hand, the pulse signal P4 is input to the differentiation circuit 14, and a pulse signal P5 having a narrow pulse width is generated at the rising timing. The pulse signal P5 is input to the pulse generation circuit 15, and a pulse signal P6 having a pulse width v 2 seconds (u 1 <v 2 <u min ) is generated. The pulse signal P3 and the pulse signal P6 are input to the AND circuit 16, and the AND signal P7 obtained by ANDing them is a signal representing the head of the frame corresponding to the channels 1 and 2 (here, the leading edge of the signal of the channel 2). Is output.

ここで、多重化信号Ｄのチャネル１，２の信号は、信号切り替え回路１１から微分回路１２，１４に交互に出力されるが、どちらが先になってもパルス生成回路１３，１５でそれぞれパルス幅ｖ1 ，ｖ2 のパルス信号Ｐ３，Ｐ６に変換され、ＡＮＤ回路１６でパルス信号Ｐ３，Ｐ６の重なりをＡＮＤ信号Ｐ７として取り出すことができ、これをフレームの先頭として認識することができる。 Here, the signals 1 and 2 of the multiplexed signal D are alternately output from the signal switching circuit 11 to the differentiating circuits 12 and 14, but the pulse generation circuits 13 and 15 each have a pulse width regardless of which is first. It is converted into pulse signals P3 and P6 of v 1 and v 2 and the AND circuit 16 can take out the overlap of the pulse signals P3 and P6 as an AND signal P7, which can be recognized as the head of the frame.

一方、パルス信号Ｐ３とパルス信号Ｐ６はＯＲ回路１７に入力され、その論理和をとったＯＲ信号Ｐ８が多重化信号Ｄのパルス幅を拡張した信号として出力される。   On the other hand, the pulse signal P3 and the pulse signal P6 are input to the OR circuit 17, and an OR signal P8 obtained by ORing them is output as a signal obtained by extending the pulse width of the multiplexed signal D.

このＡＮＤ信号Ｐ７を入力するパルス生成回路２１は、ＡＮＤ信号Ｐ７の前縁（チャネル２のパルスの前縁）から多重化信号Ｄのチャネル３の信号までのパルス幅ｘ１を有するパルス信号Ｐ11を発生し、ラッチ回路３１は、このパルス信号Ｐ11の立ち下がりで多重化信号Ｄのパルス幅を拡張したＯＲ信号Ｐ８をラッチすることにより、チャネル３の信号Ｄ１を分離出力する。同様にパルス生成回路２２はパルス幅ｘ２のパルス信号Ｐ12を発生し、ラッチ回路３２はＯＲ信号Ｐ８からチャネル４の信号Ｄ２を分離出力する。パルス生成回路２３はパルス幅ｘ３のパルス信号Ｐ13を発生し、ラッチ回路３３はＯＲ信号Ｓ８からチャネル５の信号Ｄ３を分離出力する。パルス生成回路２４はパルス幅ｘ４のパルス信号Ｐ14を発生し、ラッチ回路３４はＯＲ信号Ｓ８からチャネル６の信号Ｄ４を分離出力する。パルス生成回路２５はパルス幅ｘ５のパルス信号Ｐ15を発生し、ラッチ回路３５はＯＲ信号Ｓ８からチャネル７の信号Ｄ５を分離出力する。パルス生成回路２６はパルス幅ｘ６のパルス信号Ｐ16を発生し、ラッチ回路３６はＯＲ信号Ｓ８からチャネル８の信号Ｄ６を分離出力する。   The pulse generation circuit 21 receiving the AND signal P7 generates a pulse signal P11 having a pulse width x1 from the leading edge of the AND signal P7 (the leading edge of the pulse of the channel 2) to the channel 3 signal of the multiplexed signal D. The latch circuit 31 latches and outputs the signal D1 of the channel 3 by latching the OR signal P8 obtained by extending the pulse width of the multiplexed signal D at the falling edge of the pulse signal P11. Similarly, the pulse generation circuit 22 generates a pulse signal P12 having a pulse width x2, and the latch circuit 32 separates and outputs the signal D2 of the channel 4 from the OR signal P8. The pulse generation circuit 23 generates a pulse signal P13 having a pulse width x3, and the latch circuit 33 separates and outputs the signal D3 of the channel 5 from the OR signal S8. The pulse generation circuit 24 generates a pulse signal P14 having a pulse width x4, and the latch circuit 34 separates and outputs the signal D4 of the channel 6 from the OR signal S8. The pulse generation circuit 25 generates a pulse signal P15 having a pulse width x5, and the latch circuit 35 separates and outputs the signal D5 of the channel 7 from the OR signal S8. The pulse generation circuit 26 generates a pulse signal P16 having a pulse width x6, and the latch circuit 36 separates and outputs the signal D6 of the channel 8 from the OR signal S8.

なお、パルス生成回路１３，１５，２１〜２６は、単安定マルチバイブレータ回路を用いて容易に所要のパルス幅を有する信号を生成することができる。   The pulse generation circuits 13, 15, 21 to 26 can easily generate a signal having a required pulse width using a monostable multivibrator circuit.

このように、本実施形態の信号分離回路では、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、単安定マルチバイブレータ回路、微分回路、ＡＮＤ回路、ＯＲ回路、ラッチ回路（ＤＦＦ回路）などの論理回路のみで、多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。   As described above, in the signal separation circuit according to the present embodiment, a monostable multivibrator circuit, a differentiation circuit, an AND circuit, a clock generated by a CDR circuit including a VCO with large power consumption and a PLL with a long pull-in time are used. With only a logic circuit such as an OR circuit or a latch circuit (DFF circuit), the signal of each channel can be separated from the multiplexed signal, and power consumption can be greatly reduced.

また、フレーム先頭のタイミング抽出は、チャネル１，２の信号のパルス間隔が狭いことを検出することによって行われ、パルス幅は判別動作に影響を及ぼさないので、パルス幅の短いＲＺ信号を用いて光送信器の送信電力を削減しつつ、受信信号のパルス幅精度への要求条件を緩和することができ、部品コストを低減させることができる。   Also, the timing of the beginning of the frame is extracted by detecting that the pulse interval of the signals of channels 1 and 2 is narrow, and the pulse width does not affect the discrimination operation, so the RZ signal with a short pulse width is used. While reducing the transmission power of the optical transmitter, the requirements for the pulse width accuracy of the received signal can be relaxed, and the component cost can be reduced.

（第２の実施形態）
図４は、本発明の第２の実施形態の構成例を示す。図５は、本発明の第２の実施形態の動作例を示す。 (Second Embodiment)
FIG. 4 shows a configuration example of the second embodiment of the present invention. FIG. 5 shows an operation example of the second embodiment of the present invention.

図４において、本実施形態の特徴は、第１の実施形態の信号切り替え回路１１を分周回路１８および信号反転回路１９に置き換えたものであり、その他の構成は第１の実施形態と同様である。   In FIG. 4, the feature of this embodiment is that the signal switching circuit 11 of the first embodiment is replaced with a frequency divider circuit 18 and a signal inverting circuit 19, and the other configurations are the same as those of the first embodiment. is there.

以下、図４および図５を参照して本実施形態の構成および動作について説明する。多重化信号Ｄは分周回路１８に入力され、多重化信号Ｄの各チャネルの立ち上がりで論理が遷移するパルス信号Ｐ９となる。パルス信号Ｐ９を入力する微分回路１２は、チャネル１またはチャネル２のいずれかの立ち上がり、それに１つおきに続く論理「１」のチャネルの立ち上がりに同期したパルス信号Ｐ２を出力する。ここでは、第１のフレームでチャネル１，３，７の立ち上がりのタイミングでパルス信号Ｐ２が生成される。パルス信号Ｐ２はパルス生成回路１３に入力され、パルス幅ｖ1 秒（ｕ1 ＜ｖ1 ＜ｕmin ）のパルス信号Ｐ３になる。 Hereinafter, the configuration and operation of the present embodiment will be described with reference to FIGS. 4 and 5. The multiplexed signal D is input to the frequency dividing circuit 18, and becomes a pulse signal P9 whose logic changes at the rising edge of each channel of the multiplexed signal D. The differentiating circuit 12 to which the pulse signal P9 is input outputs a pulse signal P2 that is synchronized with the rising edge of either channel 1 or channel 2 and the rising edge of every other logic “1” channel. Here, the pulse signal P2 is generated at the rising timing of the channels 1, 3, and 7 in the first frame. The pulse signal P2 is input to the pulse generation circuit 13 and becomes a pulse signal P3 having a pulse width v 1 second (u 1 <v 1 <u min ).

また、パルス信号Ｐ９は分岐して信号反転回路１９に入力され、論理反転したパルス信号Ｐ10が微分回路１４に入力され、ここでは第１のフレームでチャネル２，６の立ち上がりのタイミングでパルス信号Ｐ５が生成される。パルス信号Ｐ５はパルス生成回路１５に入力され、パルス幅ｖ2 秒（ｕ1 ＜ｖ2 ＜ｕmin ）のパルス信号Ｐ６になる。なお、微分回路１４が入力パルスの立ち下がりのタイミングでパルス信号を生成する構成であれば、信号反転回路１９は不要である。 The pulse signal P9 is branched and input to the signal inverting circuit 19, and the logically inverted pulse signal P10 is input to the differentiating circuit 14. Here, the pulse signal P5 is detected at the rising timing of the channels 2 and 6 in the first frame. Is generated. The pulse signal P5 is input to the pulse generation circuit 15, and becomes a pulse signal P6 having a pulse width v 2 seconds (u 1 <v 2 <u min ). If the differentiating circuit 14 is configured to generate a pulse signal at the falling timing of the input pulse, the signal inverting circuit 19 is unnecessary.

次のフレームでは、チャネル２の立ち上がりのタイミングでパルス信号Ｐ２が生成され、チャネル１の立ち上がりのタイミングでパルス信号Ｐ５が生成される。同様に、パルス生成回路１３，１５でそれぞれパルス信号Ｐ３，Ｐ６が生成される。このように、チャネル１，２に対する分周回路１８の遷移タイミングにかかわらず、チャネル１，２に対応するパルス信号Ｐ３，Ｐ６は、必ずチャネル２の立ち上がり部分で重なることになる。   In the next frame, the pulse signal P2 is generated at the rising timing of the channel 2, and the pulse signal P5 is generated at the rising timing of the channel 1. Similarly, pulse generation circuits 13 and 15 generate pulse signals P3 and P6, respectively. As described above, the pulse signals P3 and P6 corresponding to the channels 1 and 2 always overlap at the rising portion of the channel 2 regardless of the transition timing of the frequency dividing circuit 18 for the channels 1 and 2.

パルス信号Ｐ３とパルス信号Ｐ６はＡＮＤ回路１６に入力され、その論理積をとったＡＮＤ信号Ｐ７がチャネル１，２に対応するフレームの先頭（ここではチャネル２の信号の前縁）を表す信号として出力される。以下、多重化信号Ｄに対応するパルス信号Ｐ８から各チャネルの信号を分離する動作は第１の実施形態と同様である。   The pulse signal P3 and the pulse signal P6 are input to the AND circuit 16, and the AND signal P7 obtained by ANDing them is a signal representing the head of the frame corresponding to the channels 1 and 2 (here, the leading edge of the signal of the channel 2). Is output. Hereinafter, the operation of separating the signal of each channel from the pulse signal P8 corresponding to the multiplexed signal D is the same as that of the first embodiment.

本発明の信号分離回路に入力する多重化信号のフレーム構成例を示す図。The figure which shows the example of a frame structure of the multiplexed signal input into the signal separation circuit of this invention. 本発明の第１の実施形態の構成例を示す図。The figure which shows the structural example of the 1st Embodiment of this invention. 本発明の第１の実施形態の動作例を示す図。The figure which shows the operation example of the 1st Embodiment of this invention. 本発明の第２の実施形態の構成例を示す図。The figure which shows the structural example of the 2nd Embodiment of this invention. 本発明の第２の実施形態の動作例を示す図。The figure which shows the operation example of the 2nd Embodiment of this invention. ２チャネル多重化信号を分離する従来の信号分離回路の構成例を示す図。The figure which shows the structural example of the conventional signal separation circuit which isolate | separates 2 channel multiplexed signals. ＣＤＲ回路の動作例を説明する図。FIG. 9 illustrates an operation example of a CDR circuit. ２チャネル多重化信号を分離する従来の信号分離回路の動作例を示す図。The figure which shows the operation example of the conventional signal separation circuit which isolate | separates 2 channel multiplexing signal. ４チャネル多重化信号を分離する従来の信号分離回路の構成例を示す図。The figure which shows the structural example of the conventional signal separation circuit which isolate | separates 4 channel multiplexing signal. ４チャネル多重化信号を分離する従来の信号分離回路の動作例を示す図。The figure which shows the operation example of the conventional signal separation circuit which isolate | separates 4 channel multiplexing signal.

符号の説明Explanation of symbols

１１ 信号切り替え回路
１２，１４ 微分回路
１３，１５，２１〜２６ パルス生成回路
１６ ＡＮＤ回路
１７ ＯＲ回路
１８ 分周回路
１９ 信号反転回路
３１〜３６ ラッチ回路 DESCRIPTION OF SYMBOLS 11 Signal switching circuit 12, 14 Differentiation circuit 13, 15, 21-26 Pulse generation circuit 16 AND circuit 17 OR circuit 18 Dividing circuit 19 Signal inversion circuit 31-36 Latch circuit

Claims (5)

Ｎチャネル（Ｎは４以上の整数）のＲＺパルス列で１フレームを構成し、隣接するチャネルの前縁の間隔または後縁の間隔をパルス間隔としたときに、フレーム先頭から第１チャネルと第２チャネルのパルス間隔ｕ1 が他の隣接するチャネル間のパルス間隔ｕk （ｋは２〜Ｎ）の最小値ｕmin よりも狭くなるように形成された多重化信号を入力し、各チャネルのパルス幅をｕ1 よりも広く、ｕmin よりも狭くなる範囲で拡幅した拡幅パルス列を出力する拡幅手段と、
前記拡幅パルス列を入力し、隣接するチャネルのパルスの重なりを前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、
前記各チャネルのパルス間隔ｕk に応じて、前記フレーム先頭タイミングから第３チャネル〜第Ｎチャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第Ｎチャネルのデータをそれぞれラッチして出力するラッチ手段と
を備えたことを特徴とする信号分離回路。 When one frame is composed of RZ pulse trains of N channels (N is an integer of 4 or more) and the interval between the leading edges or the trailing edges of adjacent channels is set as the pulse interval, the first channel and the second channel from the beginning of the frame A multiplexed signal formed such that the pulse interval u 1 of the channel is narrower than the minimum value u min of the pulse interval u k (k is 2 to N) between other adjacent channels is input, and the pulse of each channel A widening means for outputting a widened pulse train having a width wider than u 1 and narrower than u min ;
A frame head timing detection means for inputting the widened pulse train and detecting an overlap of pulses of adjacent channels as a head timing of the frame;
In response to said pulse interval u k of each channel, said generating a latch pulse having a pulse width of the frame head timing to the pulses of the third channel to N-th channel, a third channel-at the trailing edge of each latch pulse And a latch means for latching and outputting N-channel data, respectively. 請求項１に記載の信号分離回路において、
前記拡幅手段は、
前記多重化信号を入力し、２つの出力端子から交互に論理「１」のパルスを出力する信号切り替え回路と、
前記２つの出力端子の一方から出力される各パルスの前縁のタイミングで第１のパルスを出力する第１の微分回路と、
前記第１のパルスをトリガとして、パルス幅が前記ｕ1 よりも広く、前記ｕmin よりも狭いパルス幅を有する第１の拡幅パルスを出力する第１のパルス生成回路と、
前記２つの出力端子の他方から出力される各パルスの前縁のタイミングで第２のパルスを出力する第２の微分回路と、
前記第２のパルスをトリガとして、パルス幅が前記ｕ1 よりも広く、前記ｕmin よりも狭いパルス幅を有する第２の拡幅パルスを出力する第２のパルス生成回路とを備え、
前記フレーム先頭タイミング検出手段は、前記第１の拡幅パルスと前記第２の拡幅パルスを入力し、その論理和信号を前記フレーム先頭タイミングに対応するパルスとして出力する構成である
ことを特徴とする信号分離回路。 The signal separation circuit according to claim 1.
The widening means includes
A signal switching circuit for inputting the multiplexed signal and alternately outputting logic “1” pulses from two output terminals;
A first differentiating circuit that outputs a first pulse at a timing of a leading edge of each pulse output from one of the two output terminals;
A first pulse generation circuit that outputs a first widened pulse having a pulse width wider than u 1 and narrower than u min using the first pulse as a trigger;
A second differentiating circuit for outputting a second pulse at the timing of the leading edge of each pulse output from the other of the two output terminals;
A second pulse generation circuit that outputs a second widened pulse having a pulse width wider than u 1 and narrower than u min using the second pulse as a trigger;
The frame head timing detection means is configured to receive the first widened pulse and the second widened pulse and output a logical sum signal as a pulse corresponding to the frame head timing. Separation circuit. 請求項１に記載の信号分離回路において、
前記拡幅手段は、
前記多重化信号を入力し、各チャネルの論理「１」のパルスで論理が遷移する分周パルスを出力する分周回路と、
前記分周パルスの前縁のタイミングで第１のパルスを出力する第１の微分回路と、
前記第１のパルスをトリガとして、パルス幅が前記ｕ1 よりも広く、前記ｕmin よりも狭いパルス幅を有する第１の拡幅パルスを出力する第１のパルス生成回路と、
前記分周パルスの後縁のタイミングで第２のパルスを出力する第２の微分回路と、
前記第２のパルスをトリガとして、パルス幅が前記ｕ1 よりも広く、前記ｕmin よりも狭いパルス幅を有する第２の拡幅パルスを出力する第２のパルス生成回路とを備え、
前記フレーム先頭タイミング検出手段は、前記第１の拡幅パルスと前記第２の拡幅パルスを入力し、その論理和信号を前記フレーム先頭タイミングに対応するパルスとして出力する構成である
ことを特徴とする信号分離回路。 The signal separation circuit according to claim 1.
The widening means includes
A frequency divider that inputs the multiplexed signal and outputs a frequency-divided pulse in which the logic transitions with a logic “1” pulse of each channel;
A first differentiating circuit for outputting a first pulse at a timing of a leading edge of the divided pulse;
A first pulse generation circuit that outputs a first widened pulse having a pulse width wider than u 1 and narrower than u min using the first pulse as a trigger;
A second differentiating circuit for outputting a second pulse at the timing of the trailing edge of the divided pulse;
A second pulse generation circuit that outputs a second widened pulse having a pulse width wider than u 1 and narrower than u min using the second pulse as a trigger;
The frame head timing detection means is configured to receive the first widened pulse and the second widened pulse and output a logical sum signal as a pulse corresponding to the frame head timing. Separation circuit. 請求項１に記載の信号分離回路において、
前記ラッチ手段は、
前記フレーム先頭タイミングを示すパルスをトリガとして、第３チャネル〜第Ｎチャネルのパルスの後縁近傍までのパルス幅を有する第３のラッチパルス〜第Ｎのラッチパルスをそれぞれ生成する（Ｎ−２）個のパルス生成回路と、
前記第３のラッチパルス〜第Ｎのラッチパルスの後縁で前記拡幅パルス列をラッチし、それぞれ第３のチャネル〜第Ｎのチャネルのデータを出力する（Ｎ−２）個のラッチ回路と
を備えたことを特徴とする信号分離回路。 The signal separation circuit according to claim 1.
The latch means includes
Using the pulse indicating the frame head timing as a trigger, a third latch pulse to an Nth latch pulse having a pulse width from the third channel to the Nth channel pulse in the vicinity of the trailing edge are respectively generated (N-2). Pulse generators;
(N-2) latch circuits for latching the widened pulse train at the trailing edge of the third latch pulse to the Nth latch pulse and outputting the data of the third channel to the Nth channel, respectively. A signal separation circuit characterized by that. Ｎチャネル（Ｎは４以上の整数）のＲＺパルス列で１フレームを構成し、隣接するチャネルの前縁の間隔または後縁の間隔をパルス間隔としたときに、フレーム先頭から第１チャネルと第２チャネルのパルス間隔ｕ1 が他の隣接するチャネル間のパルス間隔ｕk （ｋは２〜Ｎ）の最小値ｕmin よりも狭くなるように形成された多重化信号を入力し、各チャネルのパルス幅をｕ1 よりも広く、ｕmin よりも狭くなる範囲で拡幅した拡幅パルス列を出力する拡幅ステップと、
前記拡幅パルス列を入力し、隣接するチャネルのパルスの重なりを前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出ステップと、
前記各チャネルのパルス間隔ｕk に応じて、前記フレーム先頭タイミングから第３チャネル〜第Ｎチャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第Ｎチャネルのデータをそれぞれラッチして出力するラッチステップと
を有することを特徴とする信号分離方法。 When one frame is composed of RZ pulse trains of N channels (N is an integer of 4 or more) and the interval between the leading edges or the trailing edges of adjacent channels is set as the pulse interval, the first channel and the second channel from the beginning of the frame A multiplexed signal formed such that the pulse interval u 1 of the channel is narrower than the minimum value u min of the pulse interval u k (k is 2 to N) between other adjacent channels is input, and the pulse of each channel A widening step for outputting a widened pulse train having a width wider than u 1 and narrower than u min ;
A frame head timing detection step for inputting the widened pulse train and detecting an overlap of pulses of adjacent channels as a head timing of the frame;
In response to said pulse interval u k of each channel, said generating a latch pulse having a pulse width of the frame head timing to the pulses of the third channel to N-th channel, a third channel-at the trailing edge of each latch pulse And a latch step for latching and outputting N-channel data, respectively.
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