JP4756746B2 - Semiconductor device and manufacturing method thereof - Google Patents

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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Description

【０００１】
【発明の属する技術分野】
本発明は、製造中のパターンの疎密に起因する段差を低減するためのダミーパターンを有する半導体装置およびダミーパターンの配置方法に関する。
【０００２】
【従来の技術】
従来から、ＣＭＰ（Chemical Mechanical Polishing）工程において、本来形成されるべき素子形成領域のパターンの疎密に起因して素子分離領域の分離絶縁膜に生じる平坦性の低下の問題を抑制するために、素子分離領域にダミーパターンを配置する半導体装置は知られている。
【０００３】
たとえば、特開平８−２１３３９６号公報では、配線層におけるダミーパターンの例が、また、特開平９−１８１１５９号公報では、素子形成領域パターンを分離するために、ＳＴＩ（Shallow Trench Isolation）、すなわち、シャロウトレンチ分離を用いたときのダミーパターンの例が開示されている。
【０００４】
また、近年用いられている半導体装置においては、その製造工程を簡略化するため、全ての素子間の分離をＳＴＩで行なっている。そのため、図１８に示すように、素子分離領域１０３は非常に広い領域となる。
【０００５】
図１８に示すように、半導体基板１０１の素子分離領域１０３にトレンチ１０３ａ、１０３ｂを形成し、このトレンチ１０３ａ、１０３ｂを覆うように絶縁膜１０２を堆積する。その後、ＣＭＰやエッチバックを行なって平坦化を行なう。
【０００６】
このとき、図１９に示すように、広いトレンチ１０３ａ内に形成された分離絶縁膜１０２ａの表面は、狭いトレンチ１０３ｂ内に形成された分離絶縁膜１０２ｂの表面に比較して大きく窪んでしまう。
【０００７】
この大きな窪みを抑制する手段として、図２０に示すように、広いトレンチ１０３ａ内にダミーパターン１０５を形成した後に絶縁膜１０２を堆積してＣＭＰ等を実行する方法がある。
【０００８】
この方法によれば、図２１に示すように、ＣＭＰ等を実行した後に広いトレンチ１０３ａ内に残る分離絶縁膜１０２ａの表面は大きく窪むことがない。そのため、ダミーパターン１０５を設けずにＣＭＰ等を行なった図１９に示す場合と比較して、広いトレンチ１０３ａ内に形成された分離絶縁膜１０２ａ表面の平坦性は向上する。つまり、半導体装置の平坦性を向上することができる。
【０００９】
【発明が解決しようとする課題】
ところで、半導体装置の平坦性や寸法制御性をさらに向上するには、ダミーパターン１０５のピッチ（幅）を小さくすることが有効である。それにより、半導体装置全体に網羅的にダミーパターン１０５を配置することができ、寸法制御性を向上しながら半導体装置の平坦性をも向上することができる。
【００１０】
しかしながら、従来のダミーパターン１０５は、ＣＡＤ（Calculation Automatic Design）処理により自動的に配置され、またダミーパターン１０５のピッチは一定であったため、半導体装置全体に網羅的にピッチの小さいダミーパターン１０５を配置することが困難であった。
【００１１】
それは、ダミーパターン１０５のピッチを小さくして半導体装置全体に網羅的にダミーパターン１０５を配置すると、ＣＡＤ処理時間が増大するばかりでなく、ＣＡＤ処理容量が増大して処理できなくなる場合が生じるからである。
【００１２】
また、次のような問題もあった。すなわち、半導体装置全体に一様にダミーパターン１０５を配置した場合、もともとパターンが密であった領域にもダミーパターン１０５が配置されることとなり、充分な平坦性向上効果が得られないという問題もあった。
【００１３】
本発明は、上記のような課題を解決するためになされたものであり、その目的は、半導体装置の平坦性を向上するとともに、ダミーパターン配置のためのＣＡＤ処理時間を短縮し、かつＣＡＤ処理容量を低減することにある。
【００１４】
【課題を解決するための手段】
本発明に係る半導体装置は、１つの局面では、半導体基板上に形成された素子パターンと、素子パターンと同一レイヤに配置される第１ダミーパターンと、素子パターンと同一レイヤに配置され第１ダミーパターンと異なるピッチの第２ダミーパターンとを備える。ここで、同一レイヤとは、たとえば図１３において隣合うダミーパターン５ａ，５ｂのように、半導体基板あるいは半導体基板上においてほぼ同一高さの位置に存在する層あるいは部分のことを称する。また、素子パターンとは、素子を構成するパターンのことを称し、後述するように活性領域パターンや、配線パターン等を含む概念である。
【００１５】
上記のように異なるピッチの第１および第２ダミーパターンを設けることにより、たとえば素子分離領域における広い領域には相対的に大きいピッチの第１ダミーパターンを配置し、比較的狭い領域には相対的に小さいピッチの第２ダミーパターンを配置することができる。それにより、半導体装置全体に網羅的にダミーパターンを配置することができる。また、たとえばピッチの大きい順に第１および第２ダミーパターンを配置することにより、小さいピッチのダミーパターン配置のための処理領域を実質的に削減することができ、全領域に小さいピッチのダミーパターンを配置する場合と比較して、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００１６】
なお、上記素子パターンは、半導体基板に素子分離領域によって分離形成された素子形成領域パターン（活性領域パターン）を含む。この場合、第１および第２ダミーパターンは、素子分離領域に配置される。
【００１７】
また上記素子パターンは、半導体基板上に形成された配線パターンをも含む。この場合、第１および第２ダミーパターンは、配線パターンの周囲に配置される。
【００１８】
上記のいずれの場合にも、半導体装置全体に網羅的にダミーパターンを配置することができる。
【００１９】
本発明に係る半導体装置は、他の局面では、半導体基板上の複数のメッシュ領域（分割領域）と、メッシュ領域内に位置する素子パターンと、メッシュ領域の面積に対する素子パターンの面積である素子パターンの占有率に応じた占有率となるようにメッシュ領域内に配置されたダミーパターンとを備える。
【００２０】
このように半導体基板上の領域を複数に分割するメッシュ領域内における素子パターンの占有率に応じてダミーパターンを配置することにより、素子パターンの疎密に応じて各メッシュ領域内にダミーパターンを適切に配置することができる。それにより、半導体装置全体に網羅的にダミーパターンを配置することができるとともに各メッシュ領域間における凸部の割合のばらつきを小さくすることができ、結果として半導体装置の平坦性を向上することができる。また、素子パターンの疎密に応じて適切な大きさのダミーパターンを配置することにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２１】
上記ダミーパターンは、好ましくは、ピッチの異なる第１および第２ダミーパターンを含む。それにより、半導体装置の平坦性をさらに向上することができる。
【００２２】
なお、いずれの局面においても、第１ダミーパターンの配置と、第２ダミーパターンの配置とを別ステップで行なうことが好ましい。また、半導体装置が第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とを有する場合、第１領域への第１ダミーパターンの配置と、第２領域への第２ダミーパターンの配置とを別ステップで行なうことが好ましい。さらに、ピッチの大きいダミーパターンから順に配置することが好ましい。
【００２３】
このように異なるピッチのダミーパターンの配置を別ステップで行なうことにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２４】
本発明に係るダミーパターンの配置方法は、１つの局面では、同一レイヤに配置された相対的にピッチの大きい第１ダミーパターンと相対的にピッチの小さい第２ダミーパターンとを備えた半導体装置におけるダミーパターンの配置方法であって、第１ダミーパターンの配置と第２ダミーパターンを配置とを別ステップで行なう。
【００２５】
それにより、上述のようにＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２６】
上記半導体装置の素子分離領域に第１および第２ダミーパターンを配置し、素子分離領域を、第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とに区分する。この場合、第１領域に第１ダミーパターンを配置した後に、第２領域に第２ダミーパターンを配置することが好ましい。
【００２７】
また、半導体装置の配線パターンの周囲に第１および第２ダミーパターンを配置し、配線パターン間の領域を、第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とに区分する。この場合、第１領域に第１ダミーパターンを配置した後に、第２領域に第２ダミーパターンを配置することが好ましい。
【００２８】
このように第１および第２ダミーパターンの形成領域を区分することにより、第２ダミーパターンの配置の際に第２領域の処理を行なえばよくなる。それにより、ＣＡＤ処理領域を低減することができ、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減に寄与し得る。
【００２９】
第１ダミーパターンは、第１上層ダミーパターンと、第１下層ダミーパターンとを有し、第２ダミーパターンは、第２上層ダミーパターンと、第２下層ダミーパターンとを有する。この場合、第１および第２下層ダミーパターンの配置データを、第１および第２上層ダミーパターンの配置データとして流用する。
【００３０】
このように下層のダミーパターンの配置データを流用することも、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減に寄与し得る。
【００３１】
本発明に係るダミーパターンの配置方法は、他の局面では、下記の各ステップを備える。半導体チップ領域を複数のメッシュ領域に分割する。メッシュ領域の面積に対するメッシュ領域内に位置する素子パターンの面積である第１占有率に基いて、メッシュ領域の面積に対するメッシュ領域内に配置するダミーパターン面積である第２占有率を決定する。メッシュ領域におけるダミーパターンの占有率が第２占有率となるようにダミーパターンをメッシュ領域内に配置する。
【００３２】
上記のようにメッシュ領域における素子パターンの第１占有率に基いてダミーパターンを配置することにより、メッシュ領域間における凸部の割合のばらつきを小さくすることができ、半導体装置の平坦性を向上することができる。また、上記の第１占有率に基いて適切な大きさのダミーパターンを配置することにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００３３】
上記ダミーパターンの配置ステップは、メッシュ領域におけるダミーパターンの占有率が第２占有率となるようにダミーパターンの大きさを調整するステップを含む。それにより、ダミーパターンの大きさを適正化することができ、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００３４】
第２占有率を決定するステップは、第１占有率を求めた後、フーリエ変換して半導体チップ領域全体の占有率分布を求めるステップを含むものであってもよい。この場合、ダミーパターンの配置ステップは、上記占有率分布に従ってダミーパターンを配置するステップを含む。
【００３５】
また、第２占有率を決定するステップは、各々のメッシュ領域について第１占有率を求めた後、複数のメッシュ領域の占有率を平均した平均占有率を求めるステップを含ものであってもよい。この場合、ダミーパターンの配置ステップは、上記平均占有率に従ってダミーパターンを配置するステップを含む。
【００３６】
上記のようにして第２占有率を求めることで、より効果的にダミーパターンの選択配置が可能となる。
【００３７】
上記の第１占有率が大きいほど第２占有率を小さくすることが好ましい。それにより、メッシュ領域間における凸部の割合のばらつきを小さくすることができる。
【００３８】
上記第２占有率を決定するステップは、好ましくは、下層における第１占有率を加算して第２占有率を求めるステップを含む。ここで、「加算」とは、第１占有率を考慮して第２占有率を決定することを意味し、下層の第１占有率を単純に加える場合のみならず、下層の第１占有率から得られる所定の係数を第２占有率に乗じる場合等も含まれる。
【００３９】
このように下層の段差を考慮して上記第２占有率を決定することにより、パターンの密部同士あるいは疎部同士が積層された場合においても、半導体装置における段差を低減することができる。
【００４０】
上記のいずれの局面においても、第１ダミーパターンを第１セル領域内に配置し、第２ダミーパターンを第２セル領域内に配置し、第１セル領域のピッチを第２セル領域のピッチよりも大きくしてもよい。この場合、第２セル領域内における第２ダミーパターンの占有率を、第１セル領域内における第１ダミーパターンの占有率よりも高くする。
【００４１】
それにより、第１ダミーパターンを配置できない小さい領域に第２ダミーパターンを配置することができ、メッシュ領域間における凸部の割合のばらつきをさらに小さくすることができる。
【００４２】
【発明の実施の形態】
以下、図１から図１７を用いて本発明の実施の形態を説明する。
【００４３】
（実施の形態１）
まず、図１から図１１を用いて、本実施の形態１における半導体装置の設計フローを説明する。
【００４４】
図１に示すように、領域６０内に直交するグリッドで仕切られたセル領域６が複数配置され、このセル領域６内にダミーパターン５が配置される。図２に、図１における領域７の拡大図を示す。
【００４５】
図２に示すように、セル領域６の内側にある個々のダミーパターン５は、ＣＡＤデータ上では２頂点で形成できる長方形からなる形状となっている。それにより、ＣＡＤ上のデータ量を最小限に抑えることや、領域６０内におけるダミーパターンの占有率を容易に制御することができる。また、セル領域６内部の構成は、図３〜図６に示すような複数の長方形で構成されていてもよい。
【００４６】
次に、このようなダミーパターン５が配置されたセル領域６を複数有する領域６０に、素子形成領域パターン４、ウェル８、ゲート電極１２等を配置していくＣＡＤフローを、図７〜図１１を用いて説明する。なお、アルミニウム配線層の形成工程等は省略している。
【００４７】
まず、フロー１として、半導体装置を構成する領域（ＣＡＤチップ）６０全面に、ダミーパターン５を有するセル領域６をピッチＡのグリッド上に配置する。
【００４８】
その後、図７に示すように、領域６０内に、ウェル８（ｐウェルまたはｎウェル）、素子形成領域パターン４およびゲート電極１２を配置する。
【００４９】
次に、フロー２として、図８に示すように、素子形成領域パターン４と交差するセル領域６を削除する。このとき、素子形成領域パターン４に対して所望のオーバーサイズをかけておく。すなわち、少し大きめの素子形成領域パターン４を想定してセル領域６を削除する。それにより、素子形成領域パターン４とダミーパターン５との間の分離特性を十分に保つことができる。
【００５０】
次に、フロー３として、図９に示すように、ウェル８の境界線と交差するセル領域６を削除する。このとき、ウェル８に対して所望のオーバーサイズした図形からアンダーサイズした図形を差し引いた図形と交差するセル領域６を削除する。すなわち、実際のウェル８の境界線よりも少し大き目の領域の内側と、実際のウェル８より少し小さ目の領域の外側との間に位置する領域と交差するセル領域６を削除する。それにより、ウェル８の境界における分離特性を保つことができる。
【００５１】
さらに、フロー４として、図１０に示すように、ゲート電極１２が形成される領域と交差するセル領域６を削除する。このとき、ゲート電極１２を形成する領域に対しても所望のオーバーサイズをかけて、セル領域６を除去しておく。それにより、アライメントずれ等に対するマージン、すなわち、重ね合せ誤差に対する余裕を確保できる。
【００５２】
上記のフロー４を設けることで、ゲート電極１２の配線容量の増加、ゲート絶縁膜の信頼性に対する面積増加を伴わずに、ダミーパターンによる効果を得ることができる。
【００５３】
次に、ダミーパターン５を有しセル領域６のピッチＡよりも小さいピッチＢのセル領域６ａをグリッド上に配置する。そして、上記のセル領域６が残存する領域（第１領域）を禁止レイヤに加え、このセル領域６と交差するセル領域６ａを削除する。それにより、領域（第２領域）９内にのみ小さいピッチＢのセル領域６ａが残ることとなる。
【００５４】
その後、セル領域６ａについて上記のフロー２〜４を行ない、図１１に示すようにセル領域６が形成されていない領域９内に小さいピッチのセル領域６ａを配置する。つまり、小さいピッチのダミーパターン５を領域９内に配置する（フロー５）。以上のフロー経て、ピッチの異なる複数のセル領域（ダミーパターン）を別ステップで順次配置することができる。
【００５５】
上記のフロー１〜５を経て残ったセル領域６，６ａと素子形成領域パターン４とをマージする。すなわち、ＯＲ処理を行なってセル領域６，６ａと素子形成領域パターン４とを平面的に一体の形状とみなす。そして、同一のマスク（レチクル）に開口パターンを作り込む（フロー６）。
【００５６】
このマスクを用いて半導体基板に素子形成領域パターン４およびそれと同一レイヤのダミーパターン５を形成する。また、同様の手法で、ゲート電極１２およびそれと同一レイヤのダミーパターン５を形成する。
【００５７】
なお、上記のフロー２〜４については、順不同であり、フロー３およびフロー４については、プロセスにより省くことも可能である。また、それぞれのダミーパターン５の削除処理は、素子形成領域パターン４、ウェル８、ゲート電極１２を形成する領域を所望のサイズに処理した後、マージして一括処理してもよい。また、上記のフローの思想は、３種類以上のピッチのダミーパターンを配置する際にも適用可能である。
【００５８】
上記の設計フローによれば、大ピッチから微小ピッチに至る種々のピッチのダミーパターン５を適切な位置に形成することができる。それにより、素子分離領域の大きさに応じた最適なピッチのダミーパターン５を形成することができる。その結果、半導体装置全体に網羅的にダミーパターンを形成することができ、半導体装置の平坦性をさらに向上することができる。
【００５９】
また、大きいピッチのセル領域６から順に配置することにより、小さいピッチのセル領域６ａを配置する領域を、ピッチの大きいセル領域６が配置されていない領域９内のみとすることができる。つまり、大きいピッチのダミーパターンが配置されていない領域９内にのみ小さいピッチのダミーパターンが配置されることとなる。それにより、小さいピッチのダミーパターン配置のためのＣＡＤ処理領域を縮小することができ、全領域に小さいピッチのダミーパターンを配置する場合と比較して、ＣＡＤ処理時間の短縮およびメモリ使用量の低減が可能となる。
【００６０】
その結果、ピッチの異なる複数種類のダミーパターン５の自動配置が可能となり、半導体装置を製造するためのマスクの形成がより簡単となる。
【００６１】
（実施の形態２）
次に、本発明における半導体装置の一例を、図１２および図１３を用いて説明する。
【００６２】
図１２および図１３に示すように、本実施の形態における半導体装置は、素子形成領域パターン４、ピッチの異なる第１および第２活性領域（Ａ／Ａ：Active Area）ダミーパターン５ａ，５ｂと、素子分離領域に形成されたトレンチと、トレンチ内に埋め込まれた分離絶縁膜２ａと、ゲート絶縁膜１１と、ゲート電極１２と、ピッチの異なる第１および第２ゲートダミーパターン１３ａ，１３ｂとを備える。
【００６３】
第１および第２Ａ／Ａダミーパターン５ａ，５ｂは、素子形成領域パターン４と同一レイヤに設けられる。図１２および図１３に示す態様では、第１Ａ／Ａダミーパターン５ａのピッチＬ１は、第２Ａ／Ａダミーパターン５ｂのピッチＬ２よりも大きい。
【００６４】
第１および第２Ａ／Ａダミーパターン５ａ，５ｂを形成するには、素子形成領域パターン４を形成するためのマスクに、前述のフローに従って第１および第２Ａ／Ａダミーパターン５ａ，５ｂ用の開口を設ける。そして、このマスクを用いて、素子形成領域パターン４の形成と同時に、第１および第２Ａ／Ａダミーパターン５ａ，５ｂをも形成する。
【００６５】
第１および第２ゲートダミーパターン１３ａ，１３ｂは、ゲート電極１２と同一レイヤに設けられる。図１２および図１３に示すように、第１ゲートダミーパターン１３ａのピッチＬ１は、第２ゲートダミーパターン１３ｂのピッチＬ２よりも大きい。
【００６６】
第１および第２ゲートダミーパターン１３ａ，１３ｂを形成するには、前述のフローに従ってゲート電極１２を形成するためのマスクに、第１および第２ゲートダミーパターン１３ａ，１３ｂ用の開口を設ける。
【００６７】
そして、このマスクを用いて、ゲート絶縁膜１１上に、ゲート電極１２の形成と同時に第１および第２ゲートダミーパターン１３ａ，１３ｂを形成する。この第１および第２ゲートダミーパターン１３ａ，１３ｂは、第１および第２Ａ／Ａダミーパターン５ａ，５ｂの直上に形成される。
【００６８】
このように第１および第２ゲートダミーパターン１３ａ，１３ｂとゲート電極１２を同時に形成することによって、ゲート電極１２を形成するための導電層のエッチングが、ゲート電極１２となる部分だけでなく、半導体基板の表面全体で略均等に行われる。それにより、半導体基板の表面全体でエッチングガス等の分布が略均一になるため、ゲート電極１２のエッチングによる寸法制御性が向上する。
【００６９】
また、下層である第１および第２Ａ／Ａダミーパターン５ａ，５ｂと、上層である第１および第２ゲートダミーパターン１３ａ，１３ｂとを同一パターンとしているので、第１および第２Ａ／Ａダミーパターン５ａ，５ｂのパターンデータを利用して第１および第２ゲートダミーパターン１３ａ，１３ｂデータを得ることができる。
【００７０】
つまり、第１および第２Ａ／Ａダミーパターン５ａ，５ｂのパターンデータと、ゲート電極１２のパターンデータとをマージして同一のマスクにパターンを作り込むことができる。それにより、ＣＡＤ処理の負荷増加なく、ゲート電極形成工程における寸法制御性の向上を図ることができる。
【００７１】
（実施の形態３）
次に、図１４〜図１６を用いて、本発明の実施の形態３について説明する。
【００７２】
本実施の形態４では、図１４に示すように、ＣＡＤチップ（半導体チップ領域）全面をたとえば１０〜１０００μｍ程度の長さあるいは幅を有する複数のメッシュ領域１４に区切り、各メッシュ領域１４ごとに素子形成領域パターン（Ａ／Ａパターン）４の占有率を求める。この素子形成領域パターン占有率は、（各メッシュ領域内の素子形成領域パターン面積）／（各メッシュ領域の面積）で求める。
【００７３】
ここで、図１５および図１６を用いて、上記占有率についてより詳しく説明する。具体的には、Ａ／ＡダミーパターンのＡ／Ａ占有率について説明する。図１５および図１６は、トレンチ１５の形成後に埋込絶縁膜１６を形成した半導体装置の断面模式図である。
【００７４】
図１５は、たとえばプラズマＣＶＤ装置で堆積されたＴＥＯＳ酸化膜のように凹凸に対してコンフォーマルに堆積された例を示し、図１６は、たとえばＨＤＰ−ＣＶＤで堆積された酸化膜のようにエッチングと堆積とを繰り返し、凸部上に斜め４５度に埋込絶縁膜１６が延びる例を示す。
【００７５】
図１５および図１６において、ｔはトレンチ１５の深さ、ｄは埋込絶縁膜１６の堆積膜厚、ｘはＡ／Ａ凸部のＡ／Ａに対するサイジング量、ｎはＡ／Ａ凸部を判定する高さに対する係数を示す。
【００７６】
ＣＭＰで研磨、平坦化を行なう場合、凸部の占有率が広い範囲で異なると、ＣＭＰ研磨布の面圧の違いにより、研磨レートが異なり、絶対段差が残るという問題がある。具体的には、凸部の占有率が２０％以上異なると、有意段差が認められる。
【００７７】
そこで、凸部占有率を以下のように定義する。まず、図１５のように埋込絶縁膜１６がコンフォーマルに堆積された例では、ｘを、ｘ＝ｔ×ｃｏｓ（ｓｉｎ-1（ｎ））、図１６のように斜め４５度に埋込絶縁膜１６が延びる例では、ｘを、ｘ＝ｔ×ｎで表す。
【００７８】
ｎの値は研磨レートにより異なるが、０．５前後であるので、０．５と近似する。このとき、各Ａ／Ａに対してｘだけサイジングしたＡ／Ａ凸部の面積を、セル全体の面積で除したものを凸部の占有率（Ａ／Ａパターン占有率）とする。
【００７９】
上記のようにして各メッシュ領域１４ごとにＡ／Ａパターン占有率を求めた（フロー１）後、実施の形態１のフロー１〜４と同様のフロー２〜５を行なう。このフロー２〜５を経て残ったセル領域６と素子形成領域パターン４とをマージし、同一のマスクにパターンを形成する（フロー６）。
【００８０】
次に、各メッシュ領域１４内のセル領域６を下記の表１に従ってオーバーサイジング（拡大）あるいはアンダーサイジング（縮小）する。それにより、各メッシュ領域１４内のＡ／Ａダミーパターンの占有率を所望の値とする（フロー７）。
【００８１】
【表１】

Figure 0004756746
【００８２】
表１に示すように、各メッシュ領域１４内における素子形成領域パターン４の占有率が低い場合には、高いダミーパターン占有率を有するセル領域６を配置し、素子形成領域パターン４の占有率が高い場合には、低いダミーパターン占有率を有するセル領域６を配置する。
【００８３】
以上の処理を、セル領域６よりも面積が小さく狭いピッチＢ（ピッチＡ＞ピッチＢ）のセル領域６ａについて行ない、同一のマスクにパターンを形成する。このとき、セル領域６におけるダミーパターン占有率よりもセル領域６ａにおけるダミーパターン占有率を高くする。
【００８４】
上記のように各素子形成領域パターン（素子パターン）４の占有率に従って所望の占有率を有するＡ／Ａダミーパターンを配置することで、Ａ／Ａダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。
【００８５】
なお、上記のフロー３〜５は順不問であり、フロー４，５については省略可能である。また、各Ａ／Ａダミーパターンの削除処理は、素子形成領域パターン４、ウェル領域８の境界、ゲート電極１２を所望のサイジング処理後マージして、一括処理してもよい。また、フロー１，７についても、フロー２の後、フロー１，７の順で行なえばよく、上述の順に限らない。
【００８６】
（実施の形態４）
次に、本発明の実施の形態４について説明する。上記の実施の形態３では、Ａ／Ａにおけるダミーパターンの配置について説明したが、実施の形態３の思想はメタル配線等の配線パターンの周囲にダミーパターンを配置する場合にも適用できる。
【００８７】
まず、実施の形態３の場合と同様にＣＡＤチップを複数のメッシュ領域１４に区切り、各メッシュ領域１４ごとにメタル配線パターンのパターン占有率を求める。メタル配線パターン占有率は、（各メッシュ領域１４内におけるメタル配線パターンの面積）／（各メッシュ領域１４の面積）で求める（フロー１）。
【００８８】
次に、ＣＡＤチップ全面に、メタル配線ダミーパターンを有するセル領域６を直交するピッチＡのグリッド上にアレイ状に配置する（フロー２）。そして、メタル配線パターンと交差するセル領域６を削除する（フロー３）。このとき、メタル配線パターンに対し所望のオ−バーサイズをかけておくことにより、メタル配線パターンとメタル配線ダミーパターンとの分離を保つことができる。
【００８９】
以上のフローを経て残ったセル領域６とメタル配線パターンとをマージして同一のマスクにパターンを作り込む（フロー４）。
【００９０】
次に、実施の形態３の場合と同様に下記の表２に従って、所望の占有率のメタル配線ダミーパターンを有するセル領域６を各メッシュ領域１４内に配置する（フロー５）。
【００９１】
【表２】
Figure 0004756746
【００９２】
以上のフロー１〜５を、ピッチＢ（ピッチＡ＞ピッチＢ）のセル領域６ａについて行ない、同一のマスクにパターンを作り込む（フロー６）。このとき、セル領域６におけるメタル配線ダミーパターン占有率よりもセル領域６ａにおけるメタル配線ダミーパターン占有率を高くする。
【００９３】
以上のようにメタル配線パターン（素子パターン）の占有率に従って所望の占有率を有するメタル配線ダミーパターンを配置することにより、メタル配線ダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。なお、メタル配線パターン以外の配線パターンにも、本実施の形態の思想は適用可能である。
【００９４】
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５では、実施の形態３，４において各メッシュ領域１４ごとにＡ／Ａパターンやメタル配線パターン等の素子パターンのパターン占有率を求めた後、フーリエ変換してチップ全体の占有率分布を求める。
【００９５】
そして、この占有率分布に従い、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【００９６】
（実施の形態６）
次に、本発明の実施の形態６について説明する。本実施の形態６では、実施の形態３，４において各メッシュ領域１４ごとにＡ／Ａパターンやメタル配線パターン等の素子パターンのパターン占有率を求めた後、各メッシュ領域１４の占有率として、当該メッシュ領域１４と周辺ｎ（たとえば２以上１０以下の整数）個のメッシュ領域１４の占有率を平均した値を求める。
【００９７】
そして、この平均占有率に従い、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【００９８】
（実施の形態７）
次に、本発明の実施の形態７について説明する。多層配線工程では、配線が積層されるので、下層での段差が重畳される。よって、配線が密である領域同士あるいは配線が疎である領域同士が積層された場合、深刻な段差が生じることとなる。
【００９９】
そこで、本実施の形態７では、実施の形態４〜６において、各メッシュ領域１４における素子パターンの占有率を求めた後、この占有率に各メッシュ領域１４下における下層配線の占有率を加算し、この値を各メッシュ領域１４の占有率とする。
【０１００】
加算する際には、次のような係数ａを各メッシュ領域１４の占有率に乗じる。係数ａは、下層配線の残存段差（前工程平坦後段差）／当該配線層の段差（通常配線層の厚み）で求める。
【０１０１】
上記の係数ａを乗じた各メッシュ領域１４の占有率に従って、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【０１０２】
（実施の形態８）
次に、本発明の実施の形態８について説明する。本実施の形態８では、上記のような占有率を求めることなくダミーパターンを配置する。
【０１０３】
本実施の形態のフローは、実施の形態１のフロー１〜６と基本的に同様であるが、本実施の形態では、ピッチの小さいセル領域６ａを配置する際の条件を実施の形態１よりも具体的に規定している。
【０１０４】
すなわち、図１７に示すようにｎ回目に配置されるダミーパターンである第１ダミーパターン２０（長方形でも正方形でもよい）のサイズをｄｘ１×ｄｙ１とし、ｎ＋１回目に配置されるダミーパターンである第２ダミーパターン２１（長方形でも正方形でもよい）のサイズをｄｘ２×ｄｙ２、ｎ回目に配置されるセル領域である第１セル領域１８のピッチをｐｘ１×ｐｙ１、ｎ＋１回目に配置されるセル領域である第２セル領域１９のピッチをｐｘ２×ｐｙ２、第１セル領域１８の削除時のＡ／Ａオーバーサイズ量をｘ１、第２セル領域１９の削除時のＡ／Ａオーバーサイズ量をｘ２とした場合、下記の条件で第１および第２ダミーパターン２０，２１を配置する。
【０１０５】
条件は、ｐｘ１＞ｐｘ２、ｐｙ１＞ｐｙ２、ｐｘ１−ｄｘ１−２×ｘ２＜ｄｘ２、ｐｙ１−ｄｙ１−２×ｘ２＜ｄｙ２、（ｄｘ１×ｄｙ１）／（ｐｘ１×ｐｙ１）＜（ｄｘ２×ｄｙ２）／（ｐｘ２×ｐｙ２）である。
【０１０６】
ｎ回目にダミーパターンが配置されなかった領域は、もともとパターンの密な領域か、パターンは疎であるが離散的に配置されてダミーパターンサイズおよび削除時のオーバーサイズ量が大きくダミーパターンを配置できなかった領域でありダミーパターンの占有率が低い領域である。
【０１０７】
そこで、上記のような条件でｎ＋１回目以降のダミーパターンの配置を行なうことで、後者のようにダミーパターンの占有率が低い領域にダミーパターンを配置することができ、当該領域におけるダミーパターン占有率を高めることができる。
【０１０８】
以上のように何段階かに分けてダミーパターンを配置する際に、前段でダミーパターンが配置されなかったダミーパターン占有率の低い箇所に、該占有率の高いセル領域を配置することで、Ａ／Ａダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。また、ＣＡＤ処理時間も低減できる。
【０１０９】
（実施の形態９）
上記の実施の形態８ではＡ／Ａにおけるダミーパターン５の配置について説明したが、実施の形態８の思想はメタル配線等の配線パターン形成工程にも適用できる。
【０１１０】
ＣＡＤチップ全面にメタル配線ダミーパターンを、直交するピッチＡのグリッド上にアレイ状に配置し（フロー１）、メタル配線パターンと交差するメタル配線ダミーセルを削除する（フロー２）。このときメタル配線パターンに所望のオーバーサイズをかけ、メタル配線パターンとメタル配線ダミーパターンとの分離を確保する。
【０１１１】
以上のフローを経て残ったメタル配線ダミーセルと所望のメタル配線パターンとをマージし、同一のマスクにパターンを作り込む（フロー３）。
【０１１２】
上記のフロー１〜３を、さらに面積の小さいメタル配線ダミーパターンを有する狭いピッチのセル領域６ａについて行ない、同一のマスクにパターンを作り込む（フロー４）。このとき、実施の形態８と同様の条件でメタル配線ダミーパターンを配置する。
【０１１３】
それにより、実施の形態８の場合と同様に、メタル配線ダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。また、ＣＡＤ処理時間も低減できる。
【０１１４】
なお、以上の各実施の形態の特徴を適宜組合せることも可能である。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、半導体装置全体に網羅的にダミーパターンを配置することができるので、半導体装置の平坦性を向上することができる。また、ダミーパターン配置のためのＣＡＤ処理時間を短縮し、かつＣＡＤ処理容量を低減することができるので、異なるピッチの複数種類のダミーパターンを自動配置することができる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置において、ダミーパターンを有するセル領域が、直交するグリッド上に規則的に配置された状態を示す図である。
【図２】 図１の領域７を拡大した図である。
【図３】 セル領域の中に長方形のダミーパターンが複数配置された一例を示す図である。
【図４】 セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図５】 セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図６】 セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図７】 実施の形態１のＣＡＤフロー１を模式的に示す図である。
【図８】 実施の形態１のＣＡＤフロー２を模式的に示す図である。
【図９】 実施の形態１のＣＡＤフロー３を模式的に示す図である。
【図１０】 実施の形態１のＣＡＤフロー４を模式的に示す図である。
【図１１】 実施の形態１のＣＡＤフロー５を模式的に示す図である。
【図１２】 本発明の実施の形態２におけるダミーパターンを有する半導体装置の平面図である。
【図１３】 図１２に示す半導体装置の１００−１００線断面図である。
【図１４】 実施の形態３のＣＡＤフロー１を模式的に示す図である。
【図１５】 本発明の凸部占有率を説明するための図である。
【図１６】 本発明の凸部占有率を説明するための図である。
【図１７】 （ａ）および（ｂ）は、本発明の実施の形態８における特徴的なフローを説明するための図である。
【図１８】 従来のダミーパターンを有しない半導体装置において、分離絶縁膜形成用の絶縁膜を形成した状態の断面図である。
【図１９】 従来のダミーパターンを有しない半導体装置において、ＣＭＰで分離絶縁膜を形成した状態を示す図である。
【図２０】 従来のダミーパターンを有する半導体装置において、分離絶縁膜形成用の絶縁膜を形成した状態の断面図である。
【図２１】 従来のダミーパターンを有する半導体装置において、ＣＭＰで分離絶縁膜を形成した状態を示す図である。
【符号の説明】
１ 半導体基板、２ 絶縁膜、２ａ 分離絶縁膜、３ 素子分離領域、４ 素子形成領域パターン、５ ダミーパターン、５ａ 第１Ａ／Ａダミーパターン、５ｂ 第２Ａ／Ａダミーパターン、６，６ａ セル領域、７，９，６０ 領域、８ ウェル、１１ ゲート絶縁膜、１２ ゲート電極、１３ａ 第１ゲートダミーパターン、１３ｂ 第２ゲートダミーパターン、１４ メッシュ領域、１５ トレンチ、１６ 埋込絶縁膜、１７ 活性領域、１８ 第１セル領域、１９ 第２セル領域、２０ 第１ダミーパターン、２１ 第２ダミーパターン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a dummy pattern and a dummy pattern arrangement method for reducing a level difference due to pattern density during manufacture.
[0002]
[Prior art]
Conventionally, in a CMP (Chemical Mechanical Polishing) process, in order to suppress the problem of deterioration in flatness caused in the isolation insulating film of the element isolation region due to the density of the pattern of the element formation region to be originally formed, A semiconductor device in which a dummy pattern is arranged in an isolation region is known.
[0003]
For example, JP-A-8-213396 discloses an example of a dummy pattern in a wiring layer, and JP-A-9-181159 discloses an STI (Shallow Trench Isolation), that is, an element formation region pattern, that is, An example of a dummy pattern using shallow trench isolation is disclosed.
[0004]
In a semiconductor device used in recent years, all elements are separated by STI in order to simplify the manufacturing process. Therefore, as shown in FIG. 18, the element isolation region 103 is a very wide region.
[0005]
As shown in FIG. 18, trenches 103a and 103b are formed in the element isolation region 103 of the semiconductor substrate 101, and an insulating film 102 is deposited so as to cover the trenches 103a and 103b. Thereafter, planarization is performed by CMP or etchback.
[0006]
At this time, as shown in FIG. 19, the surface of the isolation insulating film 102a formed in the wide trench 103a is greatly recessed as compared with the surface of the isolation insulating film 102b formed in the narrow trench 103b.
[0007]
As a means for suppressing this large depression, as shown in FIG. 20, there is a method in which a dummy pattern 105 is formed in a wide trench 103a and then an insulating film 102 is deposited to perform CMP or the like.
[0008]
According to this method, as shown in FIG. 21, the surface of the isolation insulating film 102a remaining in the wide trench 103a after performing CMP or the like is not greatly depressed. Therefore, the flatness of the surface of the isolation insulating film 102a formed in the wide trench 103a is improved as compared with the case shown in FIG. 19 in which CMP or the like is performed without providing the dummy pattern 105. That is, the flatness of the semiconductor device can be improved.
[0009]
[Problems to be solved by the invention]
Incidentally, in order to further improve the flatness and dimensional controllability of the semiconductor device, it is effective to reduce the pitch (width) of the dummy pattern 105. Thereby, the dummy pattern 105 can be comprehensively arranged in the entire semiconductor device, and the flatness of the semiconductor device can be improved while improving the dimensional controllability.
[0010]
However, since the conventional dummy pattern 105 is automatically arranged by CAD (Calculation Automatic Design) processing and the pitch of the dummy pattern 105 is constant, the dummy pattern 105 having a small pitch is arranged over the entire semiconductor device. It was difficult to do.
[0011]
This is because, if the dummy pattern 105 is exhaustively arranged in the entire semiconductor device by reducing the pitch of the dummy pattern 105, not only the CAD processing time increases, but also the CAD processing capacity increases and processing may not be performed. is there.
[0012]
There were also the following problems. That is, when the dummy pattern 105 is uniformly arranged in the entire semiconductor device, the dummy pattern 105 is also arranged in a region where the pattern was originally dense, and a sufficient flatness improvement effect cannot be obtained. there were.
[0013]
The present invention has been made to solve the above-described problems, and its object is to improve the flatness of a semiconductor device, reduce the CAD processing time for dummy pattern placement, and perform CAD processing. It is to reduce the capacity.
[0014]
[Means for Solving the Problems]
In one aspect, a semiconductor device according to the present invention includes an element pattern formed on a semiconductor substrate, a first dummy pattern arranged in the same layer as the element pattern, and a first dummy arranged in the same layer as the element pattern. And a second dummy pattern having a pitch different from that of the pattern. Here, the same layer refers to a semiconductor substrate or a layer or a portion existing at substantially the same height on the semiconductor substrate, such as dummy patterns 5a and 5b adjacent in FIG. The element pattern refers to a pattern constituting an element, and is a concept including an active region pattern, a wiring pattern, and the like as will be described later.
[0015]
By providing the first and second dummy patterns having different pitches as described above, for example, the first dummy pattern having a relatively large pitch is disposed in a wide region in the element isolation region, and is relatively disposed in a relatively narrow region. The second dummy pattern having a small pitch can be arranged. Thereby, dummy patterns can be arranged exhaustively over the entire semiconductor device. Further, for example, by arranging the first and second dummy patterns in order of increasing pitch, it is possible to substantially reduce the processing area for arranging the dummy pattern having a small pitch, and to reduce the dummy pattern having a small pitch in the entire area. Compared with the arrangement, the CAD processing time can be shortened and the CAD processing capacity can be reduced.
[0016]
The element pattern includes an element formation region pattern (active region pattern) that is separated and formed on the semiconductor substrate by an element isolation region. In this case, the first and second dummy patterns are arranged in the element isolation region.
[0017]
The element pattern also includes a wiring pattern formed on the semiconductor substrate. In this case, the first and second dummy patterns are arranged around the wiring pattern.
[0018]
In any of the above cases, dummy patterns can be arranged in an exhaustive manner throughout the semiconductor device.
[0019]
In another aspect of the semiconductor device according to the present invention, a plurality of mesh regions (divided regions) on the semiconductor substrate, an element pattern located in the mesh region, and an element pattern that is an area of the element pattern with respect to the area of the mesh region And a dummy pattern arranged in the mesh region so as to have an occupation ratio corresponding to the occupation ratio.
[0020]
Thus, by arranging dummy patterns according to the element pattern occupancy rate in the mesh area that divides the area on the semiconductor substrate into a plurality of areas, the dummy patterns are appropriately placed in each mesh area according to the density of the element patterns. Can be arranged. As a result, dummy patterns can be arranged exhaustively over the entire semiconductor device, and variations in the proportion of convex portions between the mesh regions can be reduced, resulting in improved flatness of the semiconductor device. . Further, by arranging dummy patterns of appropriate sizes according to the density of element patterns, it is possible to shorten the CAD processing time and the CAD processing capacity.
[0021]
The dummy pattern preferably includes first and second dummy patterns having different pitches. Thereby, the flatness of the semiconductor device can be further improved.
[0022]
In any aspect, it is preferable to arrange the first dummy pattern and the second dummy pattern in separate steps. Further, when the semiconductor device has a first region in which the first dummy pattern is arranged and a second region in which the second dummy pattern is arranged, the arrangement of the first dummy pattern in the first region and the second region The second dummy pattern is preferably arranged in a separate step. Furthermore, it is preferable to arrange the dummy patterns in order from the largest pitch.
[0023]
By arranging dummy patterns having different pitches in different steps as described above, it is possible to shorten the CAD processing time and the CAD processing capacity.
[0024]
In one aspect, a dummy pattern arranging method according to the present invention is a semiconductor device including a first dummy pattern having a relatively large pitch and a second dummy pattern having a relatively small pitch arranged in the same layer. In this dummy pattern placement method, the placement of the first dummy pattern and the placement of the second dummy pattern are performed in separate steps.
[0025]
Thereby, the CAD processing time can be shortened and the CAD processing capacity can be reduced as described above.
[0026]
First and second dummy patterns are arranged in an element isolation region of the semiconductor device, and the element isolation region is divided into a first region in which the first dummy pattern is arranged and a second region in which the second dummy pattern is arranged. Break down. In this case, it is preferable to arrange the second dummy pattern in the second region after arranging the first dummy pattern in the first region.
[0027]
Also, first and second dummy patterns are arranged around the wiring pattern of the semiconductor device, and a region between the wiring patterns is divided into a first region where the first dummy pattern is arranged and a second dummy pattern is arranged. It is divided into two areas. In this case, it is preferable to arrange the second dummy pattern in the second region after arranging the first dummy pattern in the first region.
[0028]
By dividing the formation regions of the first and second dummy patterns in this way, the second region may be processed when the second dummy pattern is arranged. Thereby, the CAD processing area can be reduced, which can contribute to shortening of the CAD processing time and reduction of the CAD processing capacity.
[0029]
The first dummy pattern has a first upper layer dummy pattern and a first lower layer dummy pattern, and the second dummy pattern has a second upper layer dummy pattern and a second lower layer dummy pattern. In this case, the arrangement data of the first and second lower dummy patterns is used as the arrangement data of the first and second upper dummy patterns.
[0030]
Utilizing the layout data of the lower dummy pattern in this way can also contribute to shortening the CAD processing time and reducing the CAD processing capacity.
[0031]
In another aspect, the dummy pattern arranging method according to the present invention includes the following steps. The semiconductor chip area is divided into a plurality of mesh areas. Based on the first occupation ratio that is the area of the element pattern located in the mesh area with respect to the area of the mesh area, the second occupation ratio that is the dummy pattern area to be arranged in the mesh area with respect to the area of the mesh area is determined. The dummy pattern is arranged in the mesh region so that the dummy pattern occupancy rate in the mesh region becomes the second occupancy rate.
[0032]
By arranging the dummy pattern based on the first occupancy ratio of the element pattern in the mesh region as described above, variation in the ratio of the convex portion between the mesh regions can be reduced, and the flatness of the semiconductor device is improved. be able to. Further, by arranging a dummy pattern of an appropriate size based on the first occupancy rate, it is possible to shorten the CAD processing time and the CAD processing capacity.
[0033]
The dummy pattern placement step includes a step of adjusting the size of the dummy pattern so that the dummy pattern occupation ratio in the mesh region becomes the second occupation ratio. Thereby, the size of the dummy pattern can be optimized, and the CAD processing time can be shortened and the CAD processing capacity can be reduced.
[0034]
The step of determining the second occupancy ratio may include a step of obtaining the occupancy ratio distribution of the entire semiconductor chip region by performing Fourier transform after obtaining the first occupancy ratio. In this case, the dummy pattern arranging step includes a step of arranging the dummy pattern according to the occupation rate distribution.
[0035]
In addition, the step of determining the second occupancy ratio may include a step of obtaining an average occupancy ratio obtained by averaging the occupancy ratios of the plurality of mesh areas after obtaining the first occupancy ratio for each mesh area. . In this case, the dummy pattern placement step includes a step of placing the dummy pattern according to the average occupancy.
[0036]
By obtaining the second occupancy as described above, the dummy pattern can be selected and arranged more effectively.
[0037]
It is preferable to make the second occupancy smaller as the first occupancy is larger. Thereby, the dispersion | variation in the ratio of the convex part between mesh areas can be made small.
[0038]
The step of determining the second occupancy preferably includes the step of obtaining the second occupancy by adding the first occupancy in the lower layer. Here, “addition” means that the second occupancy is determined in consideration of the first occupancy, and not only when the first occupancy of the lower layer is simply added, but also the first occupancy of the lower layer The case where the second occupation ratio is multiplied by a predetermined coefficient obtained from the above is also included.
[0039]
In this way, by determining the second occupancy ratio in consideration of the step of the lower layer, the step in the semiconductor device can be reduced even when dense portions or sparse portions of the pattern are stacked.
[0040]
In any of the aspects described above, the first dummy pattern is disposed in the first cell region, the second dummy pattern is disposed in the second cell region, and the pitch of the first cell region is greater than the pitch of the second cell region. May be larger. In this case, the occupation rate of the second dummy pattern in the second cell region is set higher than the occupation rate of the first dummy pattern in the first cell region.
[0041]
Accordingly, the second dummy pattern can be arranged in a small area where the first dummy pattern cannot be arranged, and the variation in the ratio of the convex portions between the mesh areas can be further reduced.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
[0043]
(Embodiment 1)
First, the design flow of the semiconductor device according to the first embodiment will be described with reference to FIGS.
[0044]
As shown in FIG. 1, a plurality of cell regions 6 partitioned by orthogonal grids are arranged in the region 60, and the dummy pattern 5 is arranged in the cell region 6. FIG. 2 shows an enlarged view of the region 7 in FIG.
[0045]
As shown in FIG. 2, each dummy pattern 5 inside the cell region 6 has a rectangular shape that can be formed at two vertices on the CAD data. As a result, the amount of data on the CAD can be minimized, and the occupancy rate of the dummy pattern in the area 60 can be easily controlled. Moreover, the structure inside the cell region 6 may be composed of a plurality of rectangles as shown in FIGS.
[0046]
Next, a CAD flow in which the element formation region pattern 4, the well 8, the gate electrode 12, etc. are arranged in a region 60 having a plurality of cell regions 6 in which such dummy patterns 5 are arranged is shown in FIGS. Will be described. In addition, the formation process of the aluminum wiring layer and the like are omitted.
[0047]
First, as flow 1, cell regions 6 having dummy patterns 5 are arranged on a grid with a pitch A over the entire region (CAD chip) 60 constituting the semiconductor device.
[0048]
Thereafter, as shown in FIG. 7, the well 8 (p well or n well), the element formation region pattern 4 and the gate electrode 12 are arranged in the region 60.
[0049]
Next, as a flow 2, as shown in FIG. 8, the cell region 6 intersecting with the element formation region pattern 4 is deleted. At this time, a desired oversize is applied to the element formation region pattern 4. That is, the cell region 6 is deleted assuming a slightly larger element formation region pattern 4. Thereby, the separation characteristics between the element formation region pattern 4 and the dummy pattern 5 can be sufficiently maintained.
[0050]
Next, as a flow 3, as shown in FIG. 9, the cell region 6 that intersects the boundary line of the well 8 is deleted. At this time, the cell region 6 intersecting the figure obtained by subtracting the undersized figure from the desired oversized figure for the well 8 is deleted. That is, the cell region 6 that intersects with the region located between the inside of the region slightly larger than the boundary line of the actual well 8 and the outside of the region slightly smaller than the actual well 8 is deleted. Thereby, the separation characteristic at the boundary of the well 8 can be maintained.
[0051]
Further, as flow 4, as shown in FIG. 10, the cell region 6 intersecting with the region where the gate electrode 12 is formed is deleted. At this time, the cell region 6 is removed by applying a desired oversize to the region where the gate electrode 12 is formed. Thereby, a margin for misalignment, that is, a margin for overlay error can be secured.
[0052]
By providing the flow 4 described above, the effect of the dummy pattern can be obtained without increasing the wiring capacity of the gate electrode 12 and increasing the area of the gate insulating film with respect to reliability.
[0053]
Next, cell regions 6 a having the dummy pattern 5 and having a pitch B smaller than the pitch A of the cell regions 6 are arranged on the grid. Then, the area where the cell area 6 remains (first area) is added to the prohibited layer, and the cell area 6a intersecting with the cell area 6 is deleted. As a result, the cell region 6 a having a small pitch B remains only in the region (second region) 9.
[0054]
Thereafter, the above-described flows 2 to 4 are performed on the cell region 6a, and the cell regions 6a having a small pitch are arranged in the region 9 where the cell region 6 is not formed as shown in FIG. That is, the dummy pattern 5 having a small pitch is arranged in the region 9 (flow 5). Through the above flow, a plurality of cell regions (dummy patterns) having different pitches can be sequentially arranged in different steps.
[0055]
The cell regions 6 and 6a remaining after the above flows 1 to 5 are merged with the element formation region pattern 4. That is, OR processing is performed and the cell regions 6 and 6a and the element formation region pattern 4 are regarded as an integral shape in a plane. Then, an opening pattern is formed in the same mask (reticle) (flow 6).
[0056]
Using this mask, the element formation region pattern 4 and the dummy pattern 5 of the same layer are formed on the semiconductor substrate. Further, the gate electrode 12 and the dummy pattern 5 of the same layer as the gate electrode 12 are formed by the same method.
[0057]
Note that the above flows 2 to 4 are in no particular order, and the flow 3 and the flow 4 can be omitted depending on the process. Further, the deletion process of each dummy pattern 5 may be performed by merging and processing the regions for forming the element formation region pattern 4, the well 8, and the gate electrode 12 to a desired size and then merging them. The idea of the above flow can also be applied when arranging dummy patterns having three or more types of pitches.
[0058]
According to the above design flow, the dummy patterns 5 having various pitches from a large pitch to a minute pitch can be formed at appropriate positions. Thereby, the dummy pattern 5 having an optimum pitch according to the size of the element isolation region can be formed. As a result, dummy patterns can be comprehensively formed in the entire semiconductor device, and the flatness of the semiconductor device can be further improved.
[0059]
Further, by arranging the cell regions 6 with the large pitch in order, the cell region 6a with the small pitch can be arranged only in the region 9 where the cell region 6 with the large pitch is not arranged. That is, a dummy pattern with a small pitch is arranged only in the region 9 where a dummy pattern with a large pitch is not arranged. As a result, the CAD processing area for dummy pattern placement with a small pitch can be reduced. Compared with the case where dummy patterns with a small pitch are placed in the entire area, the CAD processing time is shortened and the memory usage is reduced. Is possible.
[0060]
As a result, it is possible to automatically arrange a plurality of types of dummy patterns 5 having different pitches, and it becomes easier to form a mask for manufacturing a semiconductor device.
[0061]
(Embodiment 2)
Next, an example of a semiconductor device according to the present invention will be described with reference to FIGS.
[0062]
As shown in FIGS. 12 and 13, the semiconductor device according to the present embodiment includes an element formation region pattern 4, first and second active area (A / A) dummy patterns 5a and 5b having different pitches, A trench formed in the element isolation region, an isolation insulating film 2a embedded in the trench, a gate insulating film 11, a gate electrode 12, and first and second gate dummy patterns 13a and 13b having different pitches are provided. .
[0063]
The first and second A / A dummy patterns 5 a and 5 b are provided in the same layer as the element formation region pattern 4. In the embodiment shown in FIGS. 12 and 13, the pitch L1 of the first A / A dummy pattern 5a is larger than the pitch L2 of the second A / A dummy pattern 5b.
[0064]
In order to form the first and second A / A dummy patterns 5a and 5b, openings for the first and second A / A dummy patterns 5a and 5b are formed in a mask for forming the element formation region pattern 4 according to the above-described flow. Is provided. Then, using this mask, the first and second A / A dummy patterns 5a and 5b are formed simultaneously with the formation of the element formation region pattern 4.
[0065]
The first and second gate dummy patterns 13 a and 13 b are provided in the same layer as the gate electrode 12. As shown in FIGS. 12 and 13, the pitch L1 of the first gate dummy pattern 13a is larger than the pitch L2 of the second gate dummy pattern 13b.
[0066]
In order to form the first and second gate dummy patterns 13a and 13b, openings for the first and second gate dummy patterns 13a and 13b are provided in the mask for forming the gate electrode 12 according to the above-described flow.
[0067]
Then, using this mask, first and second gate dummy patterns 13 a and 13 b are formed on the gate insulating film 11 simultaneously with the formation of the gate electrode 12. The first and second gate dummy patterns 13a and 13b are formed immediately above the first and second A / A dummy patterns 5a and 5b.
[0068]
Thus, by forming the first and second gate dummy patterns 13a and 13b and the gate electrode 12 at the same time, etching of the conductive layer for forming the gate electrode 12 is performed not only in the portion to be the gate electrode 12, but also in the semiconductor. It is performed substantially evenly over the entire surface of the substrate. As a result, the distribution of the etching gas and the like becomes substantially uniform over the entire surface of the semiconductor substrate, so that the dimension controllability by etching of the gate electrode 12 is improved.
[0069]
Further, since the first and second A / A dummy patterns 5a and 5b as the lower layer and the first and second gate dummy patterns 13a and 13b as the upper layer are the same pattern, the first and second A / A dummy patterns The first and second gate dummy patterns 13a and 13b can be obtained using the pattern data 5a and 5b.
[0070]
That is, the pattern data of the first and second A / A dummy patterns 5a and 5b and the pattern data of the gate electrode 12 can be merged to form a pattern in the same mask. As a result, the dimensional controllability in the gate electrode formation process can be improved without increasing the CAD processing load.
[0071]
(Embodiment 3)
Next, Embodiment 3 of the present invention will be described with reference to FIGS.
[0072]
In the fourth embodiment, as shown in FIG. 14, the entire surface of the CAD chip (semiconductor chip region) is divided into a plurality of mesh regions 14 having a length or width of, for example, about 10 to 1000 μm, and an element is provided for each mesh region 14. The occupation ratio of the formation area pattern (A / A pattern) 4 is obtained. The element formation region pattern occupancy is obtained by (element formation region pattern area in each mesh region) / (area of each mesh region).
[0073]
Here, the occupation ratio will be described in more detail with reference to FIGS. 15 and 16. Specifically, the A / A occupation ratio of the A / A dummy pattern will be described. 15 and 16 are schematic cross-sectional views of the semiconductor device in which the buried insulating film 16 is formed after the trench 15 is formed.
[0074]
FIG. 15 shows an example of conformal deposition with respect to irregularities such as a TEOS oxide film deposited with a plasma CVD apparatus, and FIG. 16 shows etching with an oxide film deposited with HDP-CVD, for example. An example is shown in which the buried insulating film 16 extends at an angle of 45 degrees on the convex portion by repeating the above and the deposition.
[0075]
15 and 16, t is the depth of the trench 15, d is the deposited film thickness of the buried insulating film 16, x is the sizing amount with respect to A / A of the A / A convex portion, and n is the A / A convex portion. Indicates the coefficient for the height to be judged.
[0076]
When polishing and flattening by CMP, if the occupancy ratio of the protrusions is different within a wide range, there is a problem that the polishing rate differs due to the difference in the surface pressure of the CMP polishing cloth, and an absolute step remains. Specifically, when the occupancy ratio of the convex portions is different by 20% or more, a significant step is recognized.
[0077]
Therefore, the convex portion occupation ratio is defined as follows. First, in the example in which the buried insulating film 16 is conformally deposited as shown in FIG. 15, x is expressed as x = t × cos (sin -1 (N)), in the example in which the buried insulating film 16 extends at an angle of 45 degrees as shown in FIG. 16, x is represented by x = t × n.
[0078]
Although the value of n varies depending on the polishing rate, it is around 0.5, and thus approximates 0.5. At this time, the area of the A / A convex part sized by x for each A / A divided by the area of the whole cell is defined as the occupation ratio of the convex part (A / A pattern occupation ratio).
[0079]
After obtaining the A / A pattern occupancy for each mesh region 14 as described above (flow 1), the same flows 2 to 5 as the flows 1 to 4 of the first embodiment are performed. The cell region 6 and the element formation region pattern 4 remaining after the flow 2 to 5 are merged to form a pattern on the same mask (flow 6).
[0080]
Next, the cell region 6 in each mesh region 14 is oversized (enlarged) or undersized (reduced) according to Table 1 below. Thereby, the occupation ratio of the A / A dummy pattern in each mesh region 14 is set to a desired value (flow 7).
[0081]
[Table 1]
Figure 0004756746
[0082]
As shown in Table 1, when the occupation ratio of the element formation area pattern 4 in each mesh area 14 is low, the cell area 6 having a high dummy pattern occupation ratio is arranged, and the occupation ratio of the element formation area pattern 4 is If it is high, a cell region 6 having a low dummy pattern occupancy is disposed.
[0083]
The above process is performed on the cell regions 6a having a smaller pitch B (pitch A> pitch B) than the cell region 6, and a pattern is formed on the same mask. At this time, the dummy pattern occupancy in the cell region 6a is made higher than the dummy pattern occupancy in the cell region 6.
[0084]
By arranging A / A dummy patterns having a desired occupancy according to the occupancy of each element formation region pattern (element pattern) 4 as described above, the A / A dummy patterns are exhaustively arranged throughout the semiconductor device. The semiconductor device can be planarized.
[0085]
Note that the above flows 3 to 5 are in no particular order, and the flows 4 and 5 can be omitted. Further, the deletion process of each A / A dummy pattern may be performed collectively by merging the element formation region pattern 4, the boundary of the well region 8, and the gate electrode 12 after a desired sizing process. Also, the flow 1 and 7 may be performed in the order of the flow 1 and 7 after the flow 2, and is not limited to the order described above.
[0086]
(Embodiment 4)
Next, a fourth embodiment of the present invention will be described. In the above-described third embodiment, the arrangement of dummy patterns in A / A has been described. However, the idea of the third embodiment can also be applied to the case where dummy patterns are arranged around a wiring pattern such as a metal wiring.
[0087]
First, as in the case of the third embodiment, the CAD chip is divided into a plurality of mesh regions 14 and the pattern occupation ratio of the metal wiring pattern is obtained for each mesh region 14. The metal wiring pattern occupancy is obtained by (area of metal wiring pattern in each mesh region 14) / (area of each mesh region 14) (flow 1).
[0088]
Next, cell regions 6 having metal wiring dummy patterns are arranged in an array on a grid with a pitch A orthogonal to the entire surface of the CAD chip (flow 2). Then, the cell region 6 intersecting with the metal wiring pattern is deleted (flow 3). At this time, separation of the metal wiring pattern and the metal wiring dummy pattern can be maintained by applying a desired oversize to the metal wiring pattern.
[0089]
The cell region 6 remaining after the above flow and the metal wiring pattern are merged to form a pattern in the same mask (flow 4).
[0090]
Next, similarly to the case of the third embodiment, according to the following Table 2, the cell region 6 having the metal wiring dummy pattern with a desired occupation ratio is arranged in each mesh region 14 (flow 5).
[0091]
[Table 2]
Figure 0004756746
[0092]
The above flows 1 to 5 are performed for the cell region 6a having the pitch B (pitch A> pitch B), and a pattern is formed on the same mask (flow 6). At this time, the metal wiring dummy pattern occupancy rate in the cell region 6 a is set higher than the metal wiring dummy pattern occupancy rate in the cell region 6.
[0093]
As described above, by arranging the metal wiring dummy pattern having a desired occupation ratio in accordance with the occupation ratio of the metal wiring pattern (element pattern), the metal wiring dummy pattern can be comprehensively arranged in the entire semiconductor device. The device can be flattened. The idea of the present embodiment can be applied to wiring patterns other than metal wiring patterns.
[0094]
(Embodiment 5)
Next, a fifth embodiment of the present invention will be described. In the fifth embodiment, after obtaining the pattern occupancy ratio of element patterns such as A / A patterns and metal wiring patterns for each mesh region 14 in the third and fourth embodiments, the occupancy ratio of the entire chip is obtained by performing Fourier transform. Find the distribution.
[0095]
Then, sizing processing such as the flow 7 in the third embodiment and the flow 5 in the fourth embodiment is performed according to this occupation rate distribution. Thereby, the dummy pattern can be selected and arranged more effectively.
[0096]
(Embodiment 6)
Next, a sixth embodiment of the present invention will be described. In the sixth embodiment, after obtaining the pattern occupancy rate of the element pattern such as the A / A pattern and the metal wiring pattern for each mesh region 14 in the third and fourth embodiments, A value obtained by averaging the occupation ratios of the mesh region 14 and the surrounding n (for example, an integer of 2 to 10) mesh regions 14 is obtained.
[0097]
And according to this average occupation rate, the sizing process like the flow 7 of Embodiment 3 and the flow 5 of Embodiment 4 is performed. Thereby, the dummy pattern can be selected and arranged more effectively.
[0098]
(Embodiment 7)
Next, a seventh embodiment of the present invention will be described. In the multilayer wiring process, since the wiring is laminated, the steps in the lower layer are superimposed. Therefore, when the regions where the wiring is dense or the regions where the wiring is sparse are stacked, a serious step is generated.
[0099]
Therefore, in the seventh embodiment, after obtaining the element pattern occupation ratio in each mesh region 14 in the fourth to sixth embodiments, the occupation ratio of the lower layer wiring under each mesh area 14 is added to this occupation ratio. This value is taken as the occupation ratio of each mesh region 14.
[0100]
At the time of addition, the occupation factor of each mesh region 14 is multiplied by the following coefficient a. The coefficient a is obtained by the remaining step of the lower layer wiring (step after flattening in the previous process) / the step of the wiring layer (the thickness of the normal wiring layer).
[0101]
In accordance with the occupation ratio of each mesh region 14 multiplied by the coefficient a, the sizing process as in the flow 7 of the third embodiment and the flow 5 of the fourth embodiment is performed. Thereby, the dummy pattern can be selected and arranged more effectively.
[0102]
(Embodiment 8)
Next, an eighth embodiment of the present invention will be described. In the eighth embodiment, the dummy pattern is arranged without obtaining the occupation rate as described above.
[0103]
The flow of the present embodiment is basically the same as the flows 1 to 6 of the first embodiment. However, in this embodiment, the conditions for arranging the cell regions 6a having a small pitch are different from those of the first embodiment. Are also specifically stipulated.
[0104]
That is, as shown in FIG. 17, the size of the first dummy pattern 20 (which may be a rectangle or a square) that is a dummy pattern arranged at the nth time is dx1 × dy1, and the second dummy pattern that is arranged at the (n + 1) th time is the second. The size of the dummy pattern 21 (which may be rectangular or square) is dx2 × dy2, and the pitch of the first cell region 18 which is the cell region arranged at the nth time is px1 × py1, the cell region which is arranged at the (n + 1) th time. When the pitch of the two-cell area 19 is px2 × py2, the A / A oversize amount when deleting the first cell area 18 is x1, and the A / A oversize amount when deleting the second cell area 19 is x2, The first and second dummy patterns 20 and 21 are arranged under the following conditions.
[0105]
The conditions are px1> px2, py1> py2, px1-dx1-2 × x2 <dx2, py1-dy1-2 × x2 <dy2, (dx1 × dy1) / (px1 × py1) <(dx2 × dy2) / ( px2 × py2).
[0106]
The area where the dummy pattern has not been arranged for the nth time is originally a dense pattern area, or the pattern is sparse but discretely arranged so that the dummy pattern size and the amount of oversize at the time of deletion can be arranged. This is a region that does not exist and has a low occupation rate of dummy patterns.
[0107]
Therefore, by arranging dummy patterns after the (n + 1) th time under the above conditions, dummy patterns can be arranged in a region where the dummy pattern occupancy is low as in the latter, and the dummy pattern occupancy rate in the region is as follows. Can be increased.
[0108]
When the dummy pattern is arranged in several stages as described above, the cell area having a high occupancy ratio is arranged at a location where the dummy pattern occupancy ratio is low where the dummy pattern is not arranged in the previous stage. The / A dummy pattern can be exhaustively arranged over the entire semiconductor device, and the semiconductor device can be planarized. Also, the CAD processing time can be reduced.
[0109]
(Embodiment 9)
In the above-described eighth embodiment, the arrangement of the dummy pattern 5 in A / A has been described. However, the idea of the eighth embodiment can also be applied to a wiring pattern forming process such as a metal wiring.
[0110]
Metal wiring dummy patterns are arranged on the entire surface of the CAD chip in an array on an orthogonal pitch A grid (flow 1), and metal wiring dummy cells intersecting the metal wiring pattern are deleted (flow 2). At this time, a desired oversize is applied to the metal wiring pattern to ensure separation between the metal wiring pattern and the metal wiring dummy pattern.
[0111]
The metal wiring dummy cells remaining after the above flow and the desired metal wiring pattern are merged to form a pattern on the same mask (flow 3).
[0112]
The above-described flows 1 to 3 are performed on the cell region 6a with a narrow pitch having a metal wiring dummy pattern with a smaller area, and a pattern is formed on the same mask (flow 4). At this time, a metal wiring dummy pattern is arranged under the same conditions as in the eighth embodiment.
[0113]
Thereby, as in the case of the eighth embodiment, the metal wiring dummy pattern can be exhaustively arranged over the entire semiconductor device, and the semiconductor device can be planarized. Also, the CAD processing time can be reduced.
[0114]
It should be noted that the features of the above embodiments can be combined as appropriate. In addition, it should be considered that the embodiment disclosed this time is illustrative and not restrictive in all respects. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0115]
【The invention's effect】
As described above, according to the present invention, dummy patterns can be arranged exhaustively over the entire semiconductor device, so that the flatness of the semiconductor device can be improved. In addition, since the CAD processing time for dummy pattern placement can be shortened and the CAD processing capacity can be reduced, a plurality of types of dummy patterns having different pitches can be automatically placed.
[Brief description of the drawings]
1 is a diagram showing a state in which cell regions having dummy patterns are regularly arranged on orthogonal grids in the semiconductor device of First Embodiment;
FIG. 2 is an enlarged view of a region 7 in FIG.
FIG. 3 is a diagram illustrating an example in which a plurality of rectangular dummy patterns are arranged in a cell region.
FIG. 4 is a diagram showing another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
FIG. 5 is a diagram showing another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
FIG. 6 is a diagram showing another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
7 is a diagram schematically showing a CAD flow 1 according to Embodiment 1. FIG.
FIG. 8 is a diagram schematically showing a CAD flow 2 according to the first embodiment.
FIG. 9 is a diagram schematically showing a CAD flow 3 according to the first embodiment.
FIG. 10 is a diagram schematically showing a CAD flow 4 according to the first embodiment.
FIG. 11 is a diagram schematically showing a CAD flow 5 according to the first embodiment.
FIG. 12 is a plan view of a semiconductor device having a dummy pattern in a second embodiment of the present invention.
13 is a sectional view taken along line 100-100 of the semiconductor device shown in FIG.
FIG. 14 is a diagram schematically showing a CAD flow 1 according to the third embodiment.
FIG. 15 is a diagram for explaining a convex portion occupation ratio of the present invention.
FIG. 16 is a diagram for explaining a convex portion occupation ratio according to the present invention.
FIGS. 17A and 17B are diagrams for explaining a characteristic flow in Embodiment 8 of the present invention. FIGS.
FIG. 18 is a cross-sectional view showing a state where an insulating film for forming an isolation insulating film is formed in a conventional semiconductor device having no dummy pattern.
FIG. 19 is a diagram showing a state where an isolation insulating film is formed by CMP in a conventional semiconductor device having no dummy pattern.
FIG. 20 is a cross-sectional view showing a state where an insulating film for forming an isolation insulating film is formed in a conventional semiconductor device having a dummy pattern.
FIG. 21 is a view showing a state in which an isolation insulating film is formed by CMP in a conventional semiconductor device having a dummy pattern.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 Insulating film, 2a Isolation insulating film, 3 Element isolation area, 4 Element formation area pattern, 5 Dummy pattern, 5a 1st A / A dummy pattern, 5b 2nd A / A dummy pattern, 6, 6a Cell area, 7, 9, 60 region, 8 well, 11 gate insulating film, 12 gate electrode, 13a first gate dummy pattern, 13b second gate dummy pattern, 14 mesh region, 15 trench, 16 buried insulating film, 17 active region, 18 First cell region, 19 Second cell region, 20 First dummy pattern, 21 Second dummy pattern

Claims (12)

半導体基板上に、
活性領域パターンと、
ウエルと、
複数の第一活性ダミーパターンと、
複数の第二活性ダミーパターンと、
前記活性領域パターン、前記複数の第一活性ダミーパターン、及び前記複数の第二活性ダミーパターンとを取り囲むような分離領域と、を有し、
前記複数の第一活性ダミーパターンそれぞれの形状と面積は等しく、
前記複数の第二活性ダミーパターンそれぞれの形状と面積は等しく、
前記ウエルの内部と外部にはそれぞれ前記第一活性ダミーパターンが配置され、
第一の方向に第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一の方向と異なる第二の方向に前記第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一ピッチよりも大きな第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第一活性ダミーパターンの面積は前記第二活性ダミーパターンの面積よりも小さいことを特徴とする半導体装置。On the semiconductor substrate,
An active area pattern; and
Well,
A plurality of first active dummy patterns;
A plurality of second active dummy patterns;
An isolation region that surrounds the active region pattern, the plurality of first active dummy patterns, and the plurality of second active dummy patterns;
Each of the plurality of first active dummy patterns has the same shape and area,
Each of the plurality of second active dummy patterns has the same shape and area,
The first active dummy pattern is disposed inside and outside the well,
A plurality of the first active dummy patterns are arranged at a first pitch in a first direction;
A plurality of the first active dummy patterns are arranged at the first pitch in a second direction different from the first direction;
A plurality of the second active dummy patterns are arranged at a second pitch larger than the first pitch,
The semiconductor device according to claim 1, wherein an area of the first active dummy pattern is smaller than an area of the second active dummy pattern. 前記ウエルの内部と外部にはそれぞれ前記第二活性ダミーパターンが配置されることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the second active dummy pattern is disposed inside and outside the well. 前記第一の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第二の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置されることを特徴とする請求項２に記載の半導体装置。A plurality of the second active dummy patterns are arranged at the second pitch in the first direction;
3. The semiconductor device according to claim 2, wherein a plurality of the second active dummy patterns are arranged at the second pitch in the second direction. 前記ウエル境界には前記第一及び第二活性ダミーパターンは配置されないことを特徴とする請求項１に記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the first and second active dummy patterns are not disposed at the well boundary. ゲート電極を更に有し、
平面視において前記ゲート電極と前記第一及び第二活性ダミーパターンは重ならないことを特徴とする請求項１に記載の半導体装置。A gate electrode;
The semiconductor device according to claim 1, wherein the gate electrode and the first and second active dummy patterns do not overlap in a plan view. ゲート電極と、
第一ダミーゲートパターンと、
第二ダミーゲートパターンとをさらに有し、
前記複数の第一ダミーゲートパターンそれぞれの形状と面積は等しく、
前記複数の第二ダミーゲートパターンそれぞれの形状と面積は等しく、
前記ウエルの内部と外部にはそれぞれ前記第一ダミーゲートパターンが配置され、
第三の方向に第三ピッチで前記第一ダミーゲートパターンが複数配置され、
前記第三の方向と異なる第四の方向に前記第三ピッチで前記第一ダミーゲートパターンが複数配置され、
前記第三ピッチよりも大きな第四ピッチで前記第二ダミーゲートパターンが複数配置され、
前記第一ダミーゲートパターンの面積は前記第二ダミーゲートパターンの面積よりも小さいことを特徴とする請求項１に記載の半導体装置。A gate electrode;
A first dummy gate pattern;
A second dummy gate pattern,
Each of the plurality of first dummy gate patterns has the same shape and area,
Each of the plurality of second dummy gate patterns has the same shape and area,
The first dummy gate pattern is disposed inside and outside the well,
A plurality of the first dummy gate patterns are arranged at a third pitch in a third direction;
A plurality of the first dummy gate patterns are arranged at the third pitch in a fourth direction different from the third direction;
A plurality of the second dummy gate patterns are arranged at a fourth pitch larger than the third pitch,
The semiconductor device according to claim 1, wherein an area of the first dummy gate pattern is smaller than an area of the second dummy gate pattern. 配線パターンと、
第一ダミー配線パターンと、
第二ダミー配線パターンとをさらに有し、
前記複数の第一ダミー配線パターンそれぞれの形状と面積は等しく、
前記複数の第二ダミー配線パターンそれぞれの形状と面積は等しく、
第五の方向に第五ピッチで前記第一ダミー配線パターンが複数配置され、
前記第五の方向と異なる第六の方向に前記第五ピッチで前記第一ダミー配線パターンが複数配置され、
前記第五ピッチよりも大きな第六ピッチで前記第二ダミー配線パターンが複数配置され、
前記第一ダミー配線パターンの面積は前記第二ダミー配線パターンの面積よりも小さいことを特徴とする請求項１に記載の半導体装置。A wiring pattern;
A first dummy wiring pattern;
A second dummy wiring pattern,
Each of the plurality of first dummy wiring patterns has the same shape and area,
Each of the plurality of second dummy wiring patterns has the same shape and area,
A plurality of the first dummy wiring patterns are arranged at a fifth pitch in a fifth direction;
A plurality of the first dummy wiring patterns are arranged at the fifth pitch in a sixth direction different from the fifth direction;
A plurality of the second dummy wiring patterns are arranged at a sixth pitch larger than the fifth pitch;
The semiconductor device according to claim 1, wherein an area of the first dummy wiring pattern is smaller than an area of the second dummy wiring pattern. 半導体基板にマスクを用いてパターニングを行い、溝を形成する工程と、
前記溝に絶縁層を埋め込む工程と、
前記絶縁層が埋め込まれた前記半導体基板をCMP法により研磨して平坦化することにより、活性領域パターンと、複数の第一活性ダミーパターンと、複数の第二活性ダミーパターンと、分離領域とを形成する工程とを有する半導体装置の製造方法であって、
分離領域は前記活性領域パターン、前記複数の第一活性ダミーパターン、及び前記複数の第二活性ダミーパターンとを取り囲むように形成され、
前記複数の第一活性ダミーパターンそれぞれの形状と面積は等しく、
前記複数の第二活性ダミーパターンそれぞれの形状と面積は等しく、
ウエルの内部と外部にはそれぞれ前記第一活性ダミーパターンが配置され、
第一の方向に第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一の方向と異なる第二の方向に前記第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一ピッチよりも大きな第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第一活性ダミーパターンの面積は前記第二活性ダミーパターンの面積よりも小さいことを特徴とする半導体装置の製造方法。Patterning a semiconductor substrate using a mask and forming a groove;
Embedding an insulating layer in the groove;
The semiconductor substrate embedded with the insulating layer is polished and planarized by a CMP method to obtain an active region pattern, a plurality of first active dummy patterns, a plurality of second active dummy patterns, and an isolation region. A method of manufacturing a semiconductor device having a step of forming,
An isolation region is formed to surround the active region pattern, the plurality of first active dummy patterns, and the plurality of second active dummy patterns,
Each of the plurality of first active dummy patterns has the same shape and area,
Each of the plurality of second active dummy patterns has the same shape and area,
The first active dummy pattern is disposed inside and outside the well,
A plurality of the first active dummy patterns are arranged at a first pitch in a first direction;
A plurality of the first active dummy patterns are arranged at the first pitch in a second direction different from the first direction;
A plurality of the second active dummy patterns are arranged at a second pitch larger than the first pitch,
The method of manufacturing a semiconductor device, wherein an area of the first active dummy pattern is smaller than an area of the second active dummy pattern. 前記ウエルの内部と外部にはそれぞれ前記第二活性ダミーパターンが配置されることを特徴とする請求項８に記載の半導体装置の製造方法。  9. The method of manufacturing a semiconductor device according to claim 8, wherein the second active dummy pattern is disposed inside and outside the well, respectively. 前記第一の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第二の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置されることを特徴とする請求項９に記載の半導体装置の製造方法。A plurality of the second active dummy patterns are arranged at the second pitch in the first direction;
The method of manufacturing a semiconductor device according to claim 9, wherein a plurality of the second active dummy patterns are arranged at the second pitch in the second direction. 前記ウエル境界には前記第一及び第二活性ダミーパターンは配置されないことを特徴とする請求項８に記載の半導体装置の製造方法。  9. The method of manufacturing a semiconductor device according to claim 8, wherein the first and second active dummy patterns are not disposed at the well boundary. 平面視においてゲート電極と前記第一及び第二活性ダミーパターンは重ならないことを特徴とする請求項９に記載の半導体装置の製造方法。  10. The method of manufacturing a semiconductor device according to claim 9, wherein the gate electrode and the first and second active dummy patterns do not overlap in plan view.
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