JP4755245B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 237
- 239000002184 metal Substances 0.000 claims description 237
- 239000012535 impurity Substances 0.000 claims description 36
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 18
- 239000007790 solid phase Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 229910052759 nickel Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 3
- 239000010410 layer Substances 0.000 description 144
- 229910021417 amorphous silicon Inorganic materials 0.000 description 69
- 230000001681 protective effect Effects 0.000 description 41
- 238000002955 isolation Methods 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 230000005684 electric field Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005286 illumination Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
本発明は、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の製造方法に関し、特にマルチゲート構造を備えるＭＩＳＦＥＴを有する半導体装置の製造方法に関する。
ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴにおいて、ゲート電極の幅の微細化とともに、ソース・ドレイン間の間隔が縮小すると、ＭＩＳＦＥＴの性能は向上することが予想される。しかし、ゲート電極の幅の微細化によっては、ＭＩＳＦＥＴの性能、例えば、オン電流は向上しないことが指摘されている。
オン電流が向上しない理由の一つは、微細化が進んでも、ソース・ドレイン抵抗はそれに比例して下がらないことにある。ソース・ドレイン抵抗と、ゲート電極直下のチャネル領域がオンしたときのソース・ドレイン間の抵抗から、ＭＩＳＦＥＴのオン抵抗は構成されているため、上記のソース・ドレイン間の抵抗が下がっても、ＭＩＳＦＥＴ全体のオン抵抗が下がらないからである。
また、オン電流が向上しない他の理由は、ゲート電極と、ＭＩＳＦＥＴが構成されている基板間のトンネル電流が発生するため、ゲート絶縁膜の薄膜化が困難になってきたことにある。ゲート絶縁膜が薄膜化できなければ、ゲート電極直下のチャネル領域に広がる、ゲート電極に起因する電界の強度があがらず、ＭＩＳＦＥＴがオフしているときのソース・ドレイン間のリーク電流を防止することはできないからである。
さらに、オン電流が向上しない他の理由は、多結晶シリコンも半導体であるため、電極を構成する多結晶シリコンと、ゲート絶縁膜の界面に、多結晶シリコン側に空乏層が発生することにある。ゲート電極と、ＭＩＳＦＥＴが構成されている基板間に係る電界が、ゲート絶縁膜に係る電界と、多結晶シリコン内の空乏層に係る電界とに分割され、ゲート絶縁膜にかかる電界が減少する。そうすると、ゲート電極直下のチャネル領域に広がる、ゲート電極に起因する電界の強度が低下することになるからである。従って、ＭＩＳＦＥＴがオフしているときのソース・ドレイン間のリーク電流を防止できないこととなる。
そこで、上記の理由に対して、ソース・ドレイン間の抵抗を下げる提案がされている。また、ＭＩＳＦＥＴがオフしているときのソース・ドレイン間のリーク電流に対して、ゲート絶縁膜を薄膜化するのと同様な効果をあげる提案がされている（例えば、特許文献１）。
特許文献１においては、長方形断面を有するチャネル領域を、対向する２方向からはさむようにゲート電極を配置し、いわゆる、マルチゲート電極構造を有するＭＩＳＦＥＴが開示されている。また、他の対向する２方向にはソース・ドレイン電極を配置した構造のＭＩＳＦＥＴが開示されている。従って、２方向に配置された多結晶シリコンからなるゲート電極によって、チャネル領域に２方向から電界が発生する。そうすると、ソース・ドレイン間のリーク電流は、２方向からの電界によって防止される。また、ソース・ドレイン電極が、他の対向する２方向から、チャネル領域に直に接し、距離をあけずに配置されている。そうすると、ソース・ドレイン抵抗が殆どない構造となっている。
特開２００１−２８４５９８号公報
特許文献１においては、長方形断面を有するチャネル領域を、対向する２方向からはさむようにゲート電極を配置し、いわゆる、マルチゲート電極構造を有するＭＩＳＦＥＴが開示されている。また、他の対向する２方向にはソース・ドレイン電極を配置した構造のＭＩＳＦＥＴが開示されている。従って、２方向に配置された多結晶シリコンからなるゲート電極によって、チャネル領域に２方向から電界が発生する。そうすると、ソース・ドレイン間のリーク電流は、２方向からの電界によって防止される。また、ソース・ドレイン電極が、他の対向する２方向から、チャネル領域に直に接し、距離をあけずに配置されている。そうすると、ソース・ドレイン抵抗が殆どない構造となっている。
（発明が解決しようとする課題）
上記の提案においては、ゲート電極は多結晶シリコンによって構成されており、多結晶シリコン側に発生する空乏層によって、チャネル領域に発生する電界が低下するという現象を抑えることはできない。
そこで、チャネル領域を対向する２方向からはさむゲート電極に金属を用いて、いわゆる、メタルゲート電極を実現することが考えられる。
しかし、メタルゲート電極であって、さらに、マルチゲート電極構造を実現することは困難である。ゲート電極に金属を用いるため、一方のメタルゲート電極を形成した後、ＭＩＳＦＥＴのチャネル領域とソース・ドレイン領域を形成するためには、６００℃以下の熱処理しか許されないからである。しかし、例えば、エピ成長を利用してメタルゲート電極上にシリコン結晶層からなるチャネル領域を形成するには、１０００℃以上の熱が加わる。また、ＣＶＤ(chemical vapor deposition)法により、多結晶シリコン層を堆積させて、チャネル領域を形成するにも、約８００℃程度の熱が加わる。
一方、ＰＥＣＶＤ法を利用して、チャネル領域を形成するために、アモルファスシリコン層を堆積させる場合には、５００℃程度と低温の熱処理となる。しかし、アモルファスシリコン層でチャネル領域を形成した場合には、結晶性が非常に悪いものとなり、シリコン粒界を伝わる電流等により、ソース・ドレイン間にリーク電流が発生することになる。
そこで、本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することを目的とする。
上記の提案においては、ゲート電極は多結晶シリコンによって構成されており、多結晶シリコン側に発生する空乏層によって、チャネル領域に発生する電界が低下するという現象を抑えることはできない。
そこで、チャネル領域を対向する２方向からはさむゲート電極に金属を用いて、いわゆる、メタルゲート電極を実現することが考えられる。
しかし、メタルゲート電極であって、さらに、マルチゲート電極構造を実現することは困難である。ゲート電極に金属を用いるため、一方のメタルゲート電極を形成した後、ＭＩＳＦＥＴのチャネル領域とソース・ドレイン領域を形成するためには、６００℃以下の熱処理しか許されないからである。しかし、例えば、エピ成長を利用してメタルゲート電極上にシリコン結晶層からなるチャネル領域を形成するには、１０００℃以上の熱が加わる。また、ＣＶＤ(chemical vapor deposition)法により、多結晶シリコン層を堆積させて、チャネル領域を形成するにも、約８００℃程度の熱が加わる。
一方、ＰＥＣＶＤ法を利用して、チャネル領域を形成するために、アモルファスシリコン層を堆積させる場合には、５００℃程度と低温の熱処理となる。しかし、アモルファスシリコン層でチャネル領域を形成した場合には、結晶性が非常に悪いものとなり、シリコン粒界を伝わる電流等により、ソース・ドレイン間にリーク電流が発生することになる。
そこで、本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することを目的とする。
（課題を解決するための手段）
上記の課題を解決するため、本発明は以下の半導体装置を製造する方法を提供する。半導体装置を製造する方法は、第１の金属ゲート電極と、前記第１の金属ゲートとの間に空洞が生じるように、前記第１の金属ゲート電極の延在方向と同一方向かつ平行に第２の金属ゲート電極と、を形成する金属ゲート形成工程と、前記第１の金属ゲート電極及び前記第２の金属ゲート電極を構成する金属の融点より低温度で、前記第１の金属ゲートの両側に隣接する第１の領域と前記空洞とに、非晶質半導体層を形成する工程と、前記第１の領域に含まれ、前記第１の金属ゲート電極の延在方向と平行するように、前記第１の金属ゲート電極の両側に設けられた第２の領域に、金属誘起固相成長現象を起こさせる金属不純物を導入する工程と、前記金属の融点未満の温度、かつ、前記非晶質半導体層に金属誘起固相成長現象を起こさせる温度以上の温度で熱処理を行って、前記第１の金属ゲート電極及び前記第２の金属ゲート電極の延在方向に交差する針状の結晶粒からチャネル領域を形成する熱処理工程と、を備えることを特徴とする。
上記の課題を解決するため、本発明は以下の半導体装置を製造する方法を提供する。半導体装置を製造する方法は、第１の金属ゲート電極と、前記第１の金属ゲートとの間に空洞が生じるように、前記第１の金属ゲート電極の延在方向と同一方向かつ平行に第２の金属ゲート電極と、を形成する金属ゲート形成工程と、前記第１の金属ゲート電極及び前記第２の金属ゲート電極を構成する金属の融点より低温度で、前記第１の金属ゲートの両側に隣接する第１の領域と前記空洞とに、非晶質半導体層を形成する工程と、前記第１の領域に含まれ、前記第１の金属ゲート電極の延在方向と平行するように、前記第１の金属ゲート電極の両側に設けられた第２の領域に、金属誘起固相成長現象を起こさせる金属不純物を導入する工程と、前記金属の融点未満の温度、かつ、前記非晶質半導体層に金属誘起固相成長現象を起こさせる温度以上の温度で熱処理を行って、前記第１の金属ゲート電極及び前記第２の金属ゲート電極の延在方向に交差する針状の結晶粒からチャネル領域を形成する熱処理工程と、を備えることを特徴とする。
（発明の効果）
本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することができる。
本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することができる。
以下、本発明の実施例１、実施例２、及び、実施例３について説明する
(実施例１)
実施例１は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するＭＩＳＦＥＴに関するものである。そして、実施例１を図１、図２Ａ、及び、図２Ｂを用いて説明する。
実施例１は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するＭＩＳＦＥＴに関するものである。そして、実施例１を図１、図２Ａ、及び、図２Ｂを用いて説明する。
図１は、実施例１のＭＩＳＦＥＴの平面図を示す図である。そして、図１は、ＭＩＳＦＥＴ１を画定するフィールド領域２、上部のメタルゲート電極３、下部のメタルゲート電極４、針状の結晶粒５、ＭＩＳＦＥＴ１のチャネル領域６、金属不純物が導入された領域７、素子分離用の絶縁層８、ＭＩＳＦＥＴのソース・ドレイン領域12、及び、ソース・ドレイン領域12に接続するコンタクト窓15を示す。
ＭＩＳＦＥＴ１を画定するフィールド領域２は素子分離用の絶縁層８に囲まれている。そして、フィールド領域２は、例えば、横方向の幅３〜１０μｍ、縦方向の幅４〜５μｍの矩形である。なお、縦方向とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向であり、横方向とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向である。
ＭＩＳＦＥＴ１のチャネル領域６は、ＭＩＳＦＥＴ１を画定するフィールド領域２の中央部に位置する。そして、チャネル領域２は、例えば、チャネル幅２〜３μm、チャネル長50ｎｍの矩形である。なお、チャネル長とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向のチャネル領域２の長さをいい、チャネル幅とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向のチャネル領域２の長さをいう。
ＭＩＳＦＥＴ１のチャネル領域６は、ＭＩＳＦＥＴ１を画定するフィールド領域２の中央部に位置する。そして、チャネル領域２は、例えば、チャネル幅２〜３μm、チャネル長50ｎｍの矩形である。なお、チャネル長とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向のチャネル領域２の長さをいい、チャネル幅とは、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向のチャネル領域２の長さをいう。
下部のメタルゲート電極４は、チャネル領域６の下部に配置されたメタルゲート電極である。そして、下部のメタルゲート電極４は、フィールド領域２内において、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向に延在している。従って、下部のメタルゲート電極４は矩形をしており、例えば、幅はチャネル長と同様に50ｎｍであり、長さはフィールド領域２の縦方向の幅と同様に４〜５μｍである。
上部のメタルゲート電極３は、チャネル領域６の上部に配置されたメタルゲート電極である。そして、上部のメタルゲート電極３は、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向に延在している。すなわち、上部のメタルゲート電極３は、下部のメタルゲート電極４が延在する方向と同一の方向であって、下部のメタルゲート電極４に平行して配置されている。また、上部のメタルゲート電極３と下部のメタルゲート電極４はチャネル領域６をはさんで配置されている。従って、上部のメタルゲート電極の幅は、例えば、チャネル長と同様に50nmである。
ソース・ドレイン領域12は、上部のメタルゲート電極３及び下部のメタルゲート電極４の両側に隣接して配置されている。従って、ソース・ドレイン領域12は、チャネル領域６の両側にも隣接している。
金属不純物が導入された領域７は、ソース・ドレイン領域12内に配置され、矩形の領域である。また、チャネル領域６の両側に配置されており、上部のメタルゲート電極３及び下部のメタルゲート電極４に平行して延在している。
金属不純物が導入された領域７は、ソース・ドレイン領域12内に配置され、矩形の領域である。また、チャネル領域６の両側に配置されており、上部のメタルゲート電極３及び下部のメタルゲート電極４に平行して延在している。
針状の結晶粒５は、ソース・ドレイン領域12内及びチャネル領域６内であって、金属不純物が導入された領域７間に存在する。そして、針状の結晶粒５の長手方向は、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に平行である。
コンタクト窓15は、ソース・ドレイン領域12に配線を接続するための、開口である。
コンタクト窓15は、ソース・ドレイン領域12に配線を接続するための、開口である。
図２Ａ及び図２Ｂは、図１のＡ−Ｂ点線に沿った断面と、Ｃ−Ｄ点線に沿った断面を示す断面図である。そして、図２Ａ及び図２Ｂの断面図は、ＭＩＳＦＥＴ１を画定するフィールド領域２、上部のメタルゲート電極３、下部のメタルゲート電極４、針状の結晶粒５、チャネル領域６、金属不純物が導入された領域７、素子分離用の絶縁層８、層間絶縁層９、上部のメタルゲート電極３とチャネル領域６との間のゲート絶縁膜10、下部のメタルゲート電極４とチャネル領域６との間のゲート絶縁膜11、ソース・ドレイン領域12、基板13、コンタクト窓15、及び、多結晶シリコン領域18を示す。なお、図１に示すものと同様なものは、同様な番号を付した。
図２Ａは、図１のＡ−Ｂ点線に沿った断面図である。基板13上にＭＩＳＦＥＴ１は形成されている。ＭＩＳＦＥＴ１のフィールド領域２は素子分離用の絶縁層８によって囲まれている。
チャネル領域６は、フィールド領域２の中央に配置されている。そして、チャネル領域６は、上部のメタルゲート電極３及び下部のメタルゲート電極４によって、上部のメタルゲート電極３とチャネル領域６との間のゲート絶縁膜10及び下部のメタルゲート電極４とチャネル領域６との間のゲート絶縁膜11を介して、上下にはさまれている。さらに、チャネル領域６は、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に垂直な方向において、上部のメタル電極３又は下部のメタル電極４によって、左右においてもはさまれている。すなわち、図１のＡ−Ｂ点線に沿った断面において、チャネル領域６は、上部のメタルゲート電極３及び下部のメタルゲート電極４によって、囲まれている。なお、上記のように、チャネル領域６が、上部のメタルゲート電極３及び下部のメタルゲート電極４によって、囲まれている構造をＧａｔｅ ａｌｌ ａｒｏｕｎｄ構造という。
また、チャネル領域６は、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に伸びている針状の結晶粒５の束によって、チャネル領域６は埋めつくされている。
下部のメタルゲート電極４は基板13上に堆積されている。また、上部のメタルゲート電極３の上には、層間絶縁層９が堆積されている。
また、チャネル領域６は、ＭＩＳＦＥＴのソースとドレインとをつなぐ方向に伸びている針状の結晶粒５の束によって、チャネル領域６は埋めつくされている。
下部のメタルゲート電極４は基板13上に堆積されている。また、上部のメタルゲート電極３の上には、層間絶縁層９が堆積されている。
図２Ｂは、図１のＣ−Ｄ点線に沿った断面図である。ＭＩＳＦＥＴ１のフィールド領域２は素子分離用の絶縁層８によって囲まれている。チャネル領域６、下部のメタルゲート電極４、及び、上部のメタルゲート電極３は、フィールド領域２の中央に配置されている。
基板13上には、多結晶シリコン領域18及び下部のメタルゲート電極４が形成されている。
多結晶シリコン領域18は、フィールド領域２中において、多結晶シリコンによって構成されている領域である。すなわち、多結晶シリコン領域18は、チャネル領域６、ソース・ドレイン領域12、及び、ソース・ドレイン領域12の底部から基板までの領域であって、かつ、下部のメタルゲート電極４及び上部のメタルゲート電極３の両側に配置されている領域から構成されている。
基板13上には、多結晶シリコン領域18及び下部のメタルゲート電極４が形成されている。
多結晶シリコン領域18は、フィールド領域２中において、多結晶シリコンによって構成されている領域である。すなわち、多結晶シリコン領域18は、チャネル領域６、ソース・ドレイン領域12、及び、ソース・ドレイン領域12の底部から基板までの領域であって、かつ、下部のメタルゲート電極４及び上部のメタルゲート電極３の両側に配置されている領域から構成されている。
ソース・ドレイン領域12はチャネル領域６の両側に隣接した半導体領域であり、不純物が導入されている多結晶シリコンによって構成されている領域である。従って、ソース・ドレイン領域12は上部のメタルゲート電極３及び下部のメタルゲート電極４の両側にも隣接している。なお、上記の不純物はＭＩＳＦＥＴ１がＮ型であるときにはＮ型の不純物であり、ＭＩＳＦＥＴ１がＰ型であるときにはＰ型の不純物である。
金属不純物が導入された領域７はソース・ドレイン領域12の表面に形成された領域であって、かつ、チャネル領域６の両側に平行して延在するように配置された領域である。すなわち、金属不純物が導入された領域７は上部のメタルゲート電極３が延在する方向であって、上部のメタルゲート電極の両側に平行して延在するように配置されている。そして、金属不純物が導入された領域７には、金属誘起固相成長現象を起こさせる金属が導入されている。
ここで、金属誘起固相成長現象とは、非晶質半導体（アモルファス半導体）に熱処理を加えたときに、非晶質半導体（アモルファス半導体）中に金属不純物をドープして形成させた金属と半導体の化合物を核として、半導体結晶が成長する現象をいう。そして、金属誘起固相成長現象を利用すると、６００℃未満の低い温度において、短い時間で結晶性の良好なポリ状の半導体層を形成することができる。なお、半導体がシリコン(Si)である場合には、ニッケル(Ni)、銅(Cu)、金(Au)、白金(Pt)等が上記の誘起固相成長現象を起こす金属不純物として知られている。また、半導体がゲルマニウム(Ge)である場合には、金(Au)等が誘起固相成長現象を起こす金属不純物として知られている。さらに、半導体がシリコンゲルマニウム(SiGe)である場合には、銅(Cu)等が誘起固相成長現象を起こす金属不純物として知られている。
従って、金属不純物が導入された領域７に導入された金属は、非晶質シリコン内に拡散し、シリコンの結晶を成長させる。その結果、多結晶シリコンによって構成されている多結晶シリコン領域18が形成される。また、上記のように、多結晶シリコンを成長させるための熱処理は６００℃未満でよいため、下部のメタルゲート電極４は上記の熱処理には影響されず、かつ、維持される。
また、金属不純物は拡散源から放射状に拡散するため、金属不純物が導入された領域７はチャネル領域６の両側に平行して延在していると、ＭＩＳＦＥＴのソースとドレインをつなぐ方向へ金属不純物は拡散する。従って、チャネル領域６には針状の結晶粒５が成長し、針状の結晶粒５によって、チャネル領域６は構成される。
また、金属不純物は拡散源から放射状に拡散するため、金属不純物が導入された領域７はチャネル領域６の両側に平行して延在していると、ＭＩＳＦＥＴのソースとドレインをつなぐ方向へ金属不純物は拡散する。従って、チャネル領域６には針状の結晶粒５が成長し、針状の結晶粒５によって、チャネル領域６は構成される。
コンタクト窓15はソース・ドレイン領域12に金属配線を接続するための窓である。従って、層間絶縁層９に対して、フォトリソグラフィー法によって、コンタクト窓15に相当する開口を有するレジストパターンを形成し、そのレジストパターンをマスクに層間絶縁層９をエッチングすることによって形成される。
図１、図２Ａ、及び、図２Ｂによれば、実施例１のＭＩＳＦＥＴ１において、上部のメタルゲート電極３及び下部のゲートメタル電極４にゲート絶縁膜10及びゲート絶縁膜11を介してはさまれたチャネル領域６が針状の結晶粒５から構成されているため、ソース・ドレイン間のリーク電流が減少する効果がある。なぜなら、ソース・ドレイン間を流れる電流を担うキャリヤーは、結晶性の良い針状の結晶粒５を流れる。また、上部のメタルゲート電極３及び下部のゲートメタル電極４からの電界によって発生する空乏層は、針状の結晶粒５中の電流経路を支配する。その結果、ソース・ドレイン間を流れる電流を担うキャリヤーは、ＭＩＳＦＥＴがオフしているときには、完全に遮断されることになるからである。なお、ソース・ドレイン間に複数の結晶粒が存在する状態となっていると、ソース・ドレイン間を流れる電流を担うキャリヤーは、結晶粒の粒界を伝わって、リークする。その結果、ソース・ドレイン間にリーク電流が発生する。
従って、実施例１によれば、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有するＭＩＳＦＥＴを提供することができる。
(実施例２)
実施例２は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するＭＩＳＦＥＴの製造方法に関するものである。そして、実施例２を図３Ａ乃至図３Ｆ、図４Ａ乃至図４Ｆ、図５Ａ乃至図５Ｂ、図６Ａ乃至図６Ｆ、及び、図７Ａ乃至図７Ｄを用いて説明する。
実施例２は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するＭＩＳＦＥＴの製造方法に関するものである。そして、実施例２を図３Ａ乃至図３Ｆ、図４Ａ乃至図４Ｆ、図５Ａ乃至図５Ｂ、図６Ａ乃至図６Ｆ、及び、図７Ａ乃至図７Ｄを用いて説明する。
図３Ａ乃至図３Ｆは実施例１のＭＩＳＦＥＴ１を製造する工程の一部を示す断面図である。そして、図３Ａ、図３Ｂ、及び、図３Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図３Ｄ、図３Ｅ、及び、図３Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図３Ａ乃至図３Ｆは、基板13、素子分離用の絶縁層８、下部のメタルゲート電極４用の金属層、チャネル領域６、非晶質シリコン層（アモルファスシリコン層）19、保護膜20、保護膜21、及び、サイドウオール膜23を示す。
図３Ａ及び図３Ｄは、以下の工程を行ったところを示す図である。まず、基板13上に素子分離用の絶縁層８をＣＶＤ法によって堆積し、素子分離用の絶縁層８上に、フォトリソグラフィー法によって、フィールド領域２に相当する開口を有するレジストパターンを形成する。素子分離用の絶縁層８を、基板13の表面が表れるまでエッチングし、レジストパターンを除去する。
その後、基板13の上に、下部のメタルゲート電極４を形成するための金属層を、スパッタ法、又は、ＣＶＤ法によって堆積する。なお、金属層を構成する金属には、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をＣＶＤ法で堆積させることにより、図３Ａ、図３Ｄの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）法、又は、ＬＰＣＶＤ(low pressure chemicalvapor deposition)法、又は、ＡＬＤ(atomic layer deposition)法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
その後、基板13の上に、下部のメタルゲート電極４を形成するための金属層を、スパッタ法、又は、ＣＶＤ法によって堆積する。なお、金属層を構成する金属には、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をＣＶＤ法で堆積させることにより、図３Ａ、図３Ｄの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）法、又は、ＬＰＣＶＤ(low pressure chemicalvapor deposition)法、又は、ＡＬＤ(atomic layer deposition)法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
図３Ｂ及び図３Ｅは、以下の工程を行ったところを示す図である。まず、図３Ａ及び図３Ｄに示した工程を終了した後、非晶質シリコン層（アモルファスシリコン層）19を、プラズマＣＶＤ法によって堆積する。その後、ＣＶＤ法によって、保護膜21を堆積する。そして、保護膜21上にレジストを塗布し、フォトリソグラフィー法によって、チャネル領域６に相当する領域にレジストが残るようなレジストパターンを形成する。上記のレジストパターンマスクに、保護膜21、非晶質シリコン層（アモルファスシリコン層）19、及び、保護膜20に対して異方性エッチングを行うことにより、保護膜21、非晶質シリコン層（アモルファスシリコン層）19、及び、保護膜20をパターニングする。その結果、図３Ｂ、図３Ｅの断面図に示す断面形状を得る。なお、保護膜21の堆積方法について、保護膜20と同様にＰＥＣＶＤ法等を使用することも可能である。また、保護膜21の材質についても、保護膜20と同様に、窒化膜(SiN)等であってもよいことはいうまでもない。
図３Ｃ及び図３Ｆは、以下の工程を行ったところを示す図である。図３Ｂ及び図３Ｅに示した工程を終了した後、ＣＶＤ法によって、保護膜を堆積する。その後、保護膜に対して異方性エッチングを行うことにより、パターニングされた非晶質シリコン層（アモルファスシリコン層）19の側面にサイドウオール膜23を形成する。その結果、図３Ｃ，図３Ｆの断面図に示す断面形状を得る。
なお、上記の保護膜は酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜であることが望ましい。
なお、上記の保護膜は酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜であることが望ましい。
図４Ａ乃至図４Ｆは、図３につづいて、実施例１のＭＩＳＦＥＴ１を製造する工程の一部を示す断面図である。そして、図４Ａ、図４Ｂ、及び、図４Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図４Ｄ、図４Ｅ、及び、図４Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図４Ａ乃至図４Ｆは、基板13、素子分離用の絶縁層８、下部のメタルゲート電極４用の金属層、上部のメタルゲート電極３用の金属層、チャネル領域６、非晶質シリコン層（アモルファスシリコン層）19、保護膜20、保護膜21、及び、サイドウオール膜23を示す。
図４Ａ及び図４Ｄは以下の工程を行ったところを示す図である。図３Ｃ及び図３Ｆの工程を終了した後、上部のメタルゲート電極３用の金属層をスパッタ法又はＣＶＤ法によって堆積する。その結果、図４Ａ及び図４Ｄのような断面形状を得る。なお、上記の金属層の金属には、下部のメタルゲート電極４用の金属層の金属と同様に、タングステン(W)等の高融点金属が望ましい。
図４Ｂ及び図４Ｅは以下の工程を行ったところを示す図である。図４Ａ及び図４Ｄの工程を終了した後、上部のメタルゲート電極３の金属層上にレジストを塗布し、フォトリソグラフィー法によってゲート電極に相当するレジストパターンを形成する。その後、上記のレジストパターンをマスクに、異方性エッチング法によって、上部のメタルゲート電極３用の金属層、ゲート絶縁膜10、非晶質シリコン層（アモルファスシリコン層）19、ゲート絶縁膜11、下部のメタルゲート電極４用の金属層をエッチングする。そして、上記のレジストパターンを除去した結果、図４Ｂ及び図４Ｅの断面形状を得る。
図４Ｃ及び図４Ｆは以下の工程を行ったところを示す図である。図４Ｂ及び図４Ｅの工程を終了した後、等方性エッチング法によってチャネル領域６に存在する非晶質シリコン層（アモルファスシリコン層）19をエッチングして除去する。その結果、チャネル領域６に相当する部分は空洞となり、図４Ｃ及び図４Ｆのような断面形状を得る。
図５Ａ乃至図５Ｆは、図４につづいて、実施例１のＭＩＳＦＥＴ１を製造する工程の一部を示す断面図である。そして、図５Ａ、図５Ｂ、及び、図５Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図５Ｄ、図５Ｅ、及び、図５Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図５Ａ乃至図５Ｆは、基板13、フィールド領域２、金属不純物が導入された領域７、素子分離用の絶縁層８、下部のメタルゲート電極４用の金属層、上部のメタルゲート電極３用の金属層、チャネル領域６、ゲート絶縁膜10、ゲート絶縁膜11、非晶質シリコン層（アモルファスシリコン層）19、非晶質シリコン層（アモルファスシリコン層）22、及び、サイドウオール膜23を示す。
図５Ａ及び図５Ｄは以下の工程を行ったところを示す図である。図４Ｃ及び図４Ｆの工程を終了した後、保護膜20及び保護膜21を等方性のドライエッチング法によって除去する。その後、ＰＥＣＶＤ法によって酸化シリコン(SiO2)膜を上部のメタルゲート電極３及び下部のメタルゲート電極４を構成する金属の周囲に堆積させる。その結果、上部のメタルゲート電極３に対してはゲート絶縁膜10が形成され、下部のメタルゲート電極４に対してはゲート絶縁膜11され、図５Ａ及び図５Ｄのような断面形状を得る。
図５Ａ及び図５Ｄは以下の工程を行ったところを示す図である。図４Ｃ及び図４Ｆの工程を終了した後、保護膜20及び保護膜21を等方性のドライエッチング法によって除去する。その後、ＰＥＣＶＤ法によって酸化シリコン(SiO2)膜を上部のメタルゲート電極３及び下部のメタルゲート電極４を構成する金属の周囲に堆積させる。その結果、上部のメタルゲート電極３に対してはゲート絶縁膜10が形成され、下部のメタルゲート電極４に対してはゲート絶縁膜11され、図５Ａ及び図５Ｄのような断面形状を得る。
図５Ｂ及び図５Ｅは以下の工程を行ったところを示す図である。図５Ａ及び図５Ｄの工程を終了した後、非晶質シリコン（アモルファスシリコン）22を、バイアスをかけることにより方向性をもたせるようなＰＥＣＶＤ法を用いて、フィールド領域２内のチャネル領域６の空洞を埋めるように成膜する。方向性をもたせたため、非晶質シリコン層（アモルファスシリコン層）22は、素子分離用の絶縁層８に囲まれたフィールド領域２内、素子分離用の絶縁層８上、及び、上部のメタルゲート電極３上において同程度の高さになるように堆積する。ただし、段差部において、非晶質シリコン層（アモルファスシリコン層）22は垂直な壁面には被着しない。従って、フィールド領域２内の非晶質シリコン層（アモルファスシリコン層）22が、素子分離用の絶縁層８上の非晶質シリコン層（アモルファスシリコン層）22や、上部のメタルゲート電極３上の非晶質シリコン層（アモルファスシリコン層）22とは孤立したような状態となることが可能である。その後、ソース・ドレイン領域12に導入する不純物をイオン注入法や固相拡散法により導入した結果、図５Ｂ及び図５Ｅに示す断面形状を得る。
図５Ｂ及び図５Ｅによれば、チャネル領域６とソース・ドレイン領域12とは自己整合的に形成される。
なお、ソース・ドレイン領域12に導入する不純物をイオン注入する時期は、図５Ｂ及び図５Ｅの時期には限られない。例えば、後に示す図７Ａの段階でもよい。すなわち、フィールド領域２内の非晶質シリコン層（アモルファスシリコン層）22から多結晶シリコン18を形成した後であってもよい。ただし、上記の不純物を活性化する温度は、６００℃未満が望ましい。
図５Ｂ及び図５Ｅによれば、チャネル領域６とソース・ドレイン領域12とは自己整合的に形成される。
なお、ソース・ドレイン領域12に導入する不純物をイオン注入する時期は、図５Ｂ及び図５Ｅの時期には限られない。例えば、後に示す図７Ａの段階でもよい。すなわち、フィールド領域２内の非晶質シリコン層（アモルファスシリコン層）22から多結晶シリコン18を形成した後であってもよい。ただし、上記の不純物を活性化する温度は、６００℃未満が望ましい。
図５Ｃ及び図５Ｆは、以下の工程を行ったところを示す図である。図５Ｂ及び図５Ｅの工程を終了後、レジストを塗布し、フォトリソグラフィー法によって、金属不純物が導入された領域７に相当する部分が開口しているレジストパターンを形成する。その結果、図５Ｃ及び図５Ｆに示す断面形状を得る。
図６Ａ乃至図６Ｆは、図５につづいて、実施例１のＭＩＳＦＥＴ１を製造する工程の一部を示す断面図である。そして、図６Ａ、図６Ｂ、及び、図６Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図６Ｄ、図６Ｅ、及び、図６Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図６Ａ乃至図６Ｆは、フィールド領域２、上部のメタルゲート電極３、下部のメタルゲート電極４、針状の結晶粒５、チャネル領域６、金属不純物が導入された領域７、素子分離用の絶縁層８、ゲート絶縁膜10、ゲート絶縁膜11、基板13、ニッケル(Ｎｉ)イオン注入17、多結晶シリコン領域18、非晶質シリコン層（アモルファスシリコン層）22、及び、サイドウオール膜23を示す。
図６Ａ及び図６Ｄは、図５Ｃ及び図５Ｆの工程が終了した後、ニッケル(Ｎｉ)イオン注入17を行って、金属不純物が導入された領域７にニッケル（Ｎｉ）を金属不純物として導入したところを示す図である。
すなわち、金属不純物が導入された領域７を含むソース・ドレイン領域12には、不純物としてニッケル（Ｎｉ）が導入されるが、上部のメタルゲート電極３上の非晶質シリコン層（アモルファスシリコン層）22にはニッケル（Ｎｉ）は導入されない。
すなわち、金属不純物が導入された領域７を含むソース・ドレイン領域12には、不純物としてニッケル（Ｎｉ）が導入されるが、上部のメタルゲート電極３上の非晶質シリコン層（アモルファスシリコン層）22にはニッケル（Ｎｉ）は導入されない。
図６Ｂ及び図６Ｅは、次の工程を行ったところを示す図である。図６Ａ及び図６Ｄの工程を終了した後、レジストパターンを除去し、約４５０℃から約６００℃までの温度で熱処理をしたところ、チャネル領域６に針状の結晶粒５が成長して、図６Ｂ及び図６Ｅに示す断面形状を得ることができる。
なお、上記の熱処理で、約６００℃を熱処理温度の上限としたのは、下部のメタルゲート電極４及び上部のメタルゲート電極３が溶融しない温度が望ましいからである。従って、メタルゲート電極を構成する金属によっては、熱処理温度の上限を挙げることができることはいうまでもない。一方、熱処理温度の下限を約４５０℃としたのは、金属誘起固相成長現象が開始する温度だからである。従って、上記の熱処理の温度は、５００℃から５５０℃までの温度が望ましい。
なお、上記の熱処理で、約６００℃を熱処理温度の上限としたのは、下部のメタルゲート電極４及び上部のメタルゲート電極３が溶融しない温度が望ましいからである。従って、メタルゲート電極を構成する金属によっては、熱処理温度の上限を挙げることができることはいうまでもない。一方、熱処理温度の下限を約４５０℃としたのは、金属誘起固相成長現象が開始する温度だからである。従って、上記の熱処理の温度は、５００℃から５５０℃までの温度が望ましい。
図６Ｃ及び図６Ｆは、図６Ｂ及び図６Ｅの熱処理をさらに行ない、フィールド領域２内の非晶質シリコン層（アモルファスシリコン層）22が金属誘起固相成長現象によって、多結晶シリコン領域18となったところを示す図である。なお、ソース・ドレイン領域12に導入された不純物は、金属誘起固相成長現象によって、シリコンの結晶格子にとりこまれ、活性化する。
一方、上部のメタルゲート電極３上の非晶質シリコン層（アモルファスシリコン層）22は、ニッケル（Ｎｉ）を含んでいないため、金属誘起固相成長現象が起きず、多結晶シリコン領域18のままである。
一方、上部のメタルゲート電極３上の非晶質シリコン層（アモルファスシリコン層）22は、ニッケル（Ｎｉ）を含んでいないため、金属誘起固相成長現象が起きず、多結晶シリコン領域18のままである。
図７Ａ乃至図７Ｆは、図６につづいて、実施例１のＭＩＳＦＥＴ１を製造する工程の一部を示す断面図である。そして、図７Ａ、及び、図７Ｂは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図７Ｃ、及び、図７Ｄは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図７Ａ乃至図７Ｄは、フィールド領域２、上部のメタルゲート電極３、下部のメタルゲート電極４、針状の結晶粒５、チャネル領域６、金属不純物が導入された領域７、素子分離用の絶縁層８、層間絶縁層９、ゲート絶縁膜10、ゲート絶縁膜11、ソース・ドレイン領域12、基板13、コンタクト窓15、ニッケル(Ｎｉ)イオン注入17、多結晶シリコン領域18、非晶質シリコン層（アモルファスシリコン層）22、及び、サイドウオール膜23を示す。
図７Ａ及び図７Ｃは、図６Ｃ及び図６Ｆの工程が終了した後、非晶質シリコン層（アモルファスシリコン層）22を、等方性エッチングにより除去したところを示す図である。
すなわち、多結晶シリコンと非晶質シリコンとでは、エッチングレートに差があるため、非晶質シリコン層（アモルファスシリコン層）22のみの除去が可能となっている。
すなわち、多結晶シリコンと非晶質シリコンとでは、エッチングレートに差があるため、非晶質シリコン層（アモルファスシリコン層）22のみの除去が可能となっている。
図７Ｂ及び図７Ｄは、以下の工程を行ったところを示す図である。図７Ａ及び図７Ｄの工程を終了した後、層間絶縁層９をＣＶＤ法によって堆積させる。その後、層間絶縁層９上にレジストを塗布し、フォトフィソグラフィー法によって、コンタクト窓15に相当する部分が開口しているレジストパターンを形成する。そして、そのレジストパターンをマスクに異方性エッチングを行って、層間絶縁層９を貫通するコンタクト窓15を形成する。その結果、図７Ｂ及び図７Ｅに示すような断面形状を示す。
図３Ａ乃至図３Ｆ、図４Ａ乃至図４Ｆ、図５Ａ乃至図５Ｂ、図６Ａ乃至図６Ｆ、及び、図７Ａ乃至図７Ｄによれば、実施例２のＭＩＳＦＥＴの製造方法に係わる、下部のメタルゲート電極４の形成後に行われる工程において、熱処理温度は６００℃未満の低温に抑えられる。従って、下部のメタルゲート電極４及び上部のメタルゲート電極３を構成する金属は溶解しない。また、下部のメタルゲート電極４、及び、チャネル領域６と、ソース・ドレイン領域12が自己整合的に配置されるため、位置合わせ余裕をとる必要がなく、実施例２のＭＩＳＦＥＴを小型化できる。さらに、チャネル領域６は針状の結晶粒５の束より構成されるため、チャネル領域６の結晶性が向上するので、ソース・ドレイン間のリーク電流を抑えることができる。
(実施例３)
実施例３は、実施例２のＭＩＳＦＥＴの製造方法の変形例である。特に、下部のゲート電極及びチャネル領域に対して、上部のゲート電極を自己整合的に形成可能な製造方法に関する。そして、図８Ａ乃至図８Ｆ、図９Ａ乃至図９Ｆ、及び、図１０Ａ乃至図１０Ｄを用いて、実施例２を説明する。
実施例３は、実施例２のＭＩＳＦＥＴの製造方法の変形例である。特に、下部のゲート電極及びチャネル領域に対して、上部のゲート電極を自己整合的に形成可能な製造方法に関する。そして、図８Ａ乃至図８Ｆ、図９Ａ乃至図９Ｆ、及び、図１０Ａ乃至図１０Ｄを用いて、実施例２を説明する。
図８Ａ乃至図８Ｆは実施例３のＭＩＳＦＥＴ１の製造方法を構成する工程の一部を示す断面図である。そして、図８Ａ、図８Ｂ、及び、図８Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図８Ｄ、図８Ｅ、及び、図８Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図８Ａ乃至図８Ｆは、基板13、素子分離用の絶縁層８、下部のメタルゲート電極４用の金属層、チャネル領域６、レジストパターン17、非晶質シリコン層（アモルファスシリコン層）19、保護膜20、保護膜21、及び、照明光26を示す。
図８Ａ及び図８Ｄは、以下の工程を行ったところを示す図である。まず、透明な基板13上に素子分離用の絶縁層８をＣＶＤ法によって堆積し、素子分離用の絶縁層８上に、フォトリソグラフィー法によって、フィールド領域２に相当する開口を有するレジストパターンを形成する。素子分離用の絶縁層８を、基板13の表面が表れるまでエッチングし、レジストパターンを除去する。
その後、基板13の上に、下部のメタルゲート電極４を形成するための金属層を、スパッタ法、又は、ＣＶＤ法によって堆積する。なお、金属層を構成する金属には、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をＣＶＤ法で堆積させることにより、図８Ａ、図８Ｄの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、ＰＥＣＶＤ法、又は、ＬＰＣＶＤ法、又は、ＡＬＤ法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
その後、基板13の上に、下部のメタルゲート電極４を形成するための金属層を、スパッタ法、又は、ＣＶＤ法によって堆積する。なお、金属層を構成する金属には、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をＣＶＤ法で堆積させることにより、図８Ａ、図８Ｄの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、ＰＥＣＶＤ法、又は、ＬＰＣＶＤ法、又は、ＡＬＤ法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
図８Ｂ及び図８Ｅは、以下の工程を行ったところを示す図である。まず、図８Ａ及び図８Ｄに示した工程を終了した後、非晶質シリコン層（アモルファスシリコン層）19、保護膜21を、順次、プラズマＣＶＤ法によって堆積する。そして、保護膜21上にレジストを塗布し、フォトリソグラフィー法によって、チャネル領域６に相当する領域にレジストが残るようなレジストパターンを形成する。上記のレジストパターンマスクに、保護膜21と非晶質シリコン層（アモルファスシリコン層）19に対して異方性エッチングを行うことにより、非晶質シリコン層（アモルファスシリコン層）19及び保護膜21をパターニングする。その後、絶縁層を体積し、異方性エッチングを行うことにより、パターニングされた非晶質シリコン層（アモルファスシリコン層）19及び保護膜21の側壁にサイドウオールを形成する。その結果、図８Ｂ、図８Ｅの断面図に示す断面形状を得る。なお、保護膜21の堆積方法について、保護膜20と同様にＰＥＣＶＤ法等を使用することも可能である。また、保護膜21の材質についても、保護膜20と同様に、窒化膜(SiN)等であってもよいことはいうまでもない。
図８Ｃ及び図８Ｆは、以下の工程を行ったところを示す図である。図８Ｂ及び図８Ｅに示した工程を終了した後、レジストを塗布し、フォトリソグラフィー法によって、チャネル領域６に相当する領域にレジストが残るようなレジストパターン17を形成する。そして、そのレジストパターン17をマスクに、下部のメタルゲート電極４用の金属層に対して異方性エッチングを行って、下部のメタルゲート電極４を形成する。その結果、図８Ｃ、図８Ｆの断面図に示す断面形状を得る。
図９Ａ乃至図９Ｆは実施例３のＭＩＳＦＥＴ１の製造方法を構成する工程の一部を示す断面図である。そして、図９Ａ、図９Ｂ、及び、図９Ｃは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図９Ｄ、図９Ｅ、及び、図９Ｆは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図９Ａ乃至図９Ｆは、基板13、素子分離用の絶縁層８、上部のメタルゲート電極３用の金属層、下部のメタルゲート電極４用の金属層、非晶質シリコン層（アモルファスシリコン層）19、保護膜20、保護膜21、レジスト層24、及び、照明光26を示す。
図９Ａ及び図９Ｄは、図８Ｃ及び図８Ｆの工程終了後、上部のメタルゲート電極３用の金属層をスパッタ法又はＣＶＤ法等で堆積させたところを示す。
図９Ｂ及び図９Ｅは、以下の工程を行ったところを示す図である。図９Ａ及び図９Ｄの工程終了後、ポジ型のレジスト層24を塗布し、透明な基板から照明を行ない、上部のメタルゲート電極３用の金属層を透過した光りによって、レジスト層24を感光させる。その結果、図９Ｂ乃至図９Ｅに示す断面形状を得る。
図９Ｃ及び図９Ｆは、図９Ｂ及び図９Ｅの工程を終了した後、レジスト層24の内、感光した部分を取り除いて、レジストパターン形成したところを示す。なお、ポジ型のレジストは、感光した部分が可溶性を有することとなるレジストをいう。
図１０Ａ及び図１０Ｂは実施例３のＭＩＳＦＥＴ１の製造方法を構成する工程の一部を示す断面図である。そして、図１０Ａは、図１のＣ−Ｄ点線に沿った断面図を示す。また、図１０Ｂは、図１のＡ−Ｂ点線に沿った断面図を示す。そして、図１０Ａ及び図１０Ｂは、基板13、素子分離用の絶縁層８、上部のメタルゲート電極３用の金属層、下部のメタルゲート電極４用の金属層、非晶質シリコン層（アモルファスシリコン層）19、保護膜20、保護膜21、及び、レジスト層24を示す。
また、図１０Ａ及び図１０Ｂは、図９Ｃ及び図９Ｆの工程を終了したのち、レジストパターンをマスクに上部のメタルゲート電極３用の金属層をエッチングし、上部のメタルゲート電極３を形成したところを示す。その結果、図１０Ａ及び図１０Ｂに示す断面形状を得る。なお、図１０Ａ及び図１０Ｂに示す断面形状は、図４Ｂ及び図４Ｅに示す断面形状と同様な形状である。
従って、これ以降は、図４Ｂ、図４Ｃ、図４Ｅ、図４Ｆ、図５Ａ乃至図５Ｆ、図６Ａ乃至図６Ｆ、図７Ａ乃至図７Ｄと同様な工程を行って、ＭＩＳＦＥＴを完成する。
また、図１０Ａ及び図１０Ｂは、図９Ｃ及び図９Ｆの工程を終了したのち、レジストパターンをマスクに上部のメタルゲート電極３用の金属層をエッチングし、上部のメタルゲート電極３を形成したところを示す。その結果、図１０Ａ及び図１０Ｂに示す断面形状を得る。なお、図１０Ａ及び図１０Ｂに示す断面形状は、図４Ｂ及び図４Ｅに示す断面形状と同様な形状である。
従って、これ以降は、図４Ｂ、図４Ｃ、図４Ｅ、図４Ｆ、図５Ａ乃至図５Ｆ、図６Ａ乃至図６Ｆ、図７Ａ乃至図７Ｄと同様な工程を行って、ＭＩＳＦＥＴを完成する。
図８Ａ乃至図８Ｆ、図９Ａ乃至図９Ｆ、図１０Ａ、及び、図１０Ｂによれば、実施例３係る実施例２のＭＩＳＦＥＴの製造方法の変形例を用いると、下部のメタルゲート電極４及びチャネル領域６に対して上部のメタルゲート電極３を自己整合的に形成することができる。従って、実施例２のＭＩＳＦＥＴの製造方法の変形例の後、引き続いて実施例２のＭＩＳＦＥＴの製造方法を行うと、下部のメタルゲート電極４及びチャネル領域６に対して、上部のメタルゲート電極３を自己整合的に形成できるだけでなく、ソース・ドレイン領域も自己整合的に形成することができる。
本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有するＭＩＳＦＥＴ及びそのＭＩＳＦＥＴの製造方法を提供することができる。
１ ＭＩＳＦＥＴ
２ フィールド領域
３ 上部のメタルゲート電極
４ 下部のメタルゲート電極
５ 針状の結晶粒
６ チャネル領域
７ 金属不純物が導入された領域
８ 素子分離用の絶縁層
９ 層間絶縁層
10、11 ゲート絶縁膜
12 ソース・ドレイン領域
13 基板
15 コンタクト窓
17 レジストパターン
18 多結晶シリコン領域
19 非晶質シリコン層（アモルファスシリコン層）
20、21 保護膜
22 非晶質シリコン層（アモルファスシリコン層）
23 サイドウオール膜
24 レジスト層
25 ニッケル(Ｎｉ)イオン注入
26 照明光
２ フィールド領域
３ 上部のメタルゲート電極
４ 下部のメタルゲート電極
５ 針状の結晶粒
６ チャネル領域
７ 金属不純物が導入された領域
８ 素子分離用の絶縁層
９ 層間絶縁層
10、11 ゲート絶縁膜
12 ソース・ドレイン領域
13 基板
15 コンタクト窓
17 レジストパターン
18 多結晶シリコン領域
19 非晶質シリコン層（アモルファスシリコン層）
20、21 保護膜
22 非晶質シリコン層（アモルファスシリコン層）
23 サイドウオール膜
24 レジスト層
25 ニッケル(Ｎｉ)イオン注入
26 照明光
Claims (6)
- 第１の金属ゲート電極と、前記第１の金属ゲート電極との間に空洞が生じるように、前記第１の金属ゲート電極の延在方向と同一方向かつ平行な第２の金属ゲート電極と、を形成する金属ゲート形成工程と、
前記第１の金属ゲート電極及び前記第２の金属ゲート電極を構成する金属の融点より低温度で、前記第１の金属ゲート電極の両側に隣接する第１の領域と前記空洞に、非晶質半導体層を形成する工程と、
前記第１の領域に含まれ、前記第１の金属ゲート電極の延在方向と平行するように、前記第１の金属ゲート電極の両側に設けられた第２の領域に、金属誘起固相成長現象を起こさせる金属不純物を導入する工程と、
前記金属の融点未満の温度、かつ、前記非晶質半導体層に金属誘起固相成長現象を起こさせる温度以上の温度で熱処理を行って、前記第１の金属ゲート電極及び前記第２の金属ゲート電極の延在方向に交差する針状の結晶粒からチャネル領域を形成する熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第１の領域に不純物を導入する工程を、さらに、備えることを特徴とする請求項１に記載された半導体装置の製造方法。
- 前記熱処理工程は、前記空洞に形成された前記非晶質半導体層に、前記金属誘起固相成長現象によって、針状の結晶粒が成長するまで行われることを特徴とする請求項１に記載された半導体装置の製造方法。
- 前記金属ゲート形成工程は、
第１の金属層を堆積する工程と、
前記第１の金属層上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、第１の金属層を構成する金属の融点未満の温度で、半導体層を形成する工程と、
前記半導体層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層上に第２の金属層を堆積する工程と、
前記第２の金属層、前記第２の絶縁層、前記半導体層、前記第１の絶縁層、及び、前記第１の金属層をパターニングするパターニング工程と、を有し、
前記パターニング工程は、前記半導体層を除去することにより、前記第１の絶縁層と前記第２の絶縁層との間に空洞を生じさせる工程を備えることを特徴とする請求項１に記載された半導体装置の製造方法。 - 前記金属ゲート形成工程は、
透明基板上に第１の金属層を堆積する工程と、
前記第１の金属層上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、第１の金属層を構成する金属の融点未満の温度で、半導体層及び第２の絶縁層を、順次、形成する工程と、
前記第２の絶縁層上に前記第１の金属ゲート電極のパターンに応じて第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに前記半導体層、及び、前記第２の絶縁層をエッチングする工程と、
前記第２の絶縁層上に第３の絶縁層を形成し、前記第３の絶縁層に対してエッチングを行って、前記半導体層及び前記第２の絶縁層の側壁にサイドウオールを形成する工程と、
前記第２の絶縁層上に前記第１の金属ゲート電極のパターンに応じて第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクに前記第１の金属層をエッチングする工程と、
前記第２の絶縁層上に、前記透明基板の背面から照明をあてた場合に、光が透過する膜厚で第２の金属層を堆積する工程と、
前記第２の金属層上にレジスト層を形成し、前記透明基板の背面から照明をあて、前記レジスト層を感光させ、感光したレジスト部分を除去することにより、前記第１の金属ゲート電極のパターンに応じて第３のレジストパターンを形成する工程と、
前記第２の金属層を前記第３のレジストパターンをマスクにエッチンングする工程と、
前記半導体層をエッチングすることにより、前記第１の絶縁層と前記第２の絶縁層との間に空洞を生じさせる工程と、
を備えることを特徴とする請求項１に記載された半導体装置の製造方法。 - 前記金属不純物はニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）の内、少なくとも、１種類以上の金属を含むものであることを特徴とする請求項１に記載された半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2006/306424 WO2007110940A1 (ja) | 2006-03-29 | 2006-03-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2007110940A1 JPWO2007110940A1 (ja) | 2009-08-06 |
| JP4755245B2 true JP4755245B2 (ja) | 2011-08-24 |
Family
ID=38540880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008507325A Expired - Fee Related JP4755245B2 (ja) | 2006-03-29 | 2006-03-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4755245B2 (ja) |
| WO (1) | WO2007110940A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101399611B1 (ko) | 2010-02-05 | 2014-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제조 방법 |
| US8835917B2 (en) | 2010-09-13 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, power diode, and rectifier |
| US10186618B2 (en) * | 2015-03-18 | 2019-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2018006412A (ja) * | 2016-06-28 | 2018-01-11 | 学校法人東北学院 | 半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
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-
2006
- 2006-03-29 JP JP2008507325A patent/JP4755245B2/ja not_active Expired - Fee Related
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000277745A (ja) * | 1999-03-19 | 2000-10-06 | Internatl Business Mach Corp <Ibm> | ダブルゲート集積回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007110940A1 (ja) | 2007-10-04 |
| JPWO2007110940A1 (ja) | 2009-08-06 |
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| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
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