JP4755245B2 - 半導体装置の製造方法 - Google Patents
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Description
特許文献1においては、長方形断面を有するチャネル領域を、対向する2方向からはさむようにゲート電極を配置し、いわゆる、マルチゲート電極構造を有するMISFETが開示されている。また、他の対向する2方向にはソース・ドレイン電極を配置した構造のMISFETが開示されている。従って、2方向に配置された多結晶シリコンからなるゲート電極によって、チャネル領域に2方向から電界が発生する。そうすると、ソース・ドレイン間のリーク電流は、2方向からの電界によって防止される。また、ソース・ドレイン電極が、他の対向する2方向から、チャネル領域に直に接し、距離をあけずに配置されている。そうすると、ソース・ドレイン抵抗が殆どない構造となっている。
上記の提案においては、ゲート電極は多結晶シリコンによって構成されており、多結晶シリコン側に発生する空乏層によって、チャネル領域に発生する電界が低下するという現象を抑えることはできない。
そこで、チャネル領域を対向する2方向からはさむゲート電極に金属を用いて、いわゆる、メタルゲート電極を実現することが考えられる。
しかし、メタルゲート電極であって、さらに、マルチゲート電極構造を実現することは困難である。ゲート電極に金属を用いるため、一方のメタルゲート電極を形成した後、MISFETのチャネル領域とソース・ドレイン領域を形成するためには、600℃以下の熱処理しか許されないからである。しかし、例えば、エピ成長を利用してメタルゲート電極上にシリコン結晶層からなるチャネル領域を形成するには、1000℃以上の熱が加わる。また、CVD(chemical vapor deposition)法により、多結晶シリコン層を堆積させて、チャネル領域を形成するにも、約800℃程度の熱が加わる。
一方、PECVD法を利用して、チャネル領域を形成するために、アモルファスシリコン層を堆積させる場合には、500℃程度と低温の熱処理となる。しかし、アモルファスシリコン層でチャネル領域を形成した場合には、結晶性が非常に悪いものとなり、シリコン粒界を伝わる電流等により、ソース・ドレイン間にリーク電流が発生することになる。
そこで、本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明は以下の半導体装置を製造する方法を提供する。半導体装置を製造する方法は、第1の金属ゲート電極と、前記第1の金属ゲートとの間に空洞が生じるように、前記第1の金属ゲート電極の延在方向と同一方向かつ平行に第2の金属ゲート電極と、を形成する金属ゲート形成工程と、前記第1の金属ゲート電極及び前記第2の金属ゲート電極を構成する金属の融点より低温度で、前記第1の金属ゲートの両側に隣接する第1の領域と前記空洞とに、非晶質半導体層を形成する工程と、前記第1の領域に含まれ、前記第1の金属ゲート電極の延在方向と平行するように、前記第1の金属ゲート電極の両側に設けられた第2の領域に、金属誘起固相成長現象を起こさせる金属不純物を導入する工程と、前記金属の融点未満の温度、かつ、前記非晶質半導体層に金属誘起固相成長現象を起こさせる温度以上の温度で熱処理を行って、前記第1の金属ゲート電極及び前記第2の金属ゲート電極の延在方向に交差する針状の結晶粒からチャネル領域を形成する熱処理工程と、を備えることを特徴とする。
本発明は、メタルゲート電極であって、かつ、マルチゲート電極構造を有し、ソース・ドレイン間のリーク電流が減少する構造を有する半導体装置の製造方法を提供することができる。
実施例1は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するMISFETに関するものである。そして、実施例1を図1、図2A、及び、図2Bを用いて説明する。
MISFET1のチャネル領域6は、MISFET1を画定するフィールド領域2の中央部に位置する。そして、チャネル領域2は、例えば、チャネル幅2〜3μm、チャネル長50nmの矩形である。なお、チャネル長とは、MISFETのソースとドレインとをつなぐ方向のチャネル領域2の長さをいい、チャネル幅とは、MISFETのソースとドレインとをつなぐ方向に垂直な方向のチャネル領域2の長さをいう。
金属不純物が導入された領域7は、ソース・ドレイン領域12内に配置され、矩形の領域である。また、チャネル領域6の両側に配置されており、上部のメタルゲート電極3及び下部のメタルゲート電極4に平行して延在している。
コンタクト窓15は、ソース・ドレイン領域12に配線を接続するための、開口である。
また、チャネル領域6は、MISFETのソースとドレインとをつなぐ方向に伸びている針状の結晶粒5の束によって、チャネル領域6は埋めつくされている。
下部のメタルゲート電極4は基板13上に堆積されている。また、上部のメタルゲート電極3の上には、層間絶縁層9が堆積されている。
基板13上には、多結晶シリコン領域18及び下部のメタルゲート電極4が形成されている。
多結晶シリコン領域18は、フィールド領域2中において、多結晶シリコンによって構成されている領域である。すなわち、多結晶シリコン領域18は、チャネル領域6、ソース・ドレイン領域12、及び、ソース・ドレイン領域12の底部から基板までの領域であって、かつ、下部のメタルゲート電極4及び上部のメタルゲート電極3の両側に配置されている領域から構成されている。
また、金属不純物は拡散源から放射状に拡散するため、金属不純物が導入された領域7はチャネル領域6の両側に平行して延在していると、MISFETのソースとドレインをつなぐ方向へ金属不純物は拡散する。従って、チャネル領域6には針状の結晶粒5が成長し、針状の結晶粒5によって、チャネル領域6は構成される。
実施例2は、メタルゲート電極であって、かつ、マルチゲート電極構造を有するMISFETの製造方法に関するものである。そして、実施例2を図3A乃至図3F、図4A乃至図4F、図5A乃至図5B、図6A乃至図6F、及び、図7A乃至図7Dを用いて説明する。
その後、基板13の上に、下部のメタルゲート電極4を形成するための金属層を、スパッタ法、又は、CVD法によって堆積する。なお、金属層を構成する金属には、タングステン(W)、モリブデン(Mo)等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をCVD法で堆積させることにより、図3A、図3Dの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、PECVD(plasma enhanced chemical vapor deposition)法、又は、LPCVD(low pressure chemicalvapor deposition)法、又は、ALD(atomic layer deposition)法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
なお、上記の保護膜は酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜であることが望ましい。
図5A及び図5Dは以下の工程を行ったところを示す図である。図4C及び図4Fの工程を終了した後、保護膜20及び保護膜21を等方性のドライエッチング法によって除去する。その後、PECVD法によって酸化シリコン(SiO2)膜を上部のメタルゲート電極3及び下部のメタルゲート電極4を構成する金属の周囲に堆積させる。その結果、上部のメタルゲート電極3に対してはゲート絶縁膜10が形成され、下部のメタルゲート電極4に対してはゲート絶縁膜11され、図5A及び図5Dのような断面形状を得る。
図5B及び図5Eによれば、チャネル領域6とソース・ドレイン領域12とは自己整合的に形成される。
なお、ソース・ドレイン領域12に導入する不純物をイオン注入する時期は、図5B及び図5Eの時期には限られない。例えば、後に示す図7Aの段階でもよい。すなわち、フィールド領域2内の非晶質シリコン層(アモルファスシリコン層)22から多結晶シリコン18を形成した後であってもよい。ただし、上記の不純物を活性化する温度は、600℃未満が望ましい。
すなわち、金属不純物が導入された領域7を含むソース・ドレイン領域12には、不純物としてニッケル(Ni)が導入されるが、上部のメタルゲート電極3上の非晶質シリコン層(アモルファスシリコン層)22にはニッケル(Ni)は導入されない。
なお、上記の熱処理で、約600℃を熱処理温度の上限としたのは、下部のメタルゲート電極4及び上部のメタルゲート電極3が溶融しない温度が望ましいからである。従って、メタルゲート電極を構成する金属によっては、熱処理温度の上限を挙げることができることはいうまでもない。一方、熱処理温度の下限を約450℃としたのは、金属誘起固相成長現象が開始する温度だからである。従って、上記の熱処理の温度は、500℃から550℃までの温度が望ましい。
一方、上部のメタルゲート電極3上の非晶質シリコン層(アモルファスシリコン層)22は、ニッケル(Ni)を含んでいないため、金属誘起固相成長現象が起きず、多結晶シリコン領域18のままである。
すなわち、多結晶シリコンと非晶質シリコンとでは、エッチングレートに差があるため、非晶質シリコン層(アモルファスシリコン層)22のみの除去が可能となっている。
実施例3は、実施例2のMISFETの製造方法の変形例である。特に、下部のゲート電極及びチャネル領域に対して、上部のゲート電極を自己整合的に形成可能な製造方法に関する。そして、図8A乃至図8F、図9A乃至図9F、及び、図10A乃至図10Dを用いて、実施例2を説明する。
その後、基板13の上に、下部のメタルゲート電極4を形成するための金属層を、スパッタ法、又は、CVD法によって堆積する。なお、金属層を構成する金属には、タングステン(W)、モリブデン(Mo)等の高融点金属が望ましい。その金属層の上に保護膜20となる絶縁層をCVD法で堆積させることにより、図8A、図8Dの断面図に示す断面形状を得る。なお、保護膜20を堆積させるには、PECVD法、又は、LPCVD法、又は、ALD法、又は、スパッタ法によることも考えられる。さらに、保護膜20の材質については、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiON)膜、窒化膜(SiN)膜、高誘電体膜(high-k材料)であってもよい。
また、図10A及び図10Bは、図9C及び図9Fの工程を終了したのち、レジストパターンをマスクに上部のメタルゲート電極3用の金属層をエッチングし、上部のメタルゲート電極3を形成したところを示す。その結果、図10A及び図10Bに示す断面形状を得る。なお、図10A及び図10Bに示す断面形状は、図4B及び図4Eに示す断面形状と同様な形状である。
従って、これ以降は、図4B、図4C、図4E、図4F、図5A乃至図5F、図6A乃至図6F、図7A乃至図7Dと同様な工程を行って、MISFETを完成する。
2 フィールド領域
3 上部のメタルゲート電極
4 下部のメタルゲート電極
5 針状の結晶粒
6 チャネル領域
7 金属不純物が導入された領域
8 素子分離用の絶縁層
9 層間絶縁層
10、11 ゲート絶縁膜
12 ソース・ドレイン領域
13 基板
15 コンタクト窓
17 レジストパターン
18 多結晶シリコン領域
19 非晶質シリコン層(アモルファスシリコン層)
20、21 保護膜
22 非晶質シリコン層(アモルファスシリコン層)
23 サイドウオール膜
24 レジスト層
25 ニッケル(Ni)イオン注入
26 照明光
Claims (6)
- 第1の金属ゲート電極と、前記第1の金属ゲート電極との間に空洞が生じるように、前記第1の金属ゲート電極の延在方向と同一方向かつ平行な第2の金属ゲート電極と、を形成する金属ゲート形成工程と、
前記第1の金属ゲート電極及び前記第2の金属ゲート電極を構成する金属の融点より低温度で、前記第1の金属ゲート電極の両側に隣接する第1の領域と前記空洞に、非晶質半導体層を形成する工程と、
前記第1の領域に含まれ、前記第1の金属ゲート電極の延在方向と平行するように、前記第1の金属ゲート電極の両側に設けられた第2の領域に、金属誘起固相成長現象を起こさせる金属不純物を導入する工程と、
前記金属の融点未満の温度、かつ、前記非晶質半導体層に金属誘起固相成長現象を起こさせる温度以上の温度で熱処理を行って、前記第1の金属ゲート電極及び前記第2の金属ゲート電極の延在方向に交差する針状の結晶粒からチャネル領域を形成する熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1の領域に不純物を導入する工程を、さらに、備えることを特徴とする請求項1に記載された半導体装置の製造方法。
- 前記熱処理工程は、前記空洞に形成された前記非晶質半導体層に、前記金属誘起固相成長現象によって、針状の結晶粒が成長するまで行われることを特徴とする請求項1に記載された半導体装置の製造方法。
- 前記金属ゲート形成工程は、
第1の金属層を堆積する工程と、
前記第1の金属層上に第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、第1の金属層を構成する金属の融点未満の温度で、半導体層を形成する工程と、
前記半導体層上に第2の絶縁層を形成する工程と、
前記第2の絶縁層上に第2の金属層を堆積する工程と、
前記第2の金属層、前記第2の絶縁層、前記半導体層、前記第1の絶縁層、及び、前記第1の金属層をパターニングするパターニング工程と、を有し、
前記パターニング工程は、前記半導体層を除去することにより、前記第1の絶縁層と前記第2の絶縁層との間に空洞を生じさせる工程を備えることを特徴とする請求項1に記載された半導体装置の製造方法。 - 前記金属ゲート形成工程は、
透明基板上に第1の金属層を堆積する工程と、
前記第1の金属層上に第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、第1の金属層を構成する金属の融点未満の温度で、半導体層及び第2の絶縁層を、順次、形成する工程と、
前記第2の絶縁層上に前記第1の金属ゲート電極のパターンに応じて第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに前記半導体層、及び、前記第2の絶縁層をエッチングする工程と、
前記第2の絶縁層上に第3の絶縁層を形成し、前記第3の絶縁層に対してエッチングを行って、前記半導体層及び前記第2の絶縁層の側壁にサイドウオールを形成する工程と、
前記第2の絶縁層上に前記第1の金属ゲート電極のパターンに応じて第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクに前記第1の金属層をエッチングする工程と、
前記第2の絶縁層上に、前記透明基板の背面から照明をあてた場合に、光が透過する膜厚で第2の金属層を堆積する工程と、
前記第2の金属層上にレジスト層を形成し、前記透明基板の背面から照明をあて、前記レジスト層を感光させ、感光したレジスト部分を除去することにより、前記第1の金属ゲート電極のパターンに応じて第3のレジストパターンを形成する工程と、
前記第2の金属層を前記第3のレジストパターンをマスクにエッチンングする工程と、
前記半導体層をエッチングすることにより、前記第1の絶縁層と前記第2の絶縁層との間に空洞を生じさせる工程と、
を備えることを特徴とする請求項1に記載された半導体装置の製造方法。 - 前記金属不純物はニッケル(Ni)、銅(Cu)、金(Au)、白金(Pt)の内、少なくとも、1種類以上の金属を含むものであることを特徴とする請求項1に記載された半導体装置の製造方法。
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