JP4753495B2

JP4753495B2 - Integrated circuit design evaluation method, apparatus, and program

Info

Publication number: JP4753495B2
Application number: JP2001205705A
Authority: JP
Inventors: 也義安藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2011-08-24
Anticipated expiration: 2021-07-06
Also published as: JP2003023078A

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路設計の評価方法及び装置並びにプログラムに係り、特に、集積回路設計においてスタンバイ時のリーク電力及び動作時のクリティカルパス遅延時間に関係した歩留りを評価する方法及び装置並びにこの方法を実施するためのコンピュータプログラムに関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数はＧＨｚのオーダに達し、動作時の消費電力と回路遅延とを重視したハイパフォーマンスな設計が行われている。
【０００３】
これに対し、携帯電話などの携帯電子機器に用いられるＬＳＩでは、電池の長寿命化のためにスタンバイ時のリーク電力を抑える必要がある。短チャンネルＣＭＯＳを用いた低消費電力のＬＳＩ開発においては、しきい値電圧以下のサブスレッショルド特性を考慮したプロセス・デバイスシミュレーションを行い、ＭＯＳデバイスを試作し、そのトランジスタ特性を測定し、測定結果をシミュレータにフィードバックさせるという作業が行われている。また、この試作したトランジスタのゲート電圧Ｖgsを０Ｖにしたときのドレイン電流を測定し、その値を、スタンバイ時のＬＳＩ内の全てのオフトランジスタに適用して、開発対象のＬＳＩのリーク電力を計算している。
【０００４】
【発明が解決しようとする課題】
低消費電力ＬＳＩのチップの歩留りを向上させるには、ＬＳＩの開発段階において、チップスタンバイ時のリーク電力及び動作時の信号遅延に関係した歩留りを予測し、歩留りを向上させるように設計変更することが好ましい。
【０００５】
本発明の目的は、このような事実に鑑み、スタンバイ時のリーク電力及び動作時の信号遅延に関係した歩留りを予測して歩留りが向上するように設計変更することを可能にする集積回路設計の評価方法及び装置並びにプログラムを提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】
本発明による集積回路設計の評価方法の一態様では、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める。
【０００７】
この構成によれば、設計において、確率変数Ｘ−Ｙ面上の原点が積分範囲の略中央からずれた場合、該原点が略中央に位置するように、実効ゲート長Ｌ_eff又は／及び実効ゲート酸化膜厚ＴＯＸ_effに関係したプロセスパラメータを変更することにより、歩留りを向上させることができる。
【０００８】
上記第１物理量ＰＷは例えば、チップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であり、上記第２物理量は例えば、上記領域内の特定パスの遅延時間ＤＬであり、この特定パスは例えばクリティカルパスである。
【０００９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１１】
低消費電力ＬＳＩのチップの歩留りを向上させるには、オフトランジスタのリーク電力ＰＷ_trを低減する必要がある。
【００１２】
ＰＷ_tr＝Ｉ_off・Ｖ_ds （１）
であり、ここにオフ電流Ｉ_offは、ゲート電圧が０Ｖでドレイン電圧がＶ_dsのときの電流である。オフ電流Ｉ_offが減少すると、オン電流Ｉ_on、すなわちゲート電圧Ｖ_gsがドレイン電圧Ｖ_ds＝ＶＤＤに等しいときのドレイン電流も減少し、このオン電流Ｉ_onにより容量負荷ＣＬを充電又は放電するのに必要な時間
ＤＬ＝ＣＬ・ＶＤＤ／Ｉ_on （２）
が増加するので、タイミングエラーが生じて歩留りが低下する原因となる。
【００１３】
したがって、チップの良／不良判定の境界を定める、チップのスタンバイ時リーク電力ＰＷ及びクリティカルパスのディレイＤＬは、トランジスタのオフ電流Ｉ_off及びオン電流Ｉ_onに関係している。
【００１４】
図４は、短チャンネルＭＯＳトランジスタの縦断面を示す。
【００１５】
このトランジスタは、Ｐ形基板にＮ⁺形のソースＳとドレインＤとが形成され、ソースＳとドレインＤの対向部分に、ホットエレクトロン耐性を向上させるためのＮ^-形のＬＤＤ（Lightly Doped Drain）が形成されている。ソースＳとドレインＤの間の上方には、ゲート酸化膜を介してゲートＧが形成されている。ソースＳとドレインＤの外側にはフィールド酸化膜１が形成されている。
【００１６】
トランジスタのオフ電流Ｉ_off及びオン電流Ｉ_onのばらつきは、トランジスタの各要素のばらつきと関係しているが、短チャンネルＭＯＳトランジスタでは特に、実効ゲート長Ｌ_effと実効ゲート酸化膜厚ＴＯＸ_effのばらつきに強く依存している。実効ゲート長Ｌ_effは、ほぼＬ−２ΔＬであり、ここにＬはゲートＧの長さ、ΔＬはゲートＧとＬＤＤのオーバラップ長である。実効ゲート長Ｌ_effは、ＬＤＤの不純物分布にも依存する。したがって、Ｌ、ΔＬ及びＬＤＤの不純物分布のばらつきにより、実効ゲート長Ｌ_effにばらつきが生ずる。実効ゲート酸化膜厚ＴＯＸ_effは、ゲート酸化膜厚ＴＯＸ０、ゲートＧの抵抗率を下げるためにゲートＧに注入されるイオンの分布及びチャンネルキャリアの量子効果に関係している。したがって、これらの値がばらつくことにより、実効ゲート酸化膜厚ＴＯＸ_effがばらつく。
【００１７】
図５は、短チャンネルＭＯＳトランジスタのゲート電圧Ｖ_gsに対するＬＯＧ（Ｉ_ds）のサブスレッショルド特性を示す。実効ゲート長Ｌ１〜Ｌ５は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５の関係にあり、実効ゲート長Ｌ_effが小さくなるほどオフ電流が増加すると共に、傾きΔＩ_ds／ΔＶgsが緩やかになってチャンネル電荷をゲート電圧でコントロールすることが困難になる。ゲート長Ｌが０．１μｍ程度以下になると、プロセスのばらつきにより実効ゲート長Ｌ_effがばらついて、トランジスタ特性に大きく影響する。この点は、実効ゲート酸化膜厚ＴＯＸ_effについても同様である。
【００１８】
図１は、本発明の一実施形態の集積回路設計の評価装置の概略ブロック図である。
【００１９】
この装置は、コンピュータシステムであり、コンピュータ１０に記憶装置１１〜１４、入力装置１５及び表示装置１６が接続されている。
【００２０】
開発中のＬＳＩと同一のテクノロジーに基づいて他のＬＳＩが既に製造されているとする。テクノロジーが同一であればトランジスタの設計値も同一である。同一設計値に基づき形成されたトランジスタの実効ゲート長Ｌ_eff及び実効ゲート酸化膜厚ＴＯＸ_effの測定結果は、記憶装置１１に蓄積されている。これらの測定は、ウェーハ上に形成された評価用トランジスタに対して行われる。実効ゲート酸化膜厚ＴＯＸ_effは、トランジスタのゲート酸化膜容量Ｃ_oxを測定し、関係式
Ｃ_ox＝ε₀・ε_r／ＴＯＸ_eff （３）
に基づいて計算される。ここに、ε₀及びε_rはそれぞれ真空の誘電率及びゲート酸化膜の比誘電率である。実効ゲート長Ｌ_effは、オン電流Ｉ_onの測定値とこのゲート酸化膜容量Ｃ_oxの値とを後述の関係式に代入して計算される。
【００２１】
記憶装置１２には開発中のＬＳＩの設計データが格納されており、リーク電力計算においてチップスタンバイ時の全オフトランジスタを抽出するのに用いられる。
【００２２】
記憶装置１３に格納されたセルライブラリは、トランジスタのゲート幅Ｗ及びセルの入出力容量の値を有しており、後述のようにゲート幅Ｗはオン電流Ｉ_on及びオフ電流Ｉ_offの計算に用いられる。
【００２３】
記憶装置１４に格納されたネットリスト及び配線情報は、該セルの入出力容量及び上記設計データとともに、クリティカルパスの負荷容量Ｃcpの計算に用いられる。この配線情報には、単位長さ当たりの配線抵抗及び配線容量のデータが含まれている。
【００２４】
入力装置１５は、チップスタンバイ時リーク電力ＰＷ及び動作時のクリティカルパスの遅延時間ＤＬの上限値入力に用いられる。
【００２５】
表示装置１６は、入力値の確認及び計算結果表示のために用いられる。
【００２６】
図２及び図３は、図１のコンピュータ１０による処理のゼネラルフローチャートである。
【００２７】
（Ｓ１）入力装置１５を操作して、リーク電力ＰＷの上限値ＰＷ_lim及び遅延時間ＤＬの上限値ＤＬ_limを入力する。また、入力装置１５を操作して集積回路内のクリティカルパスを指定する。
【００２８】
（Ｓ２）記憶装置１１から実効ゲート長Ｌ_effの蓄積データを読み出し、その確率密度分布Ｐ_L（Ｘ）を正規分布で近似し、
Ｐ_L（Ｘ）＝｛ＥＸＰ（−Ｘ²／２）｝／（２π）^1/2 （４）
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L （５）
における実効ゲート長Ｌ_effの平均値Ｌ_m及び標準偏差σ_Lを求める。
【００２９】
同様に、記憶装置１１から実効ゲート酸化膜厚ＴＯＸ_effの蓄積データを読み出し、その確率密度分布Ｐ_TOX（Ｙ）を正規分布で近似し、
Ｐ_TOX（Ｙ）＝｛ＥＸＰ（−Ｙ²／２）｝／（２π）^1/2 （６）
Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX （７）
における実効ゲート酸化膜厚ＴＯＸ_effの平均値ＴＯＸ_m及び標準偏差σ_TOX求める。
【００３０】
（Ｓ３）確率変数Ｘ及びＹに初期値−３を代入する。
【００３１】
（Ｓ４）上式（７）に基づいて、Ｙの値に対する実効ゲート酸化膜厚ＴＯＸ_effを求め、この値を上式（３）に代入してトランジスタのゲート酸化膜容量Ｃ_oxを計算する。
【００３２】
（Ｓ５）トランジスタのしきい値電圧Ｖ_th（Ｘ）を次式により計算する。
【００３３】
Ｖ_th（Ｘ）＝Ｖ_th0−｛Ψ_min＋Ｖ_ds／２＋ｃｏｓｈ（Ｌ_eff／２Ｌ_char）
・Ψ_min（１＋Ｖ_ds／Ψ_min）^1/2｝／ｓｉｎｈ²（Ｌ_eff／２Ｌ_char）（８）
ここに、Ｖ_th0はロングチャンネルのしきい値電圧測定値、Ｖ_dsはドレイン・ソース間電圧、Ψ_minはビルトインポテンシャルΨbiと表面ポテンシャルΨsとの差であって、
Ψ_min＝Ψbi−Ψs （９）
Ψbi＝（ｋＴ／ｑ）（Ｎ_chＮ_S/D／ｎ_i ²）（１０）
Ψs＝（２ｋＴ／ｑ）（Ｎ_ch／ｎ_i）（１１）
ここに、
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
Ｎ_ch：チャンネル不純物濃度
Ｎ_S/D：ソース及びドレインの不純物濃度
ｎ_i：真性キャリア濃度
である。Ｌ_charはフィッティングパラメータであり、デバイスの構造及びテクノロジーで定まる定数であって、予め求められて記憶装置１１に格納されている。Ｘの値に対する実効ゲート長Ｌ_effは、上式（５）により求められる。
【００３４】
図６は、実効ゲート長Ｌ_effとしきい値電圧Ｖ_thとの関係を示す。
【００３５】
（Ｓ６）ＳファクターＳ（Ｘ，Ｙ）を次式により計算する。
【００３６】
Ｓ＝（ＴＯＸ_m／ＴＯＸ_eff）／｛Ｓ_A−Ｓ_BＥＸＰ（−Ｌ_eff／Ｓ_C）｝（１２）ここにＳ_A、Ｓ_B及びＳ_Cはフィッティングパラメータであり、デバイスの構造及びテクノロジーで定まる定数であって、予め求められて記憶装置１１に格納されている。
【００３７】
図７は、実効ゲート長Ｌ_effとＳファクターとの関係を示す。
【００３８】
（Ｓ７）オフ電流Ｉ_off（Ｘ，Ｙ，Ｗ）を次式により計算する。
【００３９】
Ｉ_off＝（Ｗ／Ｌ_eff）１０^-9+|Vth|/S （１３）
図６は、実効ゲート長Ｌ_effに対するＬＯＧ（Ｉ_off）、及び、実効ゲート長Ｌ_effと確率密度Ｐ_L（Ｘ）との関係を示す。
【００４０】
（Ｓ８）オン電流Ｉ_on（Ｘ，Ｙ，Ｗ）を次式により計算する。
【００４１】
Ｉ_on＝（Ｗ／Ｌ_eff）μＣ_ox（Ｖ_gs−｜Ｖ_th｜）² （１４）
ここに、μはキャリア移動度である。
【００４２】
（Ｓ９）チップスタンバイ時の全オフトランジスタを上記設計データから抽出し、上式（１）を適用してチップスタンバイ時のリーク電力ＰＷを計算する。
【００４３】
（Ｓ１０）クリティカルパスの負荷容量ＣＬを計算し、上式（２）に基づいてクリティカルパスの遅延時間ＤＬを計算する。
【００４４】
（Ｓ１１）確率変数Ｘを刻みδだけインクリメントする。δはδ＜１なる正の微小値であり、例えば０．０１である。
【００４５】
（Ｓ１２）確率変数Ｘ≦３であればステップＳ４へ戻り、そうでなければステップＳ１３へ進む。
【００４６】
（Ｓ１３）確率変数Ｙを刻みδだけインクリメントする。
【００４７】
（Ｓ１４）確率変数Ｙ≦３であればステップＳ４へ戻り、そうでなければステップＳ１５へ進む。
【００４８】
以上の繰り返し計算により、Ｘ−Ｙ面上でのリーク電力ＰＷ（Ｘ，Ｙ）及び遅延時間ＤＬ（Ｘ，Ｙ）が−３≦Ｘ≦３及び−３≦Ｙ≦３の範囲において刻みδで数値計算される。
【００４９】
図９はこの計算結果を等高線で示し、点線は規格化された遅延時間ＤＬＮ＝ＤＬ（Ｘ，Ｙ）／ＤＬ（０，０）の等高線、実線はリーク電力ＰＷの等高線である。
【００５０】
（Ｓ１５）次式で与えられる良品範囲を求める。
【００５１】
ＰＷ≦ＰＷ_limかつＤＬ≦ＤＬ_lim （１５）
図９は、ＰＷ_lim＝２０ｍＷ、ＤＬＮ_lim＝ＤＬ_lim／ＤＬ（０，０）＝１．１である場合を示す。図９では良品範囲にハッチングが施されている。
【００５２】
（Ｓ１６）歩留りＹＤを次式により計算し、この値を図９に示すグラフと共に表示装置１６に表示させる。
【００５３】
ＹＤ＝∫∫Ｐ_L（Ｘ）・Ｐ_TOX（Ｙ）ｄＸｄＹ
この面積分は、上式（１５）の範囲で行われる。
【００５４】
図１０は、図９に示す積分範囲と、被積分関数Ｐ_L（Ｘ）・Ｐ_TOX（Ｙ）の等高線、Ｘ＝０での曲線及びＹ＝０での曲線を示す。
【００５５】
図１１は、積分範囲とＸ−Ｙ座標系の原点（０、０）との関係を示す。図１１（Ｂ）に示すように原点が積分範囲の略中央に位置する場合には、歩留りＹＤの値が例えば８０％と大きくなる。これに対し、図１１（Ａ）及び（Ｃ）に示すように原点が積分範囲外に存在する場合には、歩留りＹＤの値が小さくなる。
【００５６】
したがって、設計においては、原点が積分範囲の略中央からずれた場合、該原点が略中央に位置するように、実効ゲート長Ｌ_eff又は／及び実効ゲート酸化膜厚ＴＯＸ_effに関係したプロセスパラメータを変更する。これにより、歩留りＹＤを向上させることができる。
【００５７】
量産段階においてもこのようなグラフを作成し、プロセスパラメータがドリフトして原点が積分範囲の略中央からずれた場合には、このずれをなくするようにプロセスパラメータを変更して、歩留りＹＤの向上に役立てる。量産段階におけるこのドリフトは、図１２において、Ｘ−Ｙ面上に（ＰＷ，ＤＬＮ）の測定点を記入したときの所定総度数Ｎにおける最頻値の点の軌跡ＴＲに対応している。したがって、この軌跡を描き、軌跡ＴＲ上の点を中心とする所定半径の円が上式（１５）の良品範囲内になるように、プロセスパラメータを調整する。
【００５８】
なお、本発明には外にも種々の変形例が含まれる。
【００５９】
例えば、第１物理量としてのリーク電力ＰＷの計算は、チップ内の一部であってもよい。また、第２物理量としての遅延時間ＤＬは、クリティカルパスのそれでなくてもよい。さらに、第１物理量はトランジスタのオフ電流に関係した他の量であってもよい。同様に、第２物理量はトランジスタのオン電流に関係した他の量であってもよい。
【００６０】
本発明には、以下の付記が含まれる。
【００６１】
（付記１）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価方法。（１）
（付記２）上記第１物理量ＰＷはチップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であることを特徴とする付記１記載の集積回路設計の評価方法。
【００６２】
（付記３）上記第２物理量は上記領域内の特定パスの遅延時間ＤＬであることを特徴とする付記１又は２記載の集積回路設計の評価方法。
【００６３】
（付記４）上記特定パスはクリティカルパスであることを特徴とする付記３記載の集積回路設計の評価方法。
【００６４】
（付記５）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effの測定結果が格納される記憶装置と、
該記憶装置と接続されたコンピュータと、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ_lim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ_limを入力するための入力装置と、
を有し、該コンピュータは、
該測定結果に基づいて、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価装置。（２）
（付記６）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求め、
該歩留り予測値が向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路設計の改善方法。（３）
（付記７）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
該第１物理量ＰＷと該第２物理量ＤＬとを複数のチップについて測定して確率密度が最大になる確率変数Ｘ−Ｙ面上の点を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲内の該点の位置に基づいて、歩留りが向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路の歩留り向上方法。（４）
（付記８）コンピュータに処理を実行させるプログラムにおいて、該処理は、複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ_lim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ_limを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするプログラム。（５）
（付記９）コンピュータに処理を実行させるプログラムが記録されたコンピュータ読み取り可能な記録媒体において、該処理は、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ_lim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ_limを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするコンピュータ読み取り可能な記録媒体。
【００６５】
（付記１０）上記第１物理量ＰＷはチップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であることを特徴とする付記９記載のコンピュータ読み取り可能な記録媒体。
【００６６】
（付記１１）上記第２物理量は上記領域内の特定パスの遅延時間ＤＬであることを特徴とする付記９又は１０記載のコンピュータ読み取り可能な記録媒体。
【００６７】
（付記１２）上記特定パスはクリティカルパスであることを特徴とする付記１１記載のコンピュータ読み取り可能な記録媒体。
【図面の簡単な説明】
【図１】本発明の一実施形態の集積回路設計評価装置の概略ブロック図である。
【図２】図１のコンピュータによる処理のゼネラルフローチャートである。
【図３】図１に続く処理を示すゼネラルフローチャートである。
【図４】短チャンネルＭＯＳトランジスタの縦断面を示す図である。
【図５】短チャンネルＭＯＳトランジスタのゲート電圧Ｖ_gsに対するドレイン電流Ｉ_dsの対数のサブスレッショルド特性を示す線図である。
【図６】実効ゲート長Ｌ_effに対するオフ電流Ｉ_offの対数、及び、実効ゲート長Ｌ_effと確率密度分布Ｐ_L（Ｘ）との関係を示す線図である。
【図７】実効ゲート長Ｌ_effとＳファクターとの関係を示す線図である。
【図８】実効ゲート長Ｌ_effとしきい値電圧Ｖ_thとの関係を示す線図である。
【図９】確率変数Ｘ−Ｙ面上におけるリーク電力及び遅延時間の等高線並びに良品範囲を示す線図である。
【図１０】歩留り計算の積分範囲境界線と、被積分関数の等高線、Ｘ＝０での曲線及びＹ＝０での曲線とを示す線図である。
【図１１】積分範囲と確率変数Ｘ−Ｙ面の原点との関係を示す図である。
【図１２】量産段階において歩留りを向上させる方法の説明図である。
【符号の説明】
１０コンピュータ
１１〜１４記憶装置
１５入力装置
１６表示装置
Ｘ、Ｙ確率変数
ＰＷリーク電力
ＤＬ遅延量
ＤＬ_lim、ＤＬＮ_lim 上限値
Ｌ_eff 実効ゲート長
ＴＯＸ_eff 実効ゲート酸化膜厚
Ｌ_m、ＴＯＸ_m 平均値
σ_L、σ_TOX 標準偏差
Ｗゲート幅
Ｐ_L、Ｐ_TOX 確率密度
ＹＤ歩留り
Ｉ_off オフ電流
Ｉ_on オン電流
Ｃ_ox ゲート酸化膜容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated circuit design evaluation method, apparatus, and program, and more particularly to a method, apparatus, and method for evaluating yield related to leakage power during standby and critical path delay time during operation in integrated circuit design. The present invention relates to a computer program for carrying out.
[0002]
[Prior art]
In recent years, the operating frequency of microprocessors has reached the order of GHz, and high-performance designs that emphasize power consumption and circuit delay during operation have been performed.
[0003]
On the other hand, in an LSI used for a portable electronic device such as a cellular phone, it is necessary to suppress the leakage power during standby in order to extend the battery life. In developing low-power LSIs using short-channel CMOS, process and device simulations that take subthreshold characteristics below the threshold voltage into consideration, prototype MOS devices, measure their transistor characteristics, and measure the results. Work to feed back to the simulator is underway. In addition, the drain current when the gate voltage Vgs of the prototype transistor is set to 0 V is measured, and the value is applied to all off-transistors in the LSI at the standby time to calculate the leakage power of the LSI to be developed. is doing.
[0004]
[Problems to be solved by the invention]
In order to improve the yield of low-power LSI chips, it is necessary to predict the yield related to the leakage power at the time of chip standby and the signal delay at the time of LSI development, and change the design to improve the yield. Is preferred.
[0005]
In view of such a fact, an object of the present invention is to predict the yield related to the leakage power at the time of standby and the signal delay at the time of operation, and to change the design so that the yield can be improved. An object is to provide an evaluation method, apparatus, and program.
[0006]
[Means for solving the problems and their effects]
In one aspect of the integrated circuit design evaluation method according to the present invention,
The effective gate length L _eff and the effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L (X) of the effective gate length L _eff and A probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff is obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value.
[0007]
According to this configuration, in design, when the origin on the random variable XY plane deviates from the approximate center of the integration range, the effective gate length L _eff or / and the effective gate is set so that the origin is positioned at the approximate center. The yield can be improved by changing the process parameters related to the oxide film thickness TOX _eff .
[0008]
The first physical quantity PW is, for example, leakage power consumed by all off-transistors in the area when the chip is on standby, and the second physical quantity is, for example, a delay time DL of a specific path in the area, This specific path is, for example, a critical path.
[0009]
Other objects, configurations and effects of the present invention will become apparent from the following description.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
In order to improve the yield of a low power consumption LSI chip, it is necessary to reduce the leakage power PW _tr of the off transistor.
[0012]
PW _tr = I _off · V _ds (1)
Here, the off-current I _off is a current when the gate voltage is 0 V and the drain voltage is V _ds . When the off current I _off decreases, the on current I _on , that is, the drain current when the gate voltage V _gs is equal to the drain voltage V _ds = VDD also decreases, and the capacitive load CL is charged or discharged by the on current I _on . Time DL required for CL = CL · VDD / I _on (2)
Increases, which causes a timing error and decreases the yield.
[0013]
Therefore, the stand-by leakage power PW and critical path delay DL of the chip, which define the good / bad judgment of the chip, are related to the off-current I _off and on-current I _on of the transistor.
[0014]
FIG. 4 shows a longitudinal section of a short channel MOS transistor.
[0015]
In this transistor, an N ⁺ -type source S and drain D are formed on a P-type substrate, and an N ⁻ -type LDD (Lightly Doped Drain) for improving hot electron resistance is provided at the opposite portion of the source S and drain D. Is formed. A gate G is formed above the source S and drain D via a gate oxide film. A field oxide film 1 is formed outside the source S and drain D.
[0016]
The variation in the off-current I _off and the on-current I _on of the transistor is related to the variation in each element of the transistor. In particular, in the short channel MOS transistor, the variation in the effective gate length L _eff and the effective gate oxide film thickness TOX _eff . Strongly depends on. The effective gate length L _eff is approximately L−2ΔL, where L is the length of the gate G and ΔL is the overlap length of the gate G and LDD. The effective gate length L _eff also depends on the impurity distribution of the LDD. Therefore, the effective gate length L _eff varies due to variations in the L, ΔL, and LDD impurity distributions. The effective gate oxide film thickness TOX _eff is related to the gate oxide film thickness TOX0, the distribution of ions implanted into the gate G in order to reduce the resistivity of the gate G, and the quantum effect of channel carriers. Therefore, when these values vary, the effective gate oxide film thickness TOX _eff varies.
[0017]
FIG. 5 shows the subthreshold characteristic of LOG (I _ds ) with respect to the gate voltage V _gs of the short channel MOS transistor. Effective gate length L1~L5 is in relation of L1 <L2 <L3 <L4 < L5, together with the effective gate length L _eff is higher off current increases small, the channel charge becomes gentle slope [Delta] I _ds / .DELTA.Vgs It becomes difficult to control with the gate voltage. When the gate length L is about 0.1 μm or less, the effective gate length L _eff varies due to process variations, which greatly affects the transistor characteristics. This also applies to the effective gate oxide film thickness TOX _eff .
[0018]
FIG. 1 is a schematic block diagram of an integrated circuit design evaluation apparatus according to an embodiment of the present invention.
[0019]
This device is a computer system, and storage devices 11 to 14, an input device 15, and a display device 16 are connected to a computer 10.
[0020]
Assume that another LSI is already manufactured based on the same technology as the LSI under development. If the technology is the same, the design value of the transistor is the same. The measurement results of the effective gate length L _eff and the effective gate oxide film thickness TOX _eff of the transistors formed based on the same design value are stored in the storage device 11. These measurements are performed on an evaluation transistor formed on the wafer. The effective gate oxide film thickness TOX _eff measures the gate oxide film capacitance C _ox of the transistor, and the relational expression C _ox = ε ₀ · ε _r / TOX _eff (3)
Calculated based on Here, ε ₀ and ε _r are the dielectric constant of vacuum and the relative dielectric constant of the gate oxide film, respectively. The effective gate length L _eff is calculated by substituting the measured value of the on-current I _{on and} the value of the gate oxide film capacitance C _ox into the relational expression described later.
[0021]
The storage device 12 stores design data of the LSI under development, and is used to extract all off-transistors during chip standby in leak power calculation.
[0022]
The cell library stored in the storage device 13 has the values of the gate width W of the transistor and the input / output capacitance of the cell, and the gate width W is used to calculate the on-current I _on and the off-current I _off as described later. Used.
[0023]
The net list and wiring information stored in the storage device 14 are used for calculating the load capacity Ccp of the critical path together with the input / output capacity of the cell and the design data. This wiring information includes data of wiring resistance and wiring capacity per unit length.
[0024]
The input device 15 is used to input an upper limit value of the leakage power PW during chip standby and the critical path delay time DL during operation.
[0025]
The display device 16 is used for confirming input values and displaying calculation results.
[0026]
2 and 3 are general flowcharts of processing by the computer 10 of FIG.
[0027]
(S1) The input device 15 is operated to input the upper limit value PW _lim of the leak power PW and the upper limit value DL _lim of the delay time DL. Further, the input device 15 is operated to designate a critical path in the integrated circuit.
[0028]
(S2) Read the accumulated data of the effective gate length L _eff from the storage device 11, approximate the probability density distribution P _L (X) with a normal distribution,
_{P L (X) = {EXP} (-X 2/2)} / (2π) 1/2 (4)
X = (L _eff −L _m ) / σ _L (5)
The average value L _m and the standard deviation σ _L of the effective gate length L _eff are obtained.
[0029]
Similarly, the accumulated data of the effective gate oxide film thickness TOX _eff is read from the storage device 11, and the probability density distribution P _TOX (Y) is approximated by a normal distribution.
_{P TOX (Y) = {EXP} (-Y 2/2)} / (2π) 1/2 (6)
Y = (TOX _eff −TOX _m ) / σ _TOX (7)
The average value TOX _m and the standard deviation σ _TOX of the effective gate oxide film thickness TOX _eff in FIG.
[0030]
(S3) Substitute the initial value -3 for the random variables X and Y.
[0031]
(S4) Based on the above equation (7), the effective gate oxide film thickness TOX _eff with respect to the value of Y is obtained, and this value is substituted into the above equation (3) to calculate the gate oxide film capacitance C _ox of the transistor.
[0032]
(S5) The threshold voltage V _th (X) of the transistor is calculated by the following equation.
[0033]
V _th (X) = V _th0 − {Ψ _min + V _ds / 2 + cosh (L _eff / 2L _char )
Ψ _min (1 + V _ds / Ψ _min ) ^1/2 } / sinh ² (L _eff / 2L _char ) (8)
Where V _th0 is the long channel threshold voltage measurement value, V _ds is the drain-source voltage, Ψ _min is the difference between the built-in potential Ψbi and the surface potential Ψs,
Ψ _min = Ψbi−Ψs (9)
Ψbi = (kT / q) (N _ch N _{S / D} / n _i ² ) (10)
Ψs = (2 kT / q) (N _ch / n _i ) (11)
here,
k: Boltzmann constant T: absolute temperature q: electron charge amount N _ch : channel impurity concentration N _{S / D} : source and drain impurity concentration n _i : intrinsic carrier concentration. L _char is a fitting parameter, which is a constant determined by the structure and technology of the device, and is obtained in advance and stored in the storage device 11. The effective gate length L _{eff with} respect to the value of X is obtained by the above equation (5).
[0034]
FIG. 6 shows the relationship between the effective gate length L _eff and the threshold voltage V _th .
[0035]
(S6) S factor S (X, Y) is calculated by the following equation.
[0036]
S = (TOX _m / TOX _eff ) / {S _A −S _B EXP (−L _eff / S _C )} (12) where S _A , S _B and S _C are fitting parameters, device structure and technology Which is determined in advance and stored in the storage device 11.
[0037]
FIG. 7 shows the relationship between the effective gate length L _eff and the S factor.
[0038]
(S7) The off current I _off (X, Y, W) is calculated by the following equation.
[0039]
I _off = (W / L _eff ) 10 ^{−9+ | Vth | / S} (13)
6, LOG to the effective gate length L _eff (I _off), and shows the relationship between the effective gate length L _eff and probability density P _L (X).
[0040]
(S8) The on-current I _on (X, Y, W) is calculated by the following equation.
[0041]
I _on = (W / L _eff ) μC _ox (V _gs − | V _th |) ² (14)
Here, μ is carrier mobility.
[0042]
(S9) All off transistors during chip standby are extracted from the design data, and the above formula (1) is applied to calculate the leakage power PW during chip standby.
[0043]
(S10) The load capacity CL of the critical path is calculated, and the delay time DL of the critical path is calculated based on the above equation (2).
[0044]
(S11) The random variable X is incremented by δ. δ is a positive minute value such that δ <1, for example, 0.01.
[0045]
(S12) If the random variable X ≦ 3, the process returns to step S4, otherwise, the process proceeds to step S13.
[0046]
(S13) The random variable Y is incremented by δ.
[0047]
(S14) If the probability variable Y ≦ 3, the process returns to step S4, otherwise, the process proceeds to step S15.
[0048]
Through the above repeated calculation, the leakage power PW (X, Y) and the delay time DL (X, Y) on the XY plane are in steps δ within the range of −3 ≦ X ≦ 3 and −3 ≦ Y ≦ 3. Calculated numerically.
[0049]
FIG. 9 shows the calculation results as contour lines, the dotted lines are the contour lines of the standardized delay time DLN = DL (X, Y) / DL (0,0), and the solid lines are the contour lines of the leakage power PW.
[0050]
(S15) A non-defective range given by the following equation is obtained.
[0051]
PW ≦ PW _lim and DL ≦ DL _lim (15)
FIG. 9 shows a case where PW _lim = 20 mW and DLN _lim = DL _lim /DL(0,0)=1.1. In FIG. 9, the non-defective range is hatched.
[0052]
(S16) The yield YD is calculated by the following equation, and this value is displayed on the display device 16 together with the graph shown in FIG.
[0053]
YD = ∫∫P _L (X) · P _TOX (Y) dXdY
This area is performed in the range of the above equation (15).
[0054]
FIG. 10 shows the integration range shown in FIG. 9 and the contour lines of the integrand P _L (X) · P _TOX (Y), a curve at X = 0 and a curve at Y = 0.
[0055]
FIG. 11 shows the relationship between the integration range and the origin (0, 0) of the XY coordinate system. As shown in FIG. 11B, when the origin is located at the approximate center of the integration range, the value of the yield YD is as large as 80%, for example. On the other hand, as shown in FIGS. 11A and 11C, when the origin is outside the integration range, the value of the yield YD becomes small.
[0056]
Therefore, in the design, when the origin deviates from the approximate center of the integration range, the process parameters related to the effective gate length L _eff and / or the effective gate oxide film thickness TOX _eff are set so that the origin is positioned at the approximate center. change. Thereby, the yield YD can be improved.
[0057]
Even in the mass production stage, such a graph is created, and when the process parameter drifts and the origin deviates from the approximate center of the integration range, the process parameter is changed to eliminate this deviation, and the yield YD is improved. Useful for. This drift in the mass production stage corresponds to the trajectory TR of the mode point at the predetermined total frequency N when (PW, DLN) measurement points are entered on the XY plane in FIG. Therefore, this trajectory is drawn, and the process parameters are adjusted so that a circle with a predetermined radius centered on a point on the trajectory TR is within the non-defective range of the above equation (15).
[0058]
Note that the present invention includes various other modifications.
[0059]
For example, the calculation of the leakage power PW as the first physical quantity may be part of the chip. Further, the delay time DL as the second physical quantity may not be that of the critical path. Further, the first physical quantity may be another quantity related to the off-state current of the transistor. Similarly, the second physical quantity may be another quantity related to the on-state current of the transistor.
[0060]
The present invention includes the following supplementary notes.
[0061]
(Supplementary Note 1) The effective gate length L _eff and effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L of the effective gate length L _eff is measured. (X) and the probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of a region in the chip where the MIS transistor is formed based on the design value.
An integrated circuit design evaluation method characterized by the above. (1)
(Supplementary note 2) The integrated circuit design evaluation method according to supplementary note 1, wherein the first physical quantity PW is leakage power consumed by all off transistors in the region when the chip is on standby.
[0062]
(Additional remark 3) The said 2nd physical quantity is the delay time DL of the specific path | pass in the said area | region, The evaluation method of the integrated circuit design of Additional remark 1 or 2 characterized by the above-mentioned.
[0063]
(Supplementary note 4) The integrated circuit design evaluation method according to supplementary note 3, wherein the specific path is a critical path.
[0064]
A storage device (Supplementary Note 5) formed on the plurality of substrates, the measurement result of the effective gate length L _eff and effective gate insulating film thickness TOX _eff MIS transistor based on the same design values are stored,
A computer connected to the storage device;
The allowable limit PW _lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the allowable limit DL of the second physical quantity DL related to the on current of the MIS transistor formed based on the design value an input device for inputting _lim ;
The computer has
Based on the measurement result, a probability density distribution P _L (X) of the effective gate length L _eff and a probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, and the random variables X and Y is
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of a region in the chip where the MIS transistor is formed based on the design value.
An evaluation apparatus for integrated circuit design. (2)
(Supplementary Note 6) The effective gate length L _eff and effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L of the effective gate length L _eff is measured. (X) and the probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value,
Changing the process parameters to improve the yield prediction value;
An improved method for designing an integrated circuit. (3)
(Supplementary note 7) The effective gate length L _eff and effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L of the effective gate length L _eff is measured. (X) and the probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
Measuring the first physical quantity PW and the second physical quantity DL for a plurality of chips to obtain a point on a random variable XY plane that maximizes the probability density;
On the random variable XY plane, process parameters are set so that the yield is improved based on the position of the point within a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim. change,
A method for improving the yield of an integrated circuit. (4)
(Supplementary Note 8) In a program for causing a computer to execute processing, the processing is performed by measuring the effective gate length L _eff and effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value. The measurement result is read from the stored storage device,
The allowable limit PW _lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the allowable limit DL of the second physical quantity DL related to the on current of the MIS transistor formed based on the design value let _lim enter,
Based on the measurement result, a probability density distribution P _L (X) of the effective gate length L _eff and a probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, and the random variables X and Y is
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value, and this is output.
A program characterized by that. (5)
(Supplementary note 9) In a computer-readable recording medium on which a program for causing a computer to execute processing is recorded,
The measurement results are read from a storage device in which the measurement results of the effective gate length L _eff and the effective gate insulating film thickness TOX _eff of the MIS transistor based on the same design value formed on a plurality of substrates are stored.
The allowable limit PW _lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the allowable limit DL of the second physical quantity DL related to the on current of the MIS transistor formed based on the design value let _lim enter,
Based on the measurement result, a probability density distribution P _L (X) of the effective gate length L _eff and a probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, and the random variables X and Y is
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value, and this is output.
A computer-readable recording medium.
[0065]
(Supplementary note 10) The computer-readable recording medium according to supplementary note 9, wherein the first physical quantity PW is leakage power consumed by all off-transistors in the region when the chip is on standby.
[0066]
(Additional remark 11) The said 2nd physical quantity is the delay time DL of the specific path | pass in the said area | region, The computer-readable recording medium of Additional remark 9 or 10 characterized by the above-mentioned.
[0067]
(Supplementary note 12) The computer-readable recording medium according to Supplementary note 11, wherein the specific path is a critical path.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of an integrated circuit design evaluation apparatus according to an embodiment of the present invention.
FIG. 2 is a general flowchart of processing by the computer of FIG. 1;
FIG. 3 is a general flowchart showing processing subsequent to FIG. 1;
FIG. 4 is a view showing a longitudinal section of a short channel MOS transistor.
FIG. 5 is a diagram showing a subthreshold characteristic of a logarithm of drain current I _ds with respect to gate voltage V _gs of a short channel MOS transistor.
[6] off for effective gate length L _eff current I _off logarithmic, and a graph showing the relationship between the effective gate length L _eff and the probability density distribution P _L (X).
FIG. 7 is a diagram showing a relationship between an effective gate length L _eff and an S factor.
FIG. 8 is a diagram showing a relationship between an effective gate length L _eff and a threshold voltage V _th .
FIG. 9 is a diagram showing a contour line of leakage power and delay time on a random variable XY plane and a non-defective range.
FIG. 10 is a diagram showing an integration range boundary line for yield calculation, contour lines of an integrand, a curve at X = 0, and a curve at Y = 0.
FIG. 11 is a diagram illustrating a relationship between an integration range and an origin of a random variable XY plane.
FIG. 12 is an explanatory diagram of a method for improving yield in a mass production stage.
[Explanation of symbols]
10 Computers 11 to 14 Storage device 15 Input device 16 Display device X, Y Random variable PW Leakage power DL Delay amount DL _lim , DLN _lim upper limit L _eff Effective gate length TOX _eff Effective gate oxide film thickness L _m , TOX _m average value σ _L , σ _TOX standard deviation W Gate width P _L , P _TOX probability density YD Yield I _off Off current I _on On current C _ox Gate oxide film capacitance

Claims

複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価方法。The effective gate length L _eff and the effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L (X) of the effective gate length L _eff and A probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff is obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of a region in the chip where the MIS transistor is formed based on the design value.
An integrated circuit design evaluation method characterized by the above.

複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effの測定結果が格納される記憶装置と、
該記憶装置と接続されたコンピュータと、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ_lim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ_limを入力するための入力装置と、
を有し、該コンピュータは、
該測定結果に基づいて、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価装置。A storage device for storing measurement results of effective gate length L _eff and effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value;
A computer connected to the storage device;
The allowable limit PW _lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the allowable limit DL of the second physical quantity DL related to the on current of the MIS transistor formed based on the design value an input device for inputting _lim ;
The computer has
Based on the measurement result, a probability density distribution P _L (X) of the effective gate length L _eff and a probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, and the random variables X and Y is
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of a region in the chip where the MIS transistor is formed based on the design value.
An evaluation apparatus for integrated circuit design.

複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求め、
該歩留り予測値が向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路設計の改善方法。The effective gate length L _eff and the effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L (X) of the effective gate length L _eff and A probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff is obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value,
Changing the process parameters to improve the yield prediction value;
An improved method for designing an integrated circuit.

複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effを測定して、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷ_lim及び該第２物理量ＤＬの許容限度ＤＬ_limを決定し、
該第１物理量ＰＷと該第２物理量ＤＬとを複数のチップについて測定して確率密度が最大になる確率変数Ｘ−Ｙ面上の点を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲内の該点の位置に基づいて、歩留りが向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路の歩留り向上方法。The effective gate length L _eff and the effective gate insulating film thickness TOX _eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P _L (X) of the effective gate length L _eff and A probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff is obtained, where the random variables X and Y are
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
Determining an allowable limit PW _lim of the first physical quantity PW and an allowable limit DL _lim of the second physical quantity DL;
Measuring the first physical quantity PW and the second physical quantity DL for a plurality of chips to obtain a point on a random variable XY plane that maximizes the probability density;
On the random variable XY plane, process parameters are set so that the yield is improved based on the position of the point within a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim. change,
A method for improving the yield of an integrated circuit.

コンピュータに処理を実行させるプログラムにおいて、該処理は、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ_eff及び実効ゲート絶縁膜厚ＴＯＸ_effの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ_lim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ_limを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌ_effの確率密度分布Ｐ_L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ_effの確率密度分布Ｐ_T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌ_eff−Ｌ_m）／σ_L、Ｙ＝（ＴＯＸ_eff−ＴＯＸ_m）／σ_TOX
であり、Ｌ_m及びＴＯＸ_mはそれぞれＬ_eff及びＴＯＸ_effの平均値であり、σ_L及びσ_TOXはそれぞれＬ_eff及びＴＯＸ_effの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ_limかつＤＬ（Ｘ，Ｙ）≦ＤＬ_limを満たす範囲で、該確率密度分布Ｐ_L（Ｘ）とＰ_T（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするプログラム。In a program for causing a computer to execute a process, the process includes:
The measurement results are read from a storage device in which the measurement results of the effective gate length L _eff and the effective gate insulating film thickness TOX _eff of the MIS transistor based on the same design value formed on a plurality of substrates are stored.
The allowable limit PW _lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the allowable limit DL of the second physical quantity DL related to the on current of the MIS transistor formed based on the design value let _lim enter,
Based on the measurement result, a probability density distribution P _L (X) of the effective gate length L _eff and a probability density distribution P _T (Y) of the effective gate insulating film thickness TOX _eff are obtained, and the random variables X and Y is
X = (L _eff −L _m ) / σ _L , Y = (TOX _eff −TOX _m ) / σ _TOX
In and, L _m and TOX _m is the mean value of each L _eff and TOX _eff, sigma _L and sigma _TOX is the standard deviation of each L _eff and TOX _eff,
The relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the MIS transistor formed based on the design value A relationship DL (X, Y) between the second physical quantity DL related to the on-current and the random variables X and Y is obtained;
On the random variable XY plane, the product of the probability density distributions P _L (X) and P _T (Y) in a range satisfying PW (X, Y) ≦ PW _lim and DL (X, Y) ≦ DL _lim Is obtained as a yield prediction value of the region in the chip where the MIS transistor is formed based on the design value, and this is output.
A program characterized by that.