JP2003023078A - Evaluation method, device and program for integrated circuit design - Google Patents
Evaluation method, device and program for integrated circuit designInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路設計の評
価方法及び装置並びにプログラムに係り、特に、集積回
路設計においてスタンバイ時のリーク電力及び動作時の
クリティカルパス遅延時間に関係した歩留りを評価する
方法及び装置並びにこの方法を実施するためのコンピュ
ータプログラムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit design evaluation method, apparatus and program, and more particularly, to evaluation of yield related to leakage power during standby and critical path delay time during operation in integrated circuit design. The invention relates to a method and a device and a computer program for implementing this method.
【０００２】[0002]
【従来の技術】近年、マイクロプロセッサの動作周波数
はＧＨｚのオーダに達し、動作時の消費電力と回路遅延
とを重視したハイパフォーマンスな設計が行われてい
る。2. Description of the Related Art In recent years, the operating frequency of microprocessors has reached the order of GHz, and high-performance design has been performed with emphasis on power consumption and circuit delay during operation.
【０００３】これに対し、携帯電話などの携帯電子機器
に用いられるＬＳＩでは、電池の長寿命化のためにスタ
ンバイ時のリーク電力を抑える必要がある。短チャンネ
ルＣＭＯＳを用いた低消費電力のＬＳＩ開発において
は、しきい値電圧以下のサブスレッショルド特性を考慮
したプロセス・デバイスシミュレーションを行い、ＭＯ
Ｓデバイスを試作し、そのトランジスタ特性を測定し、
測定結果をシミュレータにフィードバックさせるという
作業が行われている。また、この試作したトランジスタ
のゲート電圧Ｖgsを０Ｖにしたときのドレイン電流を測
定し、その値を、スタンバイ時のＬＳＩ内の全てのオフ
トランジスタに適用して、開発対象のＬＳＩのリーク電
力を計算している。On the other hand, in an LSI used in a mobile electronic device such as a mobile phone, it is necessary to suppress the leak power during standby in order to extend the battery life. In the development of low power consumption LSIs using short channel CMOS, process / device simulation considering subthreshold characteristics below the threshold voltage is performed.
Prototype S device, measure its transistor characteristics,
Work is being done to feed back the measurement results to the simulator. In addition, the drain current when the gate voltage Vgs of this prototype transistor was set to 0V was measured, and the value was applied to all the off transistors in the standby LSI to calculate the leak power of the development target LSI. is doing.
【０００４】[0004]
【発明が解決しようとする課題】低消費電力ＬＳＩのチ
ップの歩留りを向上させるには、ＬＳＩの開発段階にお
いて、チップスタンバイ時のリーク電力及び動作時の信
号遅延に関係した歩留りを予測し、歩留りを向上させる
ように設計変更することが好ましい。In order to improve the chip yield of a low power consumption LSI, the yield related to the leak power at the time of chip standby and the signal delay at the time of operation is predicted at the LSI development stage, and the yield is increased. It is preferable to change the design so as to improve
【０００５】本発明の目的は、このような事実に鑑み、
スタンバイ時のリーク電力及び動作時の信号遅延に関係
した歩留りを予測して歩留りが向上するように設計変更
することを可能にする集積回路設計の評価方法及び装置
並びにプログラムを提供することにある。In view of such facts, an object of the present invention is to
(EN) It is possible to provide an integrated circuit design evaluation method, an apparatus, and a program capable of predicting a yield related to a leakage power in a standby state and a signal delay in an operation and performing a design change so as to improve the yield.
【０００６】[0006]
【課題を解決するための手段及びその作用効果】本発明
による集積回路設計の評価方法の一態様では、複数の基
板に形成された、同一設計値に基づくＭＩＳトランジス
タの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸ
effを測定して、該実効ゲート長Ｌeffの確率密度分布Ｐ
L（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度
分布Ｐ T（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、該第１物理量ＰＷの
許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬ
limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求める。Means for Solving the Problems and Their Effects
In one aspect of the integrated circuit design evaluation method according to
MIS transistor formed on the board based on the same design value
Effective gate length LeffAnd effective gate insulation film thickness TOX
effAnd the effective gate length LeffProbability distribution P of
L(X) and the effective gate insulating film thickness TOXeffProbability density of
Distribution P T(Y), where random variables X and Y are
X = (Leff-Lm) / ΣL, Y = (TOXeff-TO
Xm) / ΣTOX
And LmAnd TOXmAre each LeffAnd TOXeff
Is the average value ofLAnd σTOXAre each LeffAnd T
OXeffIs the standard deviation of the
First physical quantity related to off current of MIS transistor
The relation PW (X, Y) between PW and the random variables X and Y, and
Of the MIS transistor formed based on the design value
The second physical quantity DL related to the on-current and the random variable X and
The relationship DL (X, Y) with Y is calculated, and the first physical quantity PW
Allowable limit PWlimAnd the allowable limit DL of the second physical quantity DL
limDecide
On the random variable XY plane, PW (X, Y) ≦ PW
limAnd DL (X, Y)
≦ DLlimWithin a range that satisfiesL(X) and
PTThe product of (Y) is divided by the area, and the value is
Of the area where the MIS transistor based on the design value is formed
Calculated as the yield prediction value.
【０００７】この構成によれば、設計において、確率変
数Ｘ−Ｙ面上の原点が積分範囲の略中央からずれた場
合、該原点が略中央に位置するように、実効ゲート長Ｌ
eff又は／及び実効ゲート酸化膜厚ＴＯＸeffに関係した
プロセスパラメータを変更することにより、歩留りを向
上させることができる。According to this configuration, when the origin on the random variable XY plane is displaced from the approximate center of the integration range in designing, the effective gate length L is set so that the origin is located at the approximate center.
The yield can be improved by changing the process parameter related to eff and / or the effective gate oxide film thickness TOX eff .
【０００８】上記第１物理量ＰＷは例えば、チップがス
タンバイ時の上記領域内の全てのオフトランジスタで消
費されるリーク電力であり、上記第２物理量は例えば、
上記領域内の特定パスの遅延時間ＤＬであり、この特定
パスは例えばクリティカルパスである。The first physical quantity PW is, for example, leakage power consumed by all the off transistors in the area when the chip is in the standby state, and the second physical quantity is, for example,
It is the delay time DL of the specific path in the area, and this specific path is, for example, a critical path.
【０００９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。Other objects, configurations and effects of the present invention will be apparent from the following description.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１１】低消費電力ＬＳＩのチップの歩留りを向上
させるには、オフトランジスタのリーク電力ＰＷtrを低
減する必要がある。In order to improve the chip yield of the low power consumption LSI, it is necessary to reduce the leak power PW tr of the off transistor.
【００１２】ＰＷtr＝Ｉoff・Ｖds （１）
であり、ここにオフ電流Ｉoffは、ゲート電圧が０Ｖで
ドレイン電圧がＶdsのときの電流である。オフ電流Ｉ
offが減少すると、オン電流Ｉon、すなわちゲート電圧
Ｖgsがドレイン電圧Ｖds＝ＶＤＤに等しいときのドレイ
ン電流も減少し、このオン電流Ｉonにより容量負荷ＣＬ
を充電又は放電するのに必要な時間
ＤＬ＝ＣＬ・ＶＤＤ／Ｉon （２）
が増加するので、タイミングエラーが生じて歩留りが低
下する原因となる。PW tr = I off · V ds (1) where the off current I off is the current when the gate voltage is 0 V and the drain voltage is V ds . Off current I
When off decreases, the on-current I on , that is, the drain current when the gate voltage V gs is equal to the drain voltage V ds = VDD, also decreases, and the on-current I on causes the capacitive load CL.
Since the time DL = CL · VDD / I on (2) required to charge or discharge the capacitor increases, it causes a timing error and decreases the yield.
【００１３】したがって、チップの良／不良判定の境界
を定める、チップのスタンバイ時リーク電力ＰＷ及びク
リティカルパスのディレイＤＬは、トランジスタのオフ
電流Ｉoff及びオン電流Ｉonに関係している。Therefore, the standby leakage power PW of the chip and the delay DL of the critical path, which define the boundary of the chip good / defective determination, are related to the off current I off and the on current I on of the transistor.
【００１４】図４は、短チャンネルＭＯＳトランジスタ
の縦断面を示す。FIG. 4 shows a vertical cross section of a short channel MOS transistor.
【００１５】このトランジスタは、Ｐ形基板にＮ+形の
ソースＳとドレインＤとが形成され、ソースＳとドレイ
ンＤの対向部分に、ホットエレクトロン耐性を向上させ
るためのＮ-形のＬＤＤ（Lightly Doped Drain）が形成
されている。ソースＳとドレインＤの間の上方には、ゲ
ート酸化膜を介してゲートＧが形成されている。ソース
ＳとドレインＤの外側にはフィールド酸化膜１が形成さ
れている。In this transistor, an N + type source S and a drain D are formed on a P type substrate, and an N − type LDD (Lightly) for improving hot electron resistance is provided at a portion where the source S and the drain D face each other. Doped Drain) is formed. A gate G is formed above the source S and the drain D via a gate oxide film. A field oxide film 1 is formed outside the source S and the drain D.
【００１６】トランジスタのオフ電流Ｉoff及びオン電
流Ｉonのばらつきは、トランジスタの各要素のばらつき
と関係しているが、短チャンネルＭＯＳトランジスタで
は特に、実効ゲート長Ｌeffと実効ゲート酸化膜厚ＴＯ
Ｘeffのばらつきに強く依存している。実効ゲート長Ｌ
effは、ほぼＬ−２ΔＬであり、ここにＬはゲートＧの
長さ、ΔＬはゲートＧとＬＤＤのオーバラップ長であ
る。実効ゲート長Ｌeffは、ＬＤＤの不純物分布にも依
存する。したがって、Ｌ、ΔＬ及びＬＤＤの不純物分布
のばらつきにより、実効ゲート長Ｌeffにばらつきが生
ずる。実効ゲート酸化膜厚ＴＯＸeffは、ゲート酸化膜
厚ＴＯＸ０、ゲートＧの抵抗率を下げるためにゲートＧ
に注入されるイオンの分布及びチャンネルキャリアの量
子効果に関係している。したがって、これらの値がばら
つくことにより、実効ゲート酸化膜厚ＴＯＸeffがばら
つく。The variations in the off-current I off and on-current I on of the transistor are related to the variations in each element of the transistor, but especially in the short channel MOS transistor, the effective gate length L eff and the effective gate oxide film thickness TO.
It strongly depends on the variation of X eff . Effective gate length L
eff is approximately L-2ΔL, where L is the length of the gate G and ΔL is the overlap length of the gate G and the LDD. The effective gate length L eff also depends on the impurity distribution of LDD. Therefore, variations in the impurity distributions of L, ΔL, and LDD cause variations in the effective gate length L eff . The effective gate oxide film thickness TOX eff is the gate oxide film thickness TOX0 and the gate G in order to reduce the resistivity of the gate G.
It is related to the distribution of ions injected into the substrate and the quantum effect of channel carriers. Therefore, variations in these values cause variations in the effective gate oxide film thickness TOX eff .
【００１７】図５は、短チャンネルＭＯＳトランジスタ
のゲート電圧Ｖgsに対するＬＯＧ（Ｉds）のサブスレッ
ショルド特性を示す。実効ゲート長Ｌ１〜Ｌ５は、Ｌ１
＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５の関係にあり、実効ゲート長
Ｌeffが小さくなるほどオフ電流が増加すると共に、傾
きΔＩds／ΔＶgsが緩やかになってチャンネル電荷をゲ
ート電圧でコントロールすることが困難になる。ゲート
長Ｌが０．１μｍ程度以下になると、プロセスのばらつ
きにより実効ゲート長Ｌeffがばらついて、トランジス
タ特性に大きく影響する。この点は、実効ゲート酸化膜
厚ＴＯＸeffについても同様である。FIG. 5 shows the subthreshold characteristic of LOG (I ds ) with respect to the gate voltage V gs of the short channel MOS transistor. Effective gate lengths L1 to L5 are L1
There is a relation of <L2 <L3 <L4 <L5, and as the effective gate length L eff decreases, the off current increases, and the slope ΔI ds / ΔVgs becomes gentle, making it difficult to control the channel charge by the gate voltage. Become. When the gate length L is about 0.1 μm or less, the effective gate length L eff fluctuates due to process variations, which greatly affects the transistor characteristics. This also applies to the effective gate oxide film thickness TOX eff .
【００１８】図１は、本発明の一実施形態の集積回路設
計の評価装置の概略ブロック図である。FIG. 1 is a schematic block diagram of an integrated circuit design evaluation apparatus according to an embodiment of the present invention.
【００１９】この装置は、コンピュータシステムであ
り、コンピュータ１０に記憶装置１１〜１４、入力装置
１５及び表示装置１６が接続されている。This device is a computer system, and storage devices 11 to 14, an input device 15 and a display device 16 are connected to a computer 10.
【００２０】開発中のＬＳＩと同一のテクノロジーに基
づいて他のＬＳＩが既に製造されているとする。テクノ
ロジーが同一であればトランジスタの設計値も同一であ
る。同一設計値に基づき形成されたトランジスタの実効
ゲート長Ｌeff及び実効ゲート酸化膜厚ＴＯＸeffの測定
結果は、記憶装置１１に蓄積されている。これらの測定
は、ウェーハ上に形成された評価用トランジスタに対し
て行われる。実効ゲート酸化膜厚ＴＯＸeffは、トラン
ジスタのゲート酸化膜容量Ｃoxを測定し、関係式
Ｃox＝ε0・εr／ＴＯＸeff （３）
に基づいて計算される。ここに、ε0及びεrはそれぞれ
真空の誘電率及びゲート酸化膜の比誘電率である。実効
ゲート長Ｌeffは、オン電流Ｉonの測定値とこのゲート
酸化膜容量Ｃoxの値とを後述の関係式に代入して計算さ
れる。It is assumed that another LSI is already manufactured based on the same technology as the LSI under development. If the technology is the same, the design value of the transistor is also the same. The measurement results of the effective gate length L eff and the effective gate oxide film thickness TOX eff of the transistors formed based on the same design value are stored in the memory device 11. These measurements are performed on the evaluation transistor formed on the wafer. The effective gate oxide film thickness TOX eff is calculated based on the relational expression C ox = ε 0 · ε r / TOX eff (3) by measuring the gate oxide film capacitance C ox of the transistor. Here, ε 0 and ε r are the dielectric constant of vacuum and the relative dielectric constant of the gate oxide film, respectively. The effective gate length L eff is calculated by substituting the measured value of the on-current I on and the value of the gate oxide film capacitance C ox into the relational expression described later.
【００２１】記憶装置１２には開発中のＬＳＩの設計デ
ータが格納されており、リーク電力計算においてチップ
スタンバイ時の全オフトランジスタを抽出するのに用い
られる。The storage device 12 stores design data of an LSI under development and is used to extract all off transistors at the time of chip standby in leak power calculation.
【００２２】記憶装置１３に格納されたセルライブラリ
は、トランジスタのゲート幅Ｗ及びセルの入出力容量の
値を有しており、後述のようにゲート幅Ｗはオン電流Ｉ
on及びオフ電流Ｉoffの計算に用いられる。The cell library stored in the memory device 13 has the values of the gate width W of the transistor and the input / output capacitance of the cell, and the gate width W is the on-current I as will be described later.
Used for calculation of on and off current I off .
【００２３】記憶装置１４に格納されたネットリスト及
び配線情報は、該セルの入出力容量及び上記設計データ
とともに、クリティカルパスの負荷容量Ｃcpの計算に用
いられる。この配線情報には、単位長さ当たりの配線抵
抗及び配線容量のデータが含まれている。The netlist and wiring information stored in the storage device 14 are used for calculating the load capacitance Ccp of the critical path together with the input / output capacitance of the cell and the design data. The wiring information includes wiring resistance and wiring capacitance data per unit length.
【００２４】入力装置１５は、チップスタンバイ時リー
ク電力ＰＷ及び動作時のクリティカルパスの遅延時間Ｄ
Ｌの上限値入力に用いられる。The input device 15 has a chip standby leak power PW and a critical path delay time D during operation.
Used to input the upper limit of L.
【００２５】表示装置１６は、入力値の確認及び計算結
果表示のために用いられる。The display device 16 is used for confirming input values and displaying calculation results.
【００２６】図２及び図３は、図１のコンピュータ１０
による処理のゼネラルフローチャートである。2 and 3 show the computer 10 of FIG.
3 is a general flowchart of the processing by.
【００２７】（Ｓ１）入力装置１５を操作して、リーク
電力ＰＷの上限値ＰＷlim及び遅延時間ＤＬの上限値Ｄ
Ｌlimを入力する。また、入力装置１５を操作して集積
回路内のクリティカルパスを指定する。(S1) The input device 15 is operated to operate the upper limit value PW lim of the leak power PW and the upper limit value D of the delay time DL.
Enter L lim . In addition, the input device 15 is operated to specify a critical path in the integrated circuit.
【００２８】（Ｓ２）記憶装置１１から実効ゲート長Ｌ
effの蓄積データを読み出し、その確率密度分布Ｐ
L（Ｘ）を正規分布で近似し、
ＰL（Ｘ）＝｛ＥＸＰ（−Ｘ2／２）｝／（２π）1/2 （４）
Ｘ＝（Ｌeff−Ｌm）／σL （５）
における実効ゲート長Ｌeffの平均値Ｌm及び標準偏差σ
Lを求める。(S2) Effective gate length L from storage device 11
The accumulated data of eff is read and its probability density distribution P
L (X) is approximated by a normal distribution, P L (X) = { EXP (-X 2/2)} / (2π) 1/2 (4) X = (L eff -L m) / σ L ( 5) The average value L m and the standard deviation σ of the effective gate length L eff in
Find L.
【００２９】同様に、記憶装置１１から実効ゲート酸化
膜厚ＴＯＸeffの蓄積データを読み出し、その確率密度
分布ＰTOX（Ｙ）を正規分布で近似し、
ＰTOX（Ｙ）＝｛ＥＸＰ（−Ｙ2／２）｝／（２π）1/2 （６）
Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX （７）
における実効ゲート酸化膜厚ＴＯＸeffの平均値ＴＯＸm
及び標準偏差σTOX求める。Similarly, the accumulated data of the effective gate oxide film thickness TOX eff is read from the memory device 11, the probability density distribution P TOX (Y) is approximated by a normal distribution, and P TOX (Y) = {EXP (−Y 2/2)} / (2π ) 1/2 (6) Y = (TOX eff -TOX m) / σ mean value of the effective gate oxide thickness TOX eff in TOX (7) TOX m
And standard deviation σ TOX .
【００３０】（Ｓ３）確率変数Ｘ及びＹに初期値−３を
代入する。(S3) The initial value -3 is assigned to the random variables X and Y.
【００３１】（Ｓ４）上式（７）に基づいて、Ｙの値に
対する実効ゲート酸化膜厚ＴＯＸef fを求め、この値を
上式（３）に代入してトランジスタのゲート酸化膜容量
Ｃoxを計算する。(S4) Based on the above equation (7), the value of Y is
Effective gate oxide film thickness TOXef fAnd obtain this value
Substituting into equation (3) above, the gate oxide film capacitance of the transistor
CoxTo calculate.
【００３２】（Ｓ５）トランジスタのしきい値電圧Ｖth
（Ｘ）を次式により計算する。(S5) Threshold voltage V th of transistor
(X) is calculated by the following formula.
【００３３】
Ｖth（Ｘ）＝Ｖth0−｛Ψmin＋Ｖds／２＋ｃｏｓｈ（Ｌeff／２Ｌchar）
・Ψmin（１＋Ｖds／Ψmin）1/2｝／ｓｉｎｈ2（Ｌeff／２Ｌchar） （８）
ここに、Ｖth0はロングチャンネルのしきい値電圧測定
値、Ｖdsはドレイン・ソース間電圧、Ψminはビルトイ
ンポテンシャルΨbiと表面ポテンシャルΨsとの差であ
って、
Ψmin＝Ψbi−Ψs （９）
Ψbi＝（ｋＴ／ｑ）（ＮchＮS/D／ｎi 2） （１０）
Ψs＝（２ｋＴ／ｑ）（Ｎch／ｎi） （１１）
ここに、ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
Ｎch：チャンネル不純物濃度
ＮS/D：ソース及びドレインの不純物濃度
ｎi：真性キャリア濃度
である。Ｌcharはフィッティングパラメータであり、デ
バイスの構造及びテクノロジーで定まる定数であって、
予め求められて記憶装置１１に格納されている。Ｘの値
に対する実効ゲート長Ｌeffは、上式（５）により求め
られる。V th (X) = V th0 − {Ψ min + V ds / 2 + cosh (L eff / 2L char ) · Ψ min (1 + V ds / Ψ min ) 1/2 } / sinh 2 (L eff / 2L char ) (8) Here, V th0 is the long channel threshold voltage measurement value, V ds is the drain-source voltage, Ψ min is the difference between the built-in potential Ψ bi and the surface potential Ψ s, and Ψ min = Ψ bi− Ψs (9) Ψbi = (kT / q) (N ch N S / D / n i 2 ) (10) Ψs = ( 2 kT / q) (N ch / n i ) (11) where k: Boltzmann constant T: absolute temperature q: electron charge amount N ch : channel impurity concentration N S / D : source and drain impurity concentration ni : intrinsic carrier concentration. L char is a fitting parameter, which is a constant determined by the device structure and technology,
It is obtained in advance and stored in the storage device 11. The effective gate length L eff with respect to the value of X is obtained by the above equation (5).
【００３４】図６は、実効ゲート長Ｌeffとしきい値電
圧Ｖthとの関係を示す。FIG. 6 shows the relationship between the effective gate length L eff and the threshold voltage V th .
【００３５】（Ｓ６）ＳファクターＳ（Ｘ，Ｙ）を次式
により計算する。(S6) The S factor S (X, Y) is calculated by the following equation.
【００３６】
Ｓ＝（ＴＯＸm／ＴＯＸeff）／｛ＳA−ＳBＥＸＰ（−Ｌeff／ＳC）｝（１２）
ここにＳA、ＳB及びＳCはフィッティングパラメータで
あり、デバイスの構造及びテクノロジーで定まる定数で
あって、予め求められて記憶装置１１に格納されてい
る。S = (TOX m / TOX eff ) / {S A −S B EXP (−L eff / S C )} (12) where S A , S B and S C are fitting parameters, It is a constant determined by the structure and technology, and is obtained in advance and stored in the storage device 11.
【００３７】図７は、実効ゲート長ＬeffとＳファクタ
ーとの関係を示す。FIG. 7 shows the relationship between the effective gate length L eff and the S factor.
【００３８】（Ｓ７）オフ電流Ｉoff（Ｘ，Ｙ，Ｗ）を
次式により計算する。(S7) Off current I off (X, Y, W) is calculated by the following equation.
【００３９】
Ｉoff＝（Ｗ／Ｌeff）１０-9+|Vth|/S （１３）
図６は、実効ゲート長Ｌeffに対するＬＯＧ（Ｉoff）、
及び、実効ゲート長Ｌ effと確率密度ＰL（Ｘ）との関係
を示す。[0039]
Ioff= (W / Leff) 10-9+ | Vth | / S (13)
6 shows the effective gate length LeffLOG (Ioff),
And effective gate length L effAnd probability density PLRelationship with (X)
Indicates.
【００４０】（Ｓ８）オン電流Ｉon（Ｘ，Ｙ，Ｗ）を次
式により計算する。(S8) The on-current I on (X, Y, W) is calculated by the following equation.
【００４１】 Ｉon＝（Ｗ／Ｌeff）μＣox（Ｖgs−｜Ｖth｜）2 （１４） ここに、μはキャリア移動度である。I on = (W / L eff ) μC ox (V gs − | V th |) 2 (14) where μ is the carrier mobility.
【００４２】（Ｓ９）チップスタンバイ時の全オフトラ
ンジスタを上記設計データから抽出し、上式（１）を適
用してチップスタンバイ時のリーク電力ＰＷを計算す
る。(S9) All off transistors at the time of chip standby are extracted from the above design data, and the above equation (1) is applied to calculate the leakage power PW at the time of chip standby.
【００４３】（Ｓ１０）クリティカルパスの負荷容量Ｃ
Ｌを計算し、上式（２）に基づいてクリティカルパスの
遅延時間ＤＬを計算する。(S10) Load capacity C of critical path
L is calculated, and the delay time DL of the critical path is calculated based on the above equation (2).
【００４４】（Ｓ１１）確率変数Ｘを刻みδだけインク
リメントする。δはδ＜１なる正の微小値であり、例え
ば０．０１である。(S11) The random variable X is incremented by δ. δ is a positive minute value such that δ <1, and is 0.01, for example.
【００４５】（Ｓ１２）確率変数Ｘ≦３であればステッ
プＳ４へ戻り、そうでなければステップＳ１３へ進む。(S12) If the random variable X ≦ 3, the process returns to step S4, and if not, the process proceeds to step S13.
【００４６】（Ｓ１３）確率変数Ｙを刻みδだけインク
リメントする。(S13) The random variable Y is incremented by δ.
【００４７】（Ｓ１４）確率変数Ｙ≦３であればステッ
プＳ４へ戻り、そうでなければステップＳ１５へ進む。(S14) If the random variable Y ≦ 3, the process returns to step S4, and if not, the process proceeds to step S15.
【００４８】以上の繰り返し計算により、Ｘ−Ｙ面上で
のリーク電力ＰＷ（Ｘ，Ｙ）及び遅延時間ＤＬ（Ｘ，
Ｙ）が−３≦Ｘ≦３及び−３≦Ｙ≦３の範囲において刻
みδで数値計算される。By the above iterative calculation, the leak power PW (X, Y) and the delay time DL (X, X on the XY plane are calculated.
Y) is numerically calculated with a step δ in the range of −3 ≦ X ≦ 3 and −3 ≦ Y ≦ 3.
【００４９】図９はこの計算結果を等高線で示し、点線
は規格化された遅延時間ＤＬＮ＝ＤＬ（Ｘ，Ｙ）／ＤＬ
（０，０）の等高線、実線はリーク電力ＰＷの等高線で
ある。FIG. 9 shows the result of this calculation by contour lines, and the dotted line indicates the standardized delay time DLN = DL (X, Y) / DL.
The (0,0) contour line and the solid line are the contour lines of the leakage power PW.
【００５０】（Ｓ１５）次式で与えられる良品範囲を求
める。(S15) A non-defective product range given by the following equation is obtained.
【００５１】
ＰＷ≦ＰＷlimかつＤＬ≦ＤＬlim （１５）
図９は、ＰＷlim＝２０ｍＷ、ＤＬＮlim＝ＤＬlim／Ｄ
Ｌ（０，０）＝１．１である場合を示す。図９では良品
範囲にハッチングが施されている。PW ≦ PW lim and DL ≦ DL lim (15) FIG. 9 shows PW lim = 20 mW, DLN lim = DL lim / D
The case where L (0,0) = 1.1 is shown. In FIG. 9, the non-defective product range is hatched.
【００５２】（Ｓ１６）歩留りＹＤを次式により計算
し、この値を図９に示すグラフと共に表示装置１６に表
示させる。(S16) The yield YD is calculated by the following equation, and this value is displayed on the display device 16 together with the graph shown in FIG.
【００５３】 ＹＤ＝∫∫ＰL（Ｘ）・ＰTOX（Ｙ）ｄＸｄＹ この面積分は、上式（１５）の範囲で行われる。YD = ∫∫P L (X) · P TOX (Y) dXdY This area is calculated within the range of the above expression (15).
【００５４】図１０は、図９に示す積分範囲と、被積分
関数ＰL（Ｘ）・ＰTOX（Ｙ）の等高線、Ｘ＝０での曲線
及びＹ＝０での曲線を示す。FIG. 10 shows the integration range shown in FIG. 9, the contour lines of the integrand P L (X) · P TOX (Y), the curve at X = 0, and the curve at Y = 0.
【００５５】図１１は、積分範囲とＸ−Ｙ座標系の原点
（０、０）との関係を示す。図１１（Ｂ）に示すように
原点が積分範囲の略中央に位置する場合には、歩留りＹ
Ｄの値が例えば８０％と大きくなる。これに対し、図１
１（Ａ）及び（Ｃ）に示すように原点が積分範囲外に存
在する場合には、歩留りＹＤの値が小さくなる。FIG. 11 shows the relationship between the integration range and the origin (0, 0) of the XY coordinate system. When the origin is located approximately in the center of the integration range as shown in FIG. 11B, the yield Y
The value of D becomes large, for example, 80%. On the other hand,
When the origin is outside the integration range as shown in 1 (A) and (C), the value of the yield YD becomes small.
【００５６】したがって、設計においては、原点が積分
範囲の略中央からずれた場合、該原点が略中央に位置す
るように、実効ゲート長Ｌeff又は／及び実効ゲート酸
化膜厚ＴＯＸeffに関係したプロセスパラメータを変更
する。これにより、歩留りＹＤを向上させることができ
る。Therefore, in the design, when the origin deviates from the approximate center of the integration range, the effective gate length L eff and / or the effective gate oxide film thickness TOX eff are related so that the origin is located at the approximate center. Change process parameters. Thereby, the yield YD can be improved.
【００５７】量産段階においてもこのようなグラフを作
成し、プロセスパラメータがドリフトして原点が積分範
囲の略中央からずれた場合には、このずれをなくするよ
うにプロセスパラメータを変更して、歩留りＹＤの向上
に役立てる。量産段階におけるこのドリフトは、図１２
において、Ｘ−Ｙ面上に（ＰＷ，ＤＬＮ）の測定点を記
入したときの所定総度数Ｎにおける最頻値の点の軌跡Ｔ
Ｒに対応している。したがって、この軌跡を描き、軌跡
ＴＲ上の点を中心とする所定半径の円が上式（１５）の
良品範囲内になるように、プロセスパラメータを調整す
る。Even in the mass production stage, if such a graph is created and the process parameter drifts and the origin deviates from the approximate center of the integration range, the process parameter is changed to eliminate this deviation and the yield is increased. Useful for improving YD. This drift in the mass production stage is shown in FIG.
, The locus T of the mode value points at the predetermined total frequency N when the (PW, DLN) measurement points are entered on the XY plane.
Corresponds to R. Therefore, this locus is drawn, and the process parameters are adjusted so that the circle having the predetermined radius centered on the point on the locus TR is within the non-defective range of the above equation (15).
【００５８】なお、本発明には外にも種々の変形例が含
まれる。The present invention includes various modifications other than the above.
【００５９】例えば、第１物理量としてのリーク電力Ｐ
Ｗの計算は、チップ内の一部であってもよい。また、第
２物理量としての遅延時間ＤＬは、クリティカルパスの
それでなくてもよい。さらに、第１物理量はトランジス
タのオフ電流に関係した他の量であってもよい。同様
に、第２物理量はトランジスタのオン電流に関係した他
の量であってもよい。For example, the leakage power P as the first physical quantity
The calculation of W may be part of the chip. The delay time DL as the second physical quantity may not be that of the critical path. Further, the first physical quantity may be another quantity related to the off-state current of the transistor. Similarly, the second physical quantity may be another quantity related to the on-current of the transistor.
【００６０】本発明には、以下の付記が含まれる。The present invention includes the following supplementary notes.
【００６１】（付記１）複数の基板に形成された、同一
設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ
eff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実
効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲ
ート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得
し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、該第１物理量ＰＷの
許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬ
limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求める、ことを特徴とする集積回路
設計の評価方法。（１）
（付記２）上記第１物理量ＰＷはチップがスタンバイ時
の上記領域内の全てのオフトランジスタで消費されるリ
ーク電力であることを特徴とする付記１記載の集積回路
設計の評価方法。(Supplementary Note 1) Effective gate length L of MIS transistors formed on a plurality of substrates and based on the same design value
eff and the effective gate insulating film thickness TOX eff are measured to obtain the probability density distribution P L (X) of the effective gate length L eff and the probability density distribution P T (Y) of the effective gate insulating film TOX eff. , Where random variables X and Y are X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed based on the above is calculated, and the allowable limit PW lim of the first physical quantity PW and the second physical quantity PW lim Allowable limit DL of physical quantity DL
lim is determined, and PW (X, Y) ≦ PW on the random variable XY plane.
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A method for evaluating integrated circuit design, characterized in that it is obtained as a yield prediction value of a region in which a MIS transistor is formed based on (1) (Supplementary note 2) The method for evaluating an integrated circuit design according to Supplementary note 1, wherein the first physical quantity PW is leakage power consumed by all the off transistors in the area when the chip is in standby.
【００６２】（付記３）上記第２物理量は上記領域内の
特定パスの遅延時間ＤＬであることを特徴とする付記１
又は２記載の集積回路設計の評価方法。(Supplementary Note 3) The above-mentioned second physical quantity is the delay time DL of the specific path in the above-mentioned area, and the supplementary note 1
Alternatively, the integrated circuit design evaluation method described in 2.
【００６３】（付記４）上記特定パスはクリティカルパ
スであることを特徴とする付記３記載の集積回路設計の
評価方法。(Supplementary Note 4) The integrated circuit design evaluation method according to Supplementary Note 3, wherein the specific path is a critical path.
【００６４】（付記５）複数の基板に形成された、同一
設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌ
eff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納
される記憶装置と、該記憶装置と接続されたコンピュー
タと、該設計値に基づき形成されるＭＩＳトランジスタ
のオフ電流に関係した第１物理量ＰＷの許容限度ＰＷ
lim及び該設計値に基づき形成されるＭＩＳトランジス
タのオン電流に関係した第２物理量ＤＬの許容限度ＤＬ
limを入力するための入力装置と、を有し、該コンピュ
ータは、該測定結果に基づいて、該実効ゲート長Ｌeff
の確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚Ｔ
ＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率
変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求める、ことを特徴とする集積回路
設計の評価装置。（２）
（付記６）複数の基板に形成された、同一設計値に基づ
くＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲ
ート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌ
effの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚
ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確
率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、該第１物理量ＰＷの
許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬ
limを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求め、該歩留り予測値が向上するよ
うにプロセスパラメータを変更する、ことを特徴とする
集積回路設計の改善方法。（３）
（付記７）複数の基板に形成された、同一設計値に基づ
くＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲ
ート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌ
effの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚
ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確
率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、該第１物理量ＰＷの
許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬ
limを決定し、該第１物理量ＰＷと該第２物理量ＤＬと
を複数のチップについて測定して確率密度が最大になる
確率変数Ｘ−Ｙ面上の点を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲内の該点の位置に基づいて、歩
留りが向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路の歩留り向上方法。（４）
（付記８）コンピュータに処理を実行させるプログラム
において、該処理は、複数の基板に形成された、同一設
計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff
及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納さ
れている記憶装置から、該測定結果を読み出させ、該設
計値に基づき形成されるＭＩＳトランジスタのオフ電流
に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設
計値に基づき形成されるＭＩＳトランジスタのオン電流
に関係した第２物理量ＤＬの許容限度ＤＬlimを入力さ
せ、該測定結果に基づいて、該実効ゲート長Ｌeffの確
率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸ
effの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数
Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求めこれを出力する、ことを特徴と
するプログラム。（５）
（付記９）コンピュータに処理を実行させるプログラム
が記録されたコンピュータ読み取り可能な記録媒体にお
いて、該処理は、複数の基板に形成された、同一設計値
に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び
実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納されて
いる記憶装置から、該測定結果を読み出させ、該設計値
に基づき形成されるＭＩＳトランジスタのオフ電流に関
係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値
に基づき形成されるＭＩＳトランジスタのオン電流に関
係した第２物理量ＤＬの許容限度ＤＬlimを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密
度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの
確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及
びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、該設計値に基づき形成され
るＭＩＳトランジスタのオフ電流に関係した第１物理量
ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及
び、該設計値に基づき形成されるＭＩＳトランジスタの
オン電流に関係した第２物理量ＤＬと該確率変数Ｘ及び
Ｙとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ）
≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求めこれを出力する、ことを特徴と
するコンピュータ読み取り可能な記録媒体。(Supplementary Note 5) Effective gate length L of MIS transistors formed on a plurality of substrates and based on the same design value.
eff and a storage device that stores the measurement results of the effective gate insulating film thickness TOX eff , a computer connected to the storage device, and a first physical quantity PW related to the off current of the MIS transistor formed based on the design value. Allowable limit PW
lim and the allowable limit DL of the second physical quantity DL related to the on-current of the MIS transistor formed based on the design value
an input device for inputting lim , the computer is configured to, based on the measurement result, the effective gate length L eff.
Probability distribution P L (X) and effective gate insulating film thickness T
The probability density distribution P T (Y) of OX eff is obtained, and the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor formed on the basis of the above and the random variables X and Y is obtained, and PW (X, Y) is obtained on the random variable XY plane. ) ≤ PW
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. An integrated circuit design evaluation apparatus, characterized in that it is obtained as a yield prediction value of a region in which a MIS transistor is formed based on it. (2) (Supplementary Note 6) The effective gate length L eff and the effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates and based on the same design value are measured, and the effective gate length L is measured.
eff of the probability density distribution P L (X) and the effective gate insulating obtains the film thickness TOX eff of the probability density distribution P T (Y), where the random variables X and Y, X = (L eff -L m ) / Σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed based on the above is calculated, and the allowable limit PW lim of the first physical quantity PW and the second physical quantity PW lim Allowable limit DL of physical quantity DL
lim is determined, and PW (X, Y) ≦ PW on the random variable XY plane.
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A method for improving integrated circuit design, comprising: obtaining a predicted yield value of a region in which a base MIS transistor is formed, and changing process parameters so as to improve the predicted yield value. (3) (Supplementary Note 7) The effective gate length L eff and the effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates and based on the same design value are measured, and the effective gate length L is measured.
eff of the probability density distribution P L (X) and the effective gate insulating obtains the film thickness TOX eff of the probability density distribution P T (Y), where the random variables X and Y, X = (L eff -L m ) / Σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed based on the above is calculated, and the allowable limit PW lim of the first physical quantity PW and the second physical quantity PW lim Allowable limit DL of physical quantity DL
lim is determined, the first physical quantity PW and the second physical quantity DL are measured for a plurality of chips, and the point on the random variable XY plane where the probability density is maximized is obtained. At PW (X, Y) ≦ PW
lim and DL (X, Y) ≦ DL lim , based on the position of the point within the range, the process parameters are changed so as to improve the yield.
A method for improving yield of an integrated circuit, comprising: (4) (Supplementary Note 8) In a program for causing a computer to execute a process, the process is performed by forming an effective gate length L eff of MIS transistors formed on a plurality of substrates and based on the same design value.
And the measurement result of the effective gate insulating film thickness TOX eff is stored in the storage device, and the first physical quantity PW related to the off current of the MIS transistor formed based on the design value is allowed. The limit PW lim and the allowable limit DL lim of the second physical quantity DL related to the on-current of the MIS transistor formed based on the design value are input, and the probability density distribution of the effective gate length L eff is input based on the measurement result. P L (X) and the effective gate insulating film thickness TOX
The probability density distribution P T (Y) of eff is obtained, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor formed on the basis of the above and the random variables X and Y is obtained, and PW (X, Y) on the random variable XY plane. ) ≤ PW
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A program for obtaining a predicted yield value of a region in which a base MIS transistor is formed and outputting it. (5) (Supplementary Note 9) In a computer-readable recording medium in which a program for causing a computer to execute processing is recorded, the processing is performed by forming an effective gate length L of MIS transistors formed on a plurality of substrates and based on the same design value. eff and the measurement result of the effective gate insulating film thickness TOX eff are read from the storage device, and the first physical quantity PW related to the off current of the MIS transistor formed based on the design value is read out. The allowable limit PW lim and the allowable limit DL lim of the second physical quantity DL related to the ON current of the MIS transistor formed based on the design value are input,
Based on the measurement result, the probability density distribution P L (X) of the effective gate length L eff and the probability density distribution P T (Y) of the effective gate insulating film thickness TOX eff are acquired, and the random variables X and Y is X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor formed on the basis of the above and the random variables X and Y is obtained, and PW (X, Y) is obtained on the random variable XY plane. ) ≤ PW
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A computer-readable recording medium, characterized in that it is obtained as a yield prediction value of a region in which a base MIS transistor is formed and is output.
【００６５】（付記１０）上記第１物理量ＰＷはチップ
がスタンバイ時の上記領域内の全てのオフトランジスタ
で消費されるリーク電力であることを特徴とする付記９
記載のコンピュータ読み取り可能な記録媒体。(Supplementary Note 10) The above-mentioned first physical quantity PW is a leakage power consumed by all the off transistors in the above-mentioned region when the chip is in standby mode.
The computer-readable recording medium as described above.
【００６６】（付記１１）上記第２物理量は上記領域内
の特定パスの遅延時間ＤＬであることを特徴とする付記
９又は１０記載のコンピュータ読み取り可能な記録媒
体。(Supplementary Note 11) The computer-readable recording medium according to Supplementary Note 9 or 10, wherein the second physical quantity is a delay time DL of a specific path in the area.
【００６７】（付記１２）上記特定パスはクリティカル
パスであることを特徴とする付記１１記載のコンピュー
タ読み取り可能な記録媒体。(Supplementary Note 12) The computer-readable recording medium according to Supplementary Note 11, wherein the specific path is a critical path.
【図１】本発明の一実施形態の集積回路設計評価装置の
概略ブロック図である。FIG. 1 is a schematic block diagram of an integrated circuit design evaluation apparatus according to an embodiment of the present invention.
【図２】図１のコンピュータによる処理のゼネラルフロ
ーチャートである。FIG. 2 is a general flowchart of processing by the computer of FIG.
【図３】図１に続く処理を示すゼネラルフローチャート
である。FIG. 3 is a general flowchart showing a process following FIG.
【図４】短チャンネルＭＯＳトランジスタの縦断面を示
す図である。FIG. 4 is a view showing a vertical section of a short channel MOS transistor.
【図５】短チャンネルＭＯＳトランジスタのゲート電圧
Ｖgsに対するドレイン電流Ｉdsの対数のサブスレッショ
ルド特性を示す線図である。FIG. 5 is a diagram showing a logarithmic subthreshold characteristic of drain current I ds with respect to gate voltage V gs of a short channel MOS transistor.
【図６】実効ゲート長Ｌeffに対するオフ電流Ｉoffの対
数、及び、実効ゲート長Ｌeffと確率密度分布ＰL（Ｘ）
との関係を示す線図である。FIG. 6 is a logarithm of the off current I off with respect to the effective gate length L eff , and the effective gate length L eff and the probability density distribution P L (X).
It is a diagram which shows the relationship with.
【図７】実効ゲート長ＬeffとＳファクターとの関係を
示す線図である。FIG. 7 is a diagram showing the relationship between effective gate length L eff and S factor.
【図８】実効ゲート長Ｌeffとしきい値電圧Ｖthとの関
係を示す線図である。FIG. 8 is a diagram showing a relationship between an effective gate length L eff and a threshold voltage V th .
【図９】確率変数Ｘ−Ｙ面上におけるリーク電力及び遅
延時間の等高線並びに良品範囲を示す線図である。FIG. 9 is a diagram showing a contour line of leak power and delay time on the random variable XY plane and a non-defective range.
【図１０】歩留り計算の積分範囲境界線と、被積分関数
の等高線、Ｘ＝０での曲線及びＹ＝０での曲線とを示す
線図である。FIG. 10 is a diagram showing an integration range boundary line of a yield calculation, contour lines of an integrand, a curve at X = 0 and a curve at Y = 0.
【図１１】積分範囲と確率変数Ｘ−Ｙ面の原点との関係
を示す図である。FIG. 11 is a diagram showing a relationship between an integration range and an origin of a random variable XY plane.
【図１２】量産段階において歩留りを向上させる方法の
説明図である。FIG. 12 is an explanatory diagram of a method for improving the yield in the mass production stage.
１０ コンピュータ １１〜１４ 記憶装置 １５ 入力装置 １６ 表示装置 Ｘ、Ｙ 確率変数 ＰＷ リーク電力 ＤＬ 遅延量 ＤＬlim、ＤＬＮlim 上限値 Ｌeff 実効ゲート長 ＴＯＸeff 実効ゲート酸化膜厚 Ｌm、ＴＯＸm 平均値 σL、σTOX 標準偏差 Ｗ ゲート幅 ＰL、ＰTOX 確率密度 ＹＤ 歩留り Ｉoff オフ電流 Ｉon オン電流 Ｃox ゲート酸化膜容量10 Computers 11-14 Storage device 15 Input device 16 Display device X, Y Random variable PW Leakage power DL Delay amount DL lim , DLN lim Upper limit value L eff Effective gate length TOX eff Effective gate oxide film thickness L m , TOX m average value σ L , σ TOX standard deviation W Gate width P L , P TOX probability density YD Yield I off Off current I on On current C ox Gate oxide film capacitance
Claims (5)
基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実
効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート
長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁
膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここ
に確率変数Ｘ及びＹは、 Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹと
の関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成さ
れるＭＩＳトランジスタのオン電流に関係した第２物理
量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を
求め、 該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量
ＤＬの許容限度ＤＬlimを決定し、 確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ） ≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求める、 ことを特徴とする集積回路設計の評価方法。1. An effective gate length L eff and an effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and a probability density distribution P of the effective gate length L eff is measured. L (X) and the probability density distribution P T (Y) of the effective gate insulating film thickness TOX eff are acquired, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff -TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed on the basis of the above is obtained, and the allowable limit PW lim of the first physical quantity PW and the second The allowable limit DL lim of the physical quantity DL is determined, and PW (X, Y) ≦ PW on the random variable XY plane.
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A method for evaluating an integrated circuit design, comprising: obtaining as a yield prediction value of a region in which a MIS transistor based on the MIS transistor is formed.
基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実
効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納される記
憶装置と、 該記憶装置と接続されたコンピュータと、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び
該設計値に基づき形成されるＭＩＳトランジスタのオン
電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入
力するための入力装置と、 を有し、該コンピュータは、 該測定結果に基づいて、該実効ゲート長Ｌeffの確率密
度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの
確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及
びＹは、 Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹと
の関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成さ
れるＭＩＳトランジスタのオン電流に関係した第２物理
量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を
求め、 確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ） ≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求める、 ことを特徴とする集積回路設計の評価装置。2. A memory device formed on a plurality of substrates, in which the measurement results of the effective gate length L eff and the effective gate insulating film thickness TOX eff of MIS transistors based on the same design value are stored, and the memory device is connected. Computer, the allowable limit PW lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value, and the second physical quantity related to the on current of the MIS transistor formed based on the design value An input device for inputting an allowable limit DL lim of DL, and the computer, based on the measurement result, the probability density distribution P L (X) of the effective gate length L eff and the effective gate insulation. A probability density distribution P T (Y) of the film thickness TOX eff is acquired, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor formed on the basis of the above and the random variables X and Y is obtained, and PW (X, Y) is obtained on the random variable XY plane. ) ≤ PW
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. An integrated circuit design evaluation apparatus, characterized in that it is obtained as a yield prediction value of a region in which a MIS transistor based on the above is formed.
基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実
効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート
長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁
膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここ
に確率変数Ｘ及びＹは、 Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹと
の関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成さ
れるＭＩＳトランジスタのオン電流に関係した第２物理
量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を
求め、 該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量
ＤＬの許容限度ＤＬlimを決定し、 確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ） ≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求め、 該歩留り予測値が向上するようにプロセスパラメータを
変更する、 ことを特徴とする集積回路設計の改善方法。3. The effective gate length L eff and the effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates based on the same design value are measured, and the probability density distribution P of the effective gate length L eff is measured. L (X) and the probability density distribution P T (Y) of the effective gate insulating film thickness TOX eff are acquired, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff -TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed on the basis of the above is obtained, and the allowable limit PW lim of the first physical quantity PW and the second The allowable limit DL lim of the physical quantity DL is determined, and PW (X, Y) ≦ PW on the random variable XY plane.
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A method for improving integrated circuit design, comprising: obtaining a predicted yield value of a region in which a MIS transistor is formed, and changing process parameters so that the predicted yield value is improved.
基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実
効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート
長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁
膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここ
に確率変数Ｘ及びＹは、 Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹと
の関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成さ
れるＭＩＳトランジスタのオン電流に関係した第２物理
量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を
求め、 該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量
ＤＬの許容限度ＤＬlimを決定し、 該第１物理量ＰＷと該第２物理量ＤＬとを複数のチップ
について測定して確率密度が最大になる確率変数Ｘ−Ｙ
面上の点を求め、 確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ） ≦ＤＬlimを満たす範囲内の該点の位置に基づいて、歩
留りが向上するようにプロセスパラメータを変更する、 ことを特徴とする集積回路の歩留り向上方法。4. The effective gate length L eff and the effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates and based on the same design value are measured, and the probability density distribution P of the effective gate length L eff is measured. L (X) and the probability density distribution P T (Y) of the effective gate insulating film thickness TOX eff are acquired, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff -TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor and the random variables X and Y formed on the basis of the above is obtained, and the allowable limit PW lim of the first physical quantity PW and the second A random variable XY that maximizes the probability density by determining the allowable limit DL lim of the physical quantity DL and measuring the first physical quantity PW and the second physical quantity DL for a plurality of chips.
A point on the surface is obtained, and PW (X, Y) ≦ PW on the random variable XY surface.
A method for improving the yield of an integrated circuit, characterized in that the process parameter is changed so as to improve the yield based on the position of the point within a range satisfying lim and DL (X, Y) ≤DL lim .
ラムにおいて、該処理は、 複数の基板に形成された、同一設計値に基づくＭＩＳト
ランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜
厚ＴＯＸeffの測定結果が格納されている記憶装置か
ら、該測定結果を読み出させ、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び
該設計値に基づき形成されるＭＩＳトランジスタのオン
電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入
力させ、 該測定結果に基づいて、該実効ゲート長Ｌeffの確率密
度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの
確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及
びＹは、 Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯ
Ｘm）／σTOX であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeff
の平均値であり、σL及びσTOXはそれぞれＬeff及びＴ
ＯＸeffの標準偏差であり、 該設計値に基づき形成されるＭＩＳトランジスタのオフ
電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹと
の関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成さ
れるＭＩＳトランジスタのオン電流に関係した第２物理
量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を
求め、 確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷ
limかつＤＬ（Ｘ，Ｙ） ≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）と
ＰT（Ｙ）の積を面積分して、その値をチップ内の、該
設計値に基づくＭＩＳトランジスタが形成された領域の
歩留り予測値として求めこれを出力する、 ことを特徴とするプログラム。5. A program for causing a computer to execute a process, wherein the process is a measurement result of an effective gate length L eff and an effective gate insulating film thickness TOX eff of MIS transistors formed on a plurality of substrates and based on the same design value. The measurement result is read from the storage device in which is stored, and is formed based on the allowable limit PW lim of the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the design value. The allowable limit DL lim of the second physical quantity DL related to the ON current of the MIS transistor is input, and the probability density distribution P L (X) of the effective gate length L eff and the effective gate insulating film are input based on the measurement result. A probability density distribution P T (Y) of the thickness TOX eff is obtained, where the random variables X and Y are: X = (L eff −L m ) / σ L , Y = (TOX eff −TO
X m ) / σ TOX , where L m and TOX m are L eff and TOX eff, respectively.
, Σ L and σ TOX are L eff and T, respectively.
The standard deviation of OX eff , the relationship PW (X, Y) between the first physical quantity PW related to the off current of the MIS transistor formed based on the design value and the random variables X and Y, and the design value The relationship DL (X, Y) between the second physical quantity DL related to the on-current of the MIS transistor formed on the basis of the above and the random variables X and Y is obtained, and PW (X, Y) is obtained on the random variable XY plane. ) ≤ PW
The product of the probability density distributions P L (X) and P T (Y) is divided into areas within a range satisfying lim and DL (X, Y) ≦ DL lim , and the value is set as the design value in the chip. A program for obtaining a predicted yield value of a region in which a base MIS transistor is formed and outputting the obtained predicted value.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7797068B2 (en) | 2006-07-20 | 2010-09-14 | Kabushiki Kaisha Toshiba | Defect probability calculating method and semiconductor device manufacturing method |
| US8340946B2 (en) | 2009-05-18 | 2012-12-25 | Fujitsu Limited | Circuit design support computer product, apparatus, and method |
| WO2017197529A1 (en) | 2016-05-20 | 2017-11-23 | Nasarc Technologies Inc. | Motion control method and system for servicing of welding torch |
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| JP2000068501A (en) * | 1998-08-25 | 2000-03-03 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
2001
- 2001-07-06 JP JP2001205705A patent/JP4753495B2/en not_active Expired - Fee Related
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| US8340946B2 (en) | 2009-05-18 | 2012-12-25 | Fujitsu Limited | Circuit design support computer product, apparatus, and method |
| WO2017197529A1 (en) | 2016-05-20 | 2017-11-23 | Nasarc Technologies Inc. | Motion control method and system for servicing of welding torch |
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