JP4748877B2

JP4748877B2 - Storage device

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Publication number: JP4748877B2
Application number: JP2001148893A
Authority: JP
Inventors: 辰也國清
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-07-10
Filing date: 2001-05-18
Publication date: 2011-08-17
Anticipated expiration: 2021-05-18
Also published as: CN1341941A; JP2002093176A; CN1162914C; TW523742B; DE10133281A1

Description

【０００１】
【発明の属する技術分野】
この発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により構成されるマルチポートＳＲＡＭ（Static Random Access Memory）に関し、特に当該ＳＲＡＭのメモリセルへのデータの読み書きを行う技術に関する。
【０００２】
【従来の技術】
ＳＲＡＭは集積回路において、データや命令をキャッシュ（cache）、即ちＣＰＵ（Central Processing Unit）のタイミングに合わせてデータをＣＰＵへ伝達するために一時的に保持する機能を担ったり、順序回路の状態を記憶するために用いられている。近年では、メモリからデータを読んだり、メモリへデータを書き込む速度（rate）が重要視されている。メモリのバンド幅（bandwidth）を上げるために、ＳＲＡＭのメモリセルに複数の入出力端子を設ける技術が提案されている。この技術として、一つの読み出し端子（read port）と一つの書き込み端子（write port）とを備えたデュアルポート（dual port）スタティックメモリセルや、多数の読み出し端子と書き込み端子とを備えたマルチポート（multi port）スタティックメモリセルを例挙できる。
【０００３】
図５１は従来のＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。メモリセルはｍ行ｎ列のマトリックス状に配置されており、そのｉ行ｊ列目のメモリセルをＭＣ_ijとして示すことにする。図５１においては第１行第３列に配置されたメモリセルＭＣ₁₃の符号が表記されている。
【０００４】
図５１に示されたＳＲＡＭでは、行方向にワード線が、列方向にビット線が、それぞれ延在する構成を採っている。ワード線デコーダ３はワード線群３０_i（ｉ＝１，２，３，…，ｍ−１，ｍ）に接続され、入力される行アドレスＲＡに対応するワード線群３０_iを選択的に活性化させる。またビット線デコーダ４はビット線群４０_j（ｊ＝１，２，３，…，ｎ−１，ｎ）に接続され、入力される列アドレスＣＡに対応するビット線群４０_jを選択的に活性化させる。
【０００５】
メモリセルＭＣ_ijにおいてワード線群３０_iとビット線群４０_jが交差する。つまり行方向に配列された複数のメモリセルには共通のワード線群が敷設され、列方向に配列された複数のメモリセルには共通のビット線群が敷設される。
【０００６】
ワード線群３０_iは書き込みワード線３１_i、読み出しワード線３３_i、読み出し補ワード線３２_iから構成されており、後二者は読み出しワード線対を構成している。またビット線群４０_jは書き込みビット線４１_j、書き込み補ビット線４２_j、読み出しビット線４３_jから構成されており、前二者は書き込みビット線対を構成している。
【０００７】
図５２はいずれのメモリセルＭＣにも共通する構造を例示する回路図である。メモリセルＭＣの構造は基本的には行や列の位置（ｉ，ｊ）には依存しないので、ここでは行や列の位置を示す添字は省略している。
【０００８】
メモリセルＭＣは、一対のインバータＬ１，Ｌ２が逆並列に接続された構成の記憶部（本明細書において「ストレージセル」と称する）ＳＣと、読み出し回路ＲＫと、アクセストランジスタＱＮ３，ＱＮ４とを備えている。
【０００９】
ストレージセルＳＣにおいて、インバータＬ１はトランジスタＱＰ１，ＱＮ１の直列接続で、インバータＬ２はトランジスタＱＰ２，ＱＮ２の直列接続で構成されている。また読み出し回路ＲＫはトランジスタＱＰ３，ＱＰ４，ＱＮ５，ＱＮ６の直列接続で構成されるトライステートインバータを備えている。
【００１０】
トランジスタＱＮ１〜ＱＮ６にはＮ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が、トランジスタＱＰ１〜ＱＰ４にはＰ型のＭＯＳＦＥＴが、それぞれ採用される。例えばＮ型ＭＯＳＦＥＴは表面チャネル型であり、Ｐ型ＭＯＳＦＥＴは表面チャネル型か、あるいは、埋め込みチャネル型である。
【００１１】
ストレージセルＳＣは一対のノードＮ１，Ｎ２を有しており、ノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”の場合と、その逆の場合の一対の記憶状態が存在する。なお、“Ｈ”とは（Ｖ_DD＋Ｖ_SS）／２より高い電位に対応する論理を意味し、“Ｌ”とは（Ｖ_DD＋Ｖ_SS）／２より低い電位に対応する論理を意味する。但し電位Ｖ_SSには、グラウンドが選ばれる場合が多い。以下、“Ｈ”、“Ｌ”はそれぞれ論理のみならず、その論理対応する電位を意味する場合もある。なお、“Ｈ”，“Ｌ”のどちらの状態をＳＲＡＭのビットの”１”，”０”に対応させるかは、設計する上での選択事項である。
【００１２】
Ｎ型ＭＯＳＦＥＴは、そのゲートに“Ｈ”が印加されたときにオンし、“Ｌ”が印加されたときにオフする。Ｐ型ＭＯＳＦＥＴは、そのゲートに“Ｌ”が印加されたときにオンし、“Ｈ”が印加されたときにオフする。オンの状態では、電流がソース／ドレイン間を流れ、両者間が電気的に導通する。また、オフの状態では、ソース／ドレイン間は電気的に遮断され電流は殆ど流れない。
【００１３】
ノードＮ１はインバータＬ２の入力端であり、ノードＮ１の電位に対応する論理と相補的な論理に対応する電位がノードＮ２に出力される。ノードＮ２はインバータＬ１の入力端であり、ノードＮ２の電位に対応する論理と相補的な論理の反転ビットがノードＮ１に出力される。よって互いに相補的な論理に対応する記憶状態が一対存在する。
【００１４】
アクセストランジスタＱＮ３はノードＮ１，Ｎ４においてそれぞれストレージセルＳＣ及び書き込みビット線４１と接続される。アクセストランジスタＱＮ４はノードＮ２，Ｎ５においてそれぞれストレージセルＳＣ及び書き込み補ビット線４２と接続される。そしてアクセストランジスタＱＮ３，ＱＮ４のゲートは共通して書き込みワード線３１に接続される。
【００１５】
読み出し回路ＲＫにおいて、トランジスタＱＰ４，ＱＮ５のそれぞれのドレインがノードＮ３に共通して接続されている。そしてトランジスタＱＰ３，ＱＮ６のゲートは共通してノードＮ１に接続されている。またトランジスタＱＰ４，ＱＮ５のゲートは、それぞれ読み出し補ワード線３２及び読み出しワード線３３に接続されている。上記のようにメモリセルＭＣにはデュアルポートスタティックメモリセルが採用されている。
【００１６】
メモリセルＭＣからのデータの読み出しを行う場合、読み出しワード線３３と読み出し補ワード線３２には相補的な論理が設定される。そして読み出しの対象となるメモリセルＭＣの行に対応した読み出しワード線３３と読み出し補ワード線３２がそれぞれ“Ｈ”，“Ｌ”に設定され、それ以外の行に対応した読み出しワード線３３と読み出し補ワード線３２がそれぞれ“Ｌ”，“Ｈ”に設定される。
【００１７】
よって読み出しの対象となるメモリセルＭＣの読み出し回路ＲＫのトランジスタＱＰ４，ＱＮ５はいずれもオンする。これによりトランジスタＱＰ３，ＱＮ６が構成するインバータによって、ノードＮ１と相補的な値がノードＮ３を介して読み出しビット線４３へと与えられる。その一方で、読み出しの対象ではないメモリセルＭＣの読み出し回路ＲＫのトランジスタＱＰ４，ＱＮ５はいずれもオフする。これにより読み出しビット線４３は、読み出しの対象ではないメモリセルＭＣのストレージセルＳＣとは遮断される。
【００１８】
メモリセルＭＣへのデータの書き込みを行う場合、書き込みの対象となるメモリセルＭＣの行に対応した書き込みワード線３１が“Ｈ”に設定され、それ以外の行に対応した書き込みワード線３１が“Ｌ”に設定される。
【００１９】
よって書き込みの対象となるメモリセルＭＣのアクセストランジスタＱＮ３，ＱＮ４はいずれもオンし、ストレージセルＳＣのノードＮ１，Ｎ２はそれぞれノードＮ４，Ｎ５を介して書き込みビット線４１、書き込み補ビット線４２に接続される。一方、書き込みの対象ではないメモリセルＭＣのアクセストランジスタＱＮ３，ＱＮ４はいずれもオフし、ストレージセルＳＣのノードＮ１，Ｎ２は書き込みビット線４１、書き込み補ビット線４２とは遮断される。
【００２０】
上述のようにストレージセルＳＣのノードＮ１，Ｎ２の論理は相補的な関係を有するので、書き込みの対象となるメモリセルＭＣの列に対応した書き込みビット線４１と書き込み補ビット線４２には相補的な論理が設定される。そしてノードＮ１，Ｎ２には書き込みビット線４１と書き込み補ビット線４２に設定された論理が書き込まれることになる。
【００２１】
書き込み動作が終了すると、書き込みワード線３１が“Ｌ”に設定され、アクセストランジスタＱＮ３，ＱＮ４はオフする。それゆえ、ストレージセルＳＣは書き込みビット線対から遮断され、ストレージセルＳＣに保持されたデータは書き換えられず、スタンバイ状態となる。
【００２２】
【発明が解決しようとする課題】
上記の構成において、書き込み動作時に書き込みワード線３１が“Ｈ”に設定されると、書き込み対象であるメモリセルＭＣと同じ行に属するメモリセルＭＣの全てにおいて、そのアクセストランジスタＱＮ３，ＱＮ４がオンする。よって、書き込み対象であるメモリセルＭＣと同じ行に属し、かつ書き込み対象ではないメモリセルＭＣでは、書き込み動作の間、アクセストランジスタＱＮ３，ＱＮ４を介してノードＮ１，Ｎ２がそれぞれ書き込みビット線４１、書き込み補ビット線４２に接続されることになる。
【００２３】
その一方、書き込みの対象とならないメモリセルＭＣの列に対応した書き込みビット線４１と書き込み補ビット線４２には、通常はいずれも等しい電位をプリチャージする。プリチャージの電位は例えばＶ_DD，（Ｖ_DD＋Ｖ_SS）／２，Ｖ_SSである。従って当該メモリセルＭＣのノードＮ１，Ｎ２の電位に依拠して、書き込みビット線４１、書き込み補ビット線４２の一方の電位がＶ_SSへと、また他方の電位が（Ｖ_DD−Ｖ_thn）へと、それぞれ引っ張られることになる（但し書き込みワード線３１には電位Ｖ_DDが印加され、トランジスタＱＮ３，ＱＮ４のしきい値電圧をＶ_thn＞０とする）。このようにプリチャージされた書き込みビット線対へのノードＮ１，Ｎ２を介した電位の印加は、不要な電力消費を招来する。
【００２４】
また、上記のようにしてストレージセルＳＣによって電位が印加されたビット線対に対し、次の書き込み動作に備えて改めてプリチャージが行われる。この際にも新たに不要な電力が消費される。
【００２５】
図５３は上記の電力消費を防止するために提案されたメモリセルＭＣの構成を示す回路図であり、例えば米国特許公報6,005,794に紹介されている。
【００２６】
ＮＭＯＳトランジスタＱＮ９，ＱＮ１０はノードＮ１と電位Ｖ_SSを与える電位点（以下「電位点Ｖ_SS」とも称す）、例えば接地との間に直列に接続されている。ＮＭＯＳトランジスタＱＮ９のゲートはノードＮ４において書き込みビット線４１と、ＮＭＯＳトランジスタＱＮ１０のゲートは書き込みワード線３１と、それぞれ接続されている。同様にして、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２はノードＮ２と電位点Ｖ_SSとの間に直列に接続されている。ＮＭＯＳトランジスタＱＮ１１のゲートはノードＮ５において書き込み補ビット線４２と、ＮＭＯＳトランジスタＱＮ１２のゲートは書き込みワード線３１と、それぞれ接続されている。
【００２７】
書き込みの対象となるメモリセルＭＣに対応する（即ち選択された行の）書き込みワード線３１は、書き込み動作時に“Ｈ”となり、トランジスタＱＮ１０，ＱＮ１２がオンする。そして当該メモリセルＭＣに対応する（即ち選択された列の）書き込みビット線４１、読み出しビット線４３には相補的な論理が与えられるので、トランジスタＱＮ９，ＱＮ１１のいずれか一方のみがオンする。書き込みビット線４１、書き込み補ビット線４２がそれぞれ“Ｈ”，“Ｌ”であれば、ノードＮ１は論理“Ｌ”に設定される。これによりノードＮ２は“Ｈ”となる。逆に書き込みビット線４１、書き込み補ビット線４２がそれぞれ“Ｌ”，“Ｈ”であれば、ノードＮ２は論理“Ｌ”に設定される。これによりノードＮ１は“Ｈ”となる。
【００２８】
このような書き込み動作時に、選択されない書き込みビット対線はいずれも電位Ｖ_SSに設定される。よって書き込み対象ではないメモリセルＭＣにおいてはトランジスタＱＮ９，ＱＮ１１がオフしているので、選択された書き込みワード線３１に対応する行に配置され、書き込みワード線３１が“Ｈ”となっているメモリセルＭＣであっても、ノードＮ１，Ｎ２はストレージＳＣの外部から強制的に電位を設定されることがない。つまり上記の不要な電力消費が生じないという利点がある。
【００２９】
しかし、この回路ではストレージセルＳＣの記憶内容を変更する書き込み動作に必要な時間が長いという問題点がある。つまりストレージセルＳＣの外部からノードＮ１，Ｎ２のいずれか一方を“Ｌ”へと設定するが、他方をストレージセルＳＣの外部から“Ｈ”に設定する機能はない。例えばノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”である状態を、これと相補的な状態へと反転させる場合、トランジスタＱＮ９，ＱＮ１０がオンして、ノードＮ１を放電しようとするが、ノードＮ２が“Ｌ”であったし、これをストレージセルＳＣの外部から“Ｈ”にすることもないので、インバータＬ１はノードＮ１を“Ｈ”に保持しようとする。ストレージセルＳＣはデータを安定に保持するために、高いスタティックノイズマージンを持つように設計されているため、ノードＮ１を放電することのみによってストレージセルＳＣの記憶内容を迅速に反転することはできない。
【００３０】
本発明は、上記の背景に基づいて為されたもので、記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する技術を提供することを目的としている。
【００３１】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、（ａ）ワード線群の複数と、（ｂ）ビット線群の複数と、（ｃ）メモリセルの複数とを備える記憶装置であって、前記ワード線群の各々が（ａ−１）書き込みワード線を有し、前記ビット線群の各々が（ｂ−１）書き込みビット線と、（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線とを有し、（ｃ）前記メモリセルの各々が一の前記ワード線群と一の前記ビット線群とに対応して設けられ、（ｃ−１）第１の記憶ノードを含むストレージセルと、（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチとを有する。そして選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない。
【００３２】
そして、前記ビット線群の各々は、（ｂ−３）前記書き込みビット線に対応して設けられる書き込み補ビット線を更に有し、前記ストレージセルの各々は、（ｃ−１−１）前記第１の記憶ノードにおける論理と相補的な論理が与えられる第２の記憶ノードを含み、前記メモリセルの各々は、（ｃ−３）対応する前記一のビット線群の前記書き込み補ビット線と、前記第２の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第２のスイッチを更に有し、前記書き込みビット線及び書き込み補ビット線は、その属する前記ビット線群が選択された場合には相互に相補的な論理を採り、選択されない場合には相互に等しい論理を採り、一の前記ビット線群において、前記書き込み制御線は前記書き込みビット線及び書き込み補ビット線の排他的論理和を採る。
【００３３】
この発明のうち請求項２にかかるものは、請求項１記載の記憶装置であって、前記書き込みビット線及び書き込み補ビット線の電位を非反転増幅してから前記排他的論理和が採られる。
【００３７】
この発明のうち請求項３にかかるものは、（ａ）ワード線群の複数と、（ｂ）ビット線群の複数と、（ｃ）メモリセルの複数とを備える記憶装置であって、前記ワード線群の各々が（ａ−１）書き込みワード線を有し、前記ビット線群の各々が（ｂ−１）書き込みビット線と、（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線とを有し、（ｃ）前記メモリセルの各々が一の前記ワード線群と一の前記ビット線群とに対応して設けられ、（ｃ−１）第１の記憶ノードを含むストレージセルと、（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチとを有する。そして選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない。
そして、前記第１のスイッチは（ｃ−２−１）制御電極と、前記書き込みビット線に接続された第１の電流電極と、前記第１の記憶ノードに接続された第２の電流電極とを備える第１トランジスタと（ｃ−２−２）前記書き込み制御線が接続された制御電極と、前記第１トランジスタの前記制御電極に接続された第１の電流電極と、前記書き込みワード線に接続された第２の電流電極とを備える第２トランジスタとを含む。
【００３８】
この発明のうち請求項４にかかるものは、（ａ）ワード線群の複数と、（ｂ）ビット線群の複数と、（ｃ）メモリセルの複数とを備える記憶装置であって、前記ワード線群の各々が（ａ−１）書き込みワード線を有し、前記ビット線群の各々が（ｂ−１）書き込みビット線と、（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線とを有し、（ｃ）前記メモリセルの各々が一の前記ワード線群と一の前記ビット線群とに対応して設けられ、（ｃ−１）第１の記憶ノードを含むストレージセルと、（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチとを有する。そして選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない。
そして、前記第１のスイッチは（ｃ−２−１）前記書き込みワード線が接続された制御電極と、第１の電流電極と、前記書き込み制御線に接続された第２の電流電極とを備える第１トランジスタと（ｃ−２−２）前記第１トランジスタの前記第１の電流電極が接続された制御電極と、前記書き込みビット線に接続された第１の電流電極と、前記第１の記憶ノードに接続された第２の電流電極とを備える第２トランジスタとを含む。
【００４４】
この発明のうち請求項５にかかるものは、請求項３記載の記憶装置であって、前記第１トランジスタはＳＯＩ基板上に形成されたＮＭＯＳトランジスタであって、非活性の前記書き込みワード線には、前記第１トランジスタの前記第１電流電極とボディとに対する順バイアスを軽減する電位が与えられる。
【００５１】
【発明の実施の形態】
本実施の形態において、特に断らない限り、ワード線が活性化、即ち選択されている状態には論理“Ｈ”が対応し、活性化していない、即ち選択されていない状態には“Ｌ”が対応するものとして説明する。これらの関係を逆にしても、使用されるトランジスタの導電型を適宜に入れ替えれば、下記の説明は妥当する。
【００５２】
実施の形態１．
図１はこの発明の実施の形態１にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。従来のＳＲＡＭの構成に対して、ビット線群４０_jに書き込み制御線４４_jが追加されたことが特徴的な構造となっている。書き込み制御線４４_jもビット線デコーダ４によってその電位（あるいは論理）が設定される。具体的には、書き込み制御線４４_jには書き込みビット線４１_jに与えられる論理と書き込み補ビット線４２_jに与えられる論理との排他的論理和（以下「ＸＯＲ（exclusive OR）」とも表記する）に相当する論理が設定される。まずは簡単のために、書き込みビット線４１_jと書き込み補ビット線４２_jにはプリチャージの期間において電位Ｖ_DD，Ｖ_SSのいずれかが与えられるものとして説明する。
【００５３】
図２は、図１に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣはストレージセルＳＣ、読み出し回路ＲＫ及びいずれもＮＭＯＳトランジスタであるパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２を備えており、また書き込みビット線４１、書き込み補ビット線４２、読み出しビット線４３、書き込みワード線３１、読み出し補ワード線３２、読み出しワード線３３が敷設されている。
【００５４】
ストレージセルＳＣは、逆並列に接続されたインバータＬ１，Ｌ２を有しており、それぞれの出力端としてノードＮ１，Ｎ２が存在する。インバータＬ１は、電位Ｖ_DDが印加されるソース、ノードＮ１に接続されたドレイン、ノードＮ２に接続されたゲートを含むＰＭＯＳトランジスタＱＰ１と、電位Ｖ_SSが印加されるソース、ノードＮ１に接続されたドレイン、ノードＮ２に接続されたゲートを含むＮＭＯＳトランジスタＱＮ１とで構成されている。同様にして、インバータＬ２は、電位Ｖ_DDが印加されるソース、ノードＮ２に接続されたドレイン、ノードＮ１に接続されたゲートを含むＰＭＯＳトランジスタＱＰ２と、電位Ｖ_SSが印加されるソース、ノードＮ２に接続されたドレイン、ノードＮ１に接続されたゲートを含むＮＭＯＳトランジスタＱＮ２とで構成されている。
【００５５】
読み出し回路ＲＫは電位Ｖ_DDが印加されるソース、ノードＮ１に接続されたゲートを含むＰＭＯＳトランジスタＱＰ３と、ノードＮ３において読み出しビット線４３に接続されたドレイン、読み出し補ワード線３２に接続されたゲートを含むＰＭＯＳトランジスタＱＰ４と、電位Ｖ_SSが印加されるソース、ノードＮ１に接続されたゲートを含むＮＭＯＳトランジスタＱＮ６と、ノードＮ３において読み出しビット線４３に接続されたドレイン、読み出しワード線３３に接続されたゲートを含むＮＭＯＳトランジスタＱＮ５とで構成されたトライステートインバータである。トランジスタＱＰ３のドレインとトランジスタＱＰ４のソース、トランジスタＱＮ６のドレインとトランジスタＱＮ５のソースは、それぞれ接続されている。
【００５６】
図３はトライステートインバータの構成を例示する回路図であり、実質的に読み出し回路ＲＫの構成を示している。一対のＮＭＯＳトランジスタの一方のゲートと、一対のＰＭＯＳトランジスタの一方のゲートに共通して論理Ａを、一対のＮＭＯＳトランジスタの他方のゲートに論理Ｂを、一対のＰＭＯＳトランジスタの他方のゲートに論理Ｂバー（Ｂと相補的な論理であって、図中Ｂに上線を付加して示す：他の論理についても以下同様）を、それぞれ与える。論理Ｂが“Ｌ”であれば出力される論理Ｚはトライステートインバータによって決定はされない（tristate condition）。しかし、論理Ｂが“Ｈ”であれば、論理Ａを反転した論理Ｚが出力される。
【００５７】
図２に戻り、パストランジスタＭＮ９，ＭＮ１０は書き込みビット線４１上のノードＮ４と、ストレージセルＳＣのノードＮ１との間に直列に接続され、書き込み制御線４４及び書き込みワード線３１の双方が“Ｈ”の場合に、書き込みビット線４１の論理をノードＮ１へと伝達するスイッチとして機能する。より詳細には、パストランジスタＭＮ９の電流電極対（ソースドレインの対）の一方はノードＮ１に接続され、パストランジスタＭＮ１０の電流電極対の一方はノードＮ４に接続され、パストランジスタＭＮ９，ＭＮ１０の電流電極対の他方同士は共通に接続される。そしてパストランジスタＭＮ９のゲートはノードＮ６において書き込み制御線４４に、パストランジスタＭＮ１０のゲートはノードＮ４において書き込みビット線４１に、それぞれ接続される。
【００５８】
同様にして、パストランジスタＭＮ１１，ＭＮ１２は書き込み補ビット線４２上のノードＮ５と、ストレージセルＳＣのノードＮ２との間に直列に接続され、書き込み制御線４４及び書き込みワード線３１の双方が“Ｈ”の場合に、書き込み補ビット線４２の論理をノードＮ２へと伝達するスイッチとして機能する。より詳細には、パストランジスタＭＮ１１の電流電極対の一方はノードＮ２に接続され、パストランジスタＭＮ１２の電流電極対の一方はノードＮ５に接続され、パストランジスタＭＮ１１，ＭＮ１２の電流電極対の他方同士は共通に接続される。そしてパストランジスタＭＮ１１のゲートはノードＮ６において書き込み制御線４４に、パストランジスタＭＮ１２のゲートはノードＮ４において書き込みビット線４１に、それぞれ接続される。
【００５９】
パストランジスタＭＮ１０，ＭＮ１２は、図５３に示されたトランジスタＱＮ１０，ＱＮ１２と類似してその動作が書き込みワード線３１における論理に依存するが、それらのソースが電位点Ｖ_SSに接続されるのではなく、それぞれ書き込みビット線４１、書き込み補ビット線４２に接続される点で異なっている。またパストランジスタＭＮ９，ＭＮ１１は、図５３に示されたトランジスタＱＮ９，ＱＮ１１と類似して、パストランジスタＭＮ１０とノードＮ１の間、トランジスタＭＮ１２とノードＮ２との間に、それぞれ介在するが、いずれも導通が書き込み制御線４４における論理に依存する点で異なっている。
【００６０】
このような構成のメモリセルに対する書き込み動作は以下のようになる。選択された書き込みワード線３１は“Ｈ”となってパストランジスタＭＮ１０，ＭＮ１２がオンする。そして書き込みビット対線を構成する書き込みビット線４１、書き込み補ビット線４２はいずれか一方が“Ｈ”となり、他方が“Ｌ”となる。これに対応して書き込み制御線４４は“Ｈ”となるので、パストランジスタＭＮ９，ＭＮ１１はオンになる。
【００６１】
従って、ストレージセルＳＣのノードＮ１はパストランジスタＭＮ９，ＭＮ１０を介してノードＮ４において書き込みビット線４１と、ノードＮ２はパストランジスタＭＮ１１，ＭＮ１２を介してノードＮ５において書き込み補ビット線４２と、それぞれ接続される。書き込みビット線４１、書き込み補ビット線４２に設定された論理が、それぞれＮ１，Ｎ２へと書き込まれるので、図５３に示された回路と比較すると、ストレージセルＳＣに記憶されたデータを反転するのに必要な時間は短い。
【００６２】
電位の大きさについて考察するため、パストランジスタＭＮ９，ＭＮ１０のしきい値電圧を電位Ｖ_thnとし、書き込み制御線４４、書き込みワード線３１及び書き込みビット線４１には“Ｈ”として電位Ｖ_DDが与えられたとする。ノードＮ４とノードＮ１の間にはパストランジスタＭＮ９，ＭＮ１０が介在するので、これら２つのトランジスタのの基板効果により、ノードＮ１には電位（Ｖ_DD−２Ｖ_thn）が印加されることになる。
【００６３】
電位差（Ｖ_DD−Ｖ_SS）が１Ｖ以下になると、ストレージセルＳＣのインバータＬ１，Ｌ２が電位（Ｖ_DD−２Ｖ_thn）を“Ｈ”ではなく“Ｌ”と認識してしまう可能性もある。これを防止すべく、書き込みワード線３１に対して“Ｈ”として印加される電位を、電位Ｖ_DDよりも高い、例えば電位（Ｖ_DD＋２Ｖ_thn）に設定してもよい。また、書き込みワード線３１及び書き込み制御線４４に対して“Ｈ”として印加される電位を、いずれも電位（Ｖ_DD＋Ｖ_thn）に設定しても同様の効果が得られる。
【００６４】
さて、選択された書き込みワード線３１に対応する行に配置され、選択されていない書き込みビット線対に対応する列に配置されたメモリセルＭＣの動作について説明する。かかるメモリセルＭＣにおいて、書き込みビット線４１、書き込み補ビット線４２はプリチャージによって共に“Ｈ”あるいは“Ｌ”に設定されている。これに対応して書き込み制御線４４は“Ｌ”に設定される。換言すれば、書き込み制御線４４は選択されていない列において“Ｌ”となる。従って書き込みワード線３１が“Ｈ”であってトランジスタＭＮ１０，ＭＮ１２がオンしていても、トランジスタＭＮ９，ＭＮ１１はオフしており、ストレージセルＳＣが書き込みビット線４１、書き込み補ビット線４２の電位に影響を与えることはない。よって記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。
【００６５】
図４乃至図９は論理Ａ，Ｂから、両者の排他的論理和を論理Ｚとして得るＸＯＲ回路を例示する回路図である。書き込み制御線４４に対して、書き込みビット線４１に与えられた論理と書き込み補ビット線４２に与えられた論理の排他的論理和を得るため、これらのＸＯＲ回路を採用することができる。図１ではＸＯＲ回路がビット線デコーダ４に内蔵された態様を示しているが、ＸＯＲ回路をビット線デコーダ４とは別個に設ける態様をとってもよい。
【００６６】
例えば、図７に示されたＸＯＲ回路の動作について説明する。論理Ａが“Ｈ”のとき、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１とで構成されたインバータはノードＪ１に論理“Ｌ”を与える。一方、ノードＪ２には論理Ａ、即ち“Ｈ”が与えられる。ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２はノードＪ２，Ｊ１の間に直列に接続されており、両者はインバータとして機能する。このインバータは論理Ｂを入力し、ノードＪ３に論理Ｚとして論理Ｂバーを出力する。この際、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３が構成するトランスミッションゲートはオフしているので、ノードＪ３において論理Ｂと論理Ｂバーとの衝突は生じない。
【００６７】
論理Ａが“Ｌ”のとき、ノードＪ１，Ｊ２はそれぞれ“Ｈ”，“Ｌ”となる。よってトランジスタＴＰ３，ＴＮ３の両方がオンして、論理Ｂが論理ＺとしてノードＪ３に与えられる。一方、論理Ｂが“Ｈ”の場合にはＮＭＯＳトランジスタＴＮ２によってノードＪ１における論理“Ｈ”がノードＪ３へと伝達され、論理Ｂが“Ｌ”の場合にはＰＭＯＳトランジスタＴＰ２によってノードＪ２における論理“Ｌ”がノードＪ３へと伝達される。よっていずれにしてもノードＪ３において論理Ｂが論理Ｚとして与えられる。
【００６８】
以上の動作から、図７の回路は論理Ａ，ＢのＸＯＲを与える。排他的論理和と相補的な値（ＸＮＯＲ：exclusive NOR）を得るためには、出力を更に反転してもよいし、論理Ａ，論理Ｂのいずれか一方のみを反転して、ＸＯＲを得るための回路に入力してもよい。
【００６９】
図１０は本実施の形態の変形を示す回路図である。図２に示された構成と比較すると、書き込み制御線４４の論理によってスイッチングが制御されるトランジスタＭＮ９と、書き込みワード線３１の論理によってスイッチングが制御されるトランジスタＭＮ１０とが、ノードＮ１，Ｎ４の間で直列に接続されている点で共通し、その位置が入れ替わっている点が異なっている。同様にして、トランジスタＭＮ１１，ＭＮ１２も図２に示された構成と比較すると、ノードＮ２，Ｎ５の間での位置が入れ替わっている。このような構成でも図２に示された構成と同様の効果を得ることができるのは当然である。
【００７０】
図１１はパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２の構成を例示する模式図である。ストレージセルＳＣは簡単のため、インバータＬ１，Ｌ２をそれぞれ記号で示している一方、パストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２は書き込みビット線４１、書き込み補ビット線４２、書き込み制御線４４、書き込みワード線３１と共にその構成が平面図で示されている。図中、丸括弧内に記載された符号は図１０で示された構成に対応し、その左側に記載された符号は図２で示された構成に対応している。
【００７１】
図１１を図２で示された構成に則して説明する。パストランジスタＭＮ９，ＭＮ１０は活性領域Ｒ１において形成される。パストランジスタＭＮ９の電流電極対の一方はノードＮ１に接続され、パストランジスタＭＮ１０の電流電極対の一方は書き込みビット線４１に接続される。パストランジスタＭＮ９，ＭＮ１０はその電流電極対の他方同士がソースドレイン領域ＳＤ１を共有する。同様にしてパストランジスタＭＮ１１，ＭＮ１２は活性領域Ｒ２において形成される。パストランジスタＭＮ１１の電流電極対の一方はノードＮ２に接続され、パストランジスタＭＮ１２の電流電極対の一方は書き込み補ビット線４２に接続される。パストランジスタＭＮ１１，ＭＮ１２はその電流電極対の他方同士がソースドレイン領域ＳＤ２を共有する。
【００７２】
そしてパストランジスタＭＮ９，ＭＮ１１のゲートとして機能するゲート配線Ｇ１と、パストランジスタＭＮ１０，ＭＮ１２のゲートとして機能するゲート配線Ｇ２とが、いずれも図示されないゲート絶縁膜を介して、活性領域Ｒ１，Ｒ２の上方（紙面手前側）に敷設される。書き込み制御線４４と書き込みワード線３１は、ゲート配線Ｇ１，Ｇ２よりも上方に敷設される。書き込み制御線４４と書き込みワード線３１は、それぞれゲート配線Ｇ１，Ｇ２とビアコンタクトＶ１，Ｖ２を介して接続される。
【００７３】
以上のようにしてパストランジスタＭＮ９，ＭＮ１０はソースドレイン領域ＳＤ１を共有し、パストランジスタＭＮ１１，ＭＮ１２はソースドレイン領域ＳＤ２を共有するので、小さな面積でこれらを配置することができる。
【００７４】
なお、書き込みビット線４１_jと書き込み補ビット線４２_jにはプリチャージの期間において電位（Ｖ_DD＋Ｖ_SS）／２が印加されてもよい。この場合、ＸＯＲ回路の前段に、書き込みビット線４１_jと書き込み補ビット線４２_jのそれぞれの電位を非反転増幅する回路を設けておけばよい。例えばＶ_SS＝０Ｖとし、ＸＯＲ回路の入力マージンが大きくて電位２Ｖ_DDの入力を許せば、当該増幅回路の増幅率を２倍に設定しておけばよい。これにより、プリチャージの電位がＶ_DD／２であってもＶ_DDであっても、ＸＯＲ回路の一対の入力はいずれも“Ｈ”となる。またプリチャージの電位がＶ_SSであればＸＯＲ回路の一対の入力はいずれも“Ｌ”となる。従って本実施の形態の効果を享受することができる。
【００７５】
実施の形態２．
図１２はこの発明の実施の形態２にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。実施の形態１で示されたＳＲＡＭの構成に対して、ビット線群４０_jに書き込み補制御線４５_jが追加され、ワード線群３０_iに書き込み補ワード線３４_iが追加されたことが特徴的な構造となっている。
【００７６】
書き込み補制御線４５_j、書き込み補ワード線３４_iは、それぞれビット線デコーダ４及びワード線デコーダ３によってその電位（あるいは論理）が設定される。具体的には書き込み補制御線４５_j、書き込み補ワード線３４_iは、それぞれ書き込み制御線４４_j、書き込みワード線３１_iと相補的な論理が与えられる。
【００７７】
図１３は、図１２に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣは、図２で示された構成と比較して、いずれもＰＭＯＳトランジスタであるパストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２が追加して設けられ、また書き込み補制御線４５、書き込み補ワード線３４が追加して敷設されている。
【００７８】
パストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２はそれぞれパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２と並列に接続されている。そしてパストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２のゲートに与えられる論理は、パストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２のゲートに与えられる論理と、それぞれ相補的である。つまりパストランジスタＭＰ９，ＭＰ１１のゲートはノードＮ７において書き込み補制御線４５に接続され、パストランジスタＭＰ１０，ＭＰ１２のゲートは書き込み補ワード線３４に接続されている。
【００７９】
従って、パストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２はそれぞれパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２と共にトランスミッションゲートを構成している。従って、図２で示された構成と比較して、ノードＮ１に書き込みビット線４１から論理“Ｈ”を伝達する際（あるいはノードＮ２に書き込み補ビット線４２から論理“Ｈ”を伝達する際）、基板効果によるしきい値Ｖ_thn分の低下は生じない。よって書き込みワード線３１に与える電位を昇圧させる昇圧回路は不用となる利点がある。
【００８０】
図１４は本実施の形態の変形を示す回路図であり、実施の形態１に即していえば図１０に相当する。即ち図１４に示された構成は、図１３に示された構成と比較して、パストランジスタＭＮ９，ＭＰ９が構成するトランスミッションゲートとパストランジスタＭＮ１０，ＭＰ１０が構成するトランスミッションゲートとの位置が、ノードＮ１，Ｎ４の間で入れ替わっており、パストランジスタＭＮ１１，ＭＰ１１が構成するトランスミッションゲートとパストランジスタＭＮ１２，ＭＰ１２が構成するトランスミッションゲートとの位置が、ノードＮ２，Ｎ５の間で入れ替わっている。このような構成でも本実施の形態の効果を得ることができるのは当然である。
【００８１】
もちろん、パストランジスタＭＮ９，ＭＮ１０と同様にして、パストランジスタＭＰ９，ＭＰ１０もソースドレイン領域を共有して必要な面積を節約することができる。パストランジスタＭＰ１１，ＭＰ１２についても同様である。
【００８２】
なお、トランスミッションゲートでアクセストランジスタを代替しても、基板効果によるしきい値Ｖ_thn分の低下を回避できる。図１５は図５２に示された回路に対して書き込み補ワード線３４を追加し、アクセストランジスタＱＮ３をＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１０が構成するトランスミッションゲートに置換し、アクセストランジスタＱＮ４をＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２が構成するトランスミッションゲートに置換した構成を示している。
【００８３】
図１４に示された構成と同様に、トランジスタＭＮ１０，ＭＮ１２は書き込みワード線３１の論理によって、トランジスタＭＰ１０，ＭＰ１２は書き込み補ワード線３４の論理によって、それぞれ導通が制御されるので、基板効果によるしきい値Ｖ_thnの低下を回避できる。従って書き込みワード線３１に与える電位を昇圧する必要はない。また、図１３や図１４に示された構成と比較して、トランスミッションゲートが一つずつ減った分、ストレージセルＳＣにアクセスする時間が短くなり、かつ、エリアペナルティも小さく、しかも書き込み制御線４４を、ひいてはＸＯＲ回路を設ける必要もないことが利点である。しかしながら、本実施の形態とは異なり、選択されていない列のメモリセルＭＣにおいて、ストレージセルＳＣと書き込みビット線対との間での電位の衝突を回避する機能は劣っている。
【００８４】
実施の形態３．
図１６は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。
【００８５】
メモリセルＭＣは、図５２で示された構成と比較して、アクセストランジスタＱＮ３，ＱＮ４の代わりに、いずれもＮＭＯＳトランジスタであるアクセストランジスタＭＮ２，ＭＮ４及び制御トランジスタＭＮ１，ＭＮ３が設けられている。
【００８６】
アクセストランジスタＭＮ２はアクセストランジスタＱＮ３と同様に、ノードＮ１とノードＮ４の間の導通を制御する。そしてそのゲートには書き込みワード線３１が接続される点でアクセストランジスタＱＮ３と共通するが、制御トランジスタＭＮ１が介在する点で相違する。アクセストランジスタＭＮ４もノードＮ２とノードＮ５の間の導通を制御し、そのゲートには書き込みワード線３１が接続される点でアクセストランジスタＱＮ４と共通するが、制御トランジスタＭＮ３が介在する点で相違する。
【００８７】
制御トランジスタＭＮ１，ＭＮ３のゲートはノードＮ６を介して書き込み制御線４４に接続されているので、実施の形態１と同様に、ノードＮ１とノードＮ４の間及びノードＮ２とノードＮ５の間の導通は、いずれも書き込みワード線３１及び書き込み制御線４４の両方が“Ｈ”である場合に限られる。従って、実施の形態１と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。
【００８８】
上述の構成では、制御トランジスタＭＮ１とアクセストランジスタＭＮ２とが、あるいは制御トランジスタＭＮ３とアクセストランジスタＭＮ４とが、ソースドレインを共有できない点で実施の形態１に示された構成と比較して不利である。
【００８９】
しかし制御トランジスタＭＮ１，ＭＮ３はいずれも書き込み制御線４４における論理に依存して導通し、かつそれらの導通によってアクセストランジスタＭＮ２，ＭＮ４のゲートへと書き込みワード線３１における論理を伝達する。そこで図１７に示すように、制御トランジスタＭＮ３をＭＮ１にマージした変形も可能であり、必要な面積の縮小が可能である。
【００９０】
実施の形態４．
図１８は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。メモリセルＭＣは、図１６で示された構成と比較して、制御トランジスタＭＮ１，ＭＮ３が制御トランジスタＭＮ５，ＭＮ６に置換されている。
【００９１】
制御トランジスタＭＮ５，ＭＮ６のゲートは共通して書き込みワード線３１に接続されている。また制御トランジスタＭＮ５は書き込みビット線４１とアクセストランジスタＭＮ２のゲートとの間に介在し、制御トランジスタＭＮ６は書き込み補ビット線４２とアクセストランジスタＭＮ４のゲートとの間に介在している。従って実施の形態１と同様に、ノードＮ１とノードＮ４の間及びノードＮ２とノードＮ５の間の導通は、いずれも書き込みワード線３１及び書き込み制御線４４の両方が“Ｈ”である場合に限られる。従って、実施の形態１と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。
【００９２】
上述の構成では、制御トランジスタＭＮ５とアクセストランジスタＭＮ２とが、あるいは制御トランジスタＭＮ６とアクセストランジスタＭＮ４とが、ソースドレインを共有できない点で実施の形態１に示された構成と比較して不利である。
【００９３】
しかし制御トランジスタＭＮ５，ＭＮ６はいずれも書き込みワード線３１における論理に依存して導通し、かつそれらの導通によってアクセストランジスタＭＮ２，ＭＮ４のゲートへと書き込み制御線４４における論理を伝達する。そこで図１９に示すように、制御トランジスタＭＮ６をＭＮ５にマージした変形も可能であり、必要な面積の縮小が可能である。
【００９４】
実施の形態５．
図２０は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１２で示されたＭＣ_ijの各々として採用することができる。但し書き込み補制御線４５は不要である。メモリセルＭＣは、図５３に示された構成と比較して、主として２点異なっている。
【００９５】
第１の相違点として、トランジスタＱＮ９は直接にはノードＮ１には接続されず、両者の間にパストランジスタＭＮ９が介在している。同様にしてトランジスタＱＮ１１は直接にはノードＮ２には接続されず、両者の間にパストランジスタＭＮ１１が介在している。そして実施の形態１と同様にパストランジスタＭＮ９，ＭＮ１１のゲートはノードＮ６において書き込み制御線４４に接続されている。トランジスタＱＮ９，ＭＮ９の接続点をノードＮ８として、トランジスタＱＮ１１，ＭＮ１１の接続点をノードＮ９として、それぞれ表している。
【００９６】
第２の相違点として、電位Ｖ_DDを与える電位点（以下「電位点Ｖ_DD」とも称す）とノードＮ８との間にいずれもＰＭＯＳトランジスタであるトランジスタＭＰ３，ＭＰ４が直列に接続されている。同様にして電位点Ｖ_DDとノードＮ９との間にいずれもＰＭＯＳトランジスタであるトランジスタＭＰ５，ＭＰ６が直列に接続されている。トランジスタＭＰ４、ＭＰ６のいずれにおいても、電流電極対の一方には電位Ｖ_DDが印加され、そのゲートには書き込み補ワード線３４が接続されている。そしてトランジスタＭＰ３，ＭＰ５の電流電極対の一方にはそれぞれノードＮ８，Ｎ９が接続される。トランジスタＭＰ３，ＭＰ４の電流電極対の他方同士、トランジスタＭＰ５，ＭＰ６の電流電極対の他方同士は、それぞれ共通に接続される。トランジスタＭＰ３，ＭＰ５のゲートはそれぞれ書き込みビット線４１、書き込み補ビット線４２に接続されている。
【００９７】
以上のような構成では、ストレージセルＳＣの外部からノードＮ１を“Ｈ”へと設定し得るトランジスタＭＰ３，ＭＰ４が、ノードＮ２を“Ｈ”へと設定し得るトランジスタＭＰ５，ＭＰ６が設けられたので、記憶内容を反転する書き込みを迅速に行うことができる。しかもノードＮ１，Ｎ８の間の導通及びノードＮ２，Ｎ９の間の導通が、それぞれパストランジスタＭＮ９，ＭＮ１０によって、いずれも書き込み制御線４４の論理に依存する。よってノードＮ１と書き込みビット線４１、ノードＮ２と書き込み補ビット線４２との間における電位の衝突に起因した、不要な電力の消費を低減することができる。
【００９８】
トランジスタＭＰ３，ＭＰ４，ＱＮ９，ＱＮ１０及びトランジスタＭＰ５，ＭＰ６，ＱＮ１１，ＱＮ１２は、それぞれノードＮ８，Ｎ９を出力端とするトライステートインバータを構成している。本実施の形態にかかるメモリセルＭＣの動作を、これらのトライステートインバータの動作という観点で以下に説明する。
【００９９】
これらのトライステートインバータは、書き込みワード線３１が“Ｈ”、従って書き込み補ワード線３４が“Ｌ”の場合にのみインバータとして機能する。つまり書き込みビット線４１の論理と相補的な論理がノードＮ８に与えられ、書き込み補ビット線４２の論理と相補的な論理がノードＮ９に与えられる。そして書き込みワード線３１が“Ｌ”、従って書き込み補ワード線３４が“Ｈ”の場合には、たとえトランジスタＭＰ３，ＱＮ９がオンしても、ノードＮ８の電位はトライステートインバータによっては設定されない（tristate condition）。またたとえトランジスタＭＰ５，ＱＮ１１がオンしても、ノードＮ９の電位はトライステートインバータによっては設定されない。
【０１００】
書き込み対象となったメモリセルＭＣの属する行のワード線群３０、つまり選択されたワード線群３０では、書き込みワード線３１、書き込み補ワード線３４にそれぞれ“Ｈ”，“Ｌ”の電位が与えられ、ノードＮ８，Ｎ９にはそれぞれ書き込みビット線４１、書き込み補ビット線４２と相補的な論理が与えられる。また、書き込み対象となったメモリセルＭＣの属する列のビット線群４０、つまり選択されたビット線群４０では、書き込みビット線４１、書き込み補ビット線４２には互いに相補的な論理が与えられるので、書き込み制御線４４における論理は“Ｈ”となってパストランジスタＭＮ９，ＭＮ１１が導通する。従って、ノードＮ１，Ｎ２にはそれぞれ書き込みビット線４１、書き込み補ビット線４２と相補的な論理が、たとえストレージセルＳＣの記憶内容を反転する場合であっても、迅速に記憶される。
【０１０１】
選択されたワード線群３０に対応する行に配置されたメモリセルＭＣでは、トライステートインバータがインバータとして機能している。しかし、選択されないビット線群４０に対応する列に配置されたメモリセルＭＣでは、書き込みビット線４１、書き込み補ビット線４２が互いにほぼ等しい電位にプリチャージされるので、書き込み制御線４４における論理は“Ｌ”であって、パストランジスタＭＮ９，ＭＮ１１は導通しない。よってノードＮ１と書き込みビット線４１、ノードＮ２と書き込み補ビット線４２との間は遮断され、電位の衝突に起因した、不要な電力の消費を低減することができる。
【０１０２】
基板効果によるパストランジスタＭＮ９，ＭＮ１０のしきい値分の電圧低下を避けるため、これらをトランスミッションゲートに置換してもよい。あるいはパストランジスタＭＮ９，ＭＮ１０の基板効果を補償すべく、書き込みワード線３１の電位をしきい値分だけ昇圧してもよい。
【０１０３】
図２１は本実施の形態の第１の変形にかかるメモリセルＭＣの構成を示す回路図である。図２０に示された構成に対し、トランジスタＱＮ９，ＱＮ１０の直列接続の順序を入れ替え、トランジスタＱＮ１１，ＱＮ１２の直列接続の順序を入れ替えた構成を有している。かかる変形においても本実施の形態の効果を得ることができるのは当然である。
【０１０４】
図２２は本実施の形態の第２の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対し、ストレージセルＳＣへ論理“Ｈ”を供給するトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６が削除されている。更に、パストランジスタＭＮ９とトランジスタＱＮ１０との直列接続の順序と、パストランジスタＭＮ１１とトランジスタＱＮ１２との直列接続の順序が、それぞれ入れ替えられている。
【０１０５】
あるいは図５３に示された回路と比較すれば、トランジスタＱＮ９，ＱＮ１０の、ノードＮ１と電位点Ｖ_SSとの間での直列接続の順序を入れ替え、かつトランジスタＱＮ９，ＱＮ１０の間に、書き込み制御線４４における論理によって導通が制御されるパストランジスタＭＮ９が介在している。同様にしてトランジスタＱＮ１１，ＱＮ１２の、ノードＮ２と電位点Ｖ_SSとの間での直列接続の順序を入れ替え、かつトランジスタＱＮ１１，ＱＮ１２の間に、書き込み制御線４４における論理によって導通が制御されるパストランジスタＭＮ１１が介在している。
【０１０６】
このような構成では、ストレージセルＳＣに対して外部から“Ｈ”を設定することはできない。従ってストレージセルＳＣの記憶する内容を反転する書き込みを迅速に行えない点で不利である。しかし、図２０や図２１に示された構成と比較して、書き込み補ワード線３４を必要とせず、図１に示されたＳＲＡＭのメモリセルＭＣとして採用できるという利点がある。また図５３に示された構成と比較して、選択されないビット線群４０の書き込みビット線４１、書き込み補ビット線４２の電位を“Ｌ”、“Ｈ”のいずれにプリチャージしてもよい点で有利でもある。
【０１０７】
もちろん、トランジスタＱＮ１０，ＭＮ９，ＱＮ９の直列接続の順序は６通りあって、そのいずれの順序を採用しても上述の効果が得られることは当然である。トランジスタＱＮ１２，ＭＮ１１，ＱＮ１１の直列接続の順序についても同様である。
【０１０８】
図２３は本実施の形態の第３の変形にかかるデュアル書き込みポート型のスタティックメモリセルの回路図である。ここではワード線群（読み出し補ワード線３２、読み出しワード線３３を除く）及びビット線群（読み出しビット線４３を除く）並びにビット線群に対応するトライステートインバータは、２組設けられている。第１の組及び第２の組には、それぞれ図２１に採用された符号に対して、末尾に記号ａ，ｂを付加して得られる符号が採用されている。
【０１０９】
このようなデュアル書き込みポート型のスタティックメモリセルにおいても、ストレージセルＳＣの記憶内容を反転する場合に迅速に記憶し、電位の衝突に起因した不要な電力の消費を低減できることは当然である。
【０１１０】
図２４は本実施の形態の第４の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対し、トライステートインバータの出力端となるノードＮ８とトランジスタＭＰ３，ＱＮ９及びノードＮ１との間に介在する素子の構成、他のトライステートインバータの出力端となるノードＮ９とトランジスタＭＰ５，ＱＮ１１及びノードＮ２との間に介在する素子の構成が変更されている。
【０１１１】
ノードＮ８はＰＭＯＳトランジスタＭＰ９を介してトランジスタＭＰ３に、ＮＭＯＳトランジスタＭＮ９を介してトランジスタＱＮ９に、ＮＭＯＳトランジスタＱＮ１０を介してノードＮ１に、それぞれ接続されている。ノードＮ９はＰＭＯＳトランジスタＭＰ１１を介してトランジスタＭＰ５に、ＮＭＯＳトランジスタＭＮ１１を介してトランジスタＱＮ１１に、ＮＭＯＳトランジスタＱＮ１２を介してノードＮ２に、それぞれ接続されている。
【０１１２】
この変形では書き込み補ワード線３４は採用されず、代わりに書き込み補制御線４５が採用されている。そしてトランジスタＭＰ９，ＭＰ１１のゲートはノードＮ７において書き込み補制御線４５に、トランジスタＭＮ９，ＭＮ１１のゲートはノードＮ６において書き込み制御線４４に、それぞれ接続されている。また、トランジスタＱＮ１０，ＱＮ１２のゲートは書き込みワード線３１に接続されている。
【０１１３】
選択された行において書き込みワード線３１は活性化し、トランジスタＱＮ１０，ＱＮ１２がオンする。よってノードＮ１，Ｎ２はそれぞれノードＮ８，Ｎ９と導通する。そして選択された列において書き込み制御線４４、書き込み補制御線４５はそれぞれ“Ｈ”、“Ｌ”となるので、トランジスタＭＰ９，ＭＰ１１，ＭＮ９，ＭＮ１１はいずれもオンする。よって書き込み対象となったメモリセルＭＣのノードＮ１，Ｎ２には、それぞれノードＮ８，Ｎ９を介して、書き込みビット線４１に与えられた論理、書き込み補ビット線４２に与えられた論理のそれぞれを反転して、書き込まれるべきデータが与えられる。これはストレージセルＳＣの記憶するデータを反転する場合であっても迅速に行われる。
【０１１４】
選択された行には配置されるものの、書き込み対象となっていないメモリセルＭＣ（即ち選択されない列に配置されたメモリセルＭＣ）では書き込み制御線４４、書き込み補制御線４５はそれぞれ“Ｌ”、“Ｈ”となるので、トランジスタＭＰ９，ＭＰ１１，ＭＮ９，ＭＮ１１はいずれもオフする。ノードＮ８，Ｎ９はtristate conditionとなる。従ってノードＮ１，Ｎ２にはストレージセルＳＣの外部から論理が強制的に設定されることがなく、電位の衝突に起因する不要な電力の消費が防止できる。
【０１１５】
図２５は本実施の形態の第５の変形にかかるメモリセルＭＣの構成を示す回路図である。この構成は、図２４の構成に対して、ノードＮ８と電位点Ｖ_DDとの間でのトランジスタＭＰ３，ＭＰ９の直列接続の順序を交換し、ノードＮ８と電位点Ｖ_SSとの間でのトランジスタＭＮ９，ＱＮ９の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_DDとの間でのトランジスタＭＰ５，ＭＰ１１の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_SSとの間でのトランジスタＭＮ１１，ＱＮ１１の直列接続の順序を交換した構成を有している。従って、図２５に示された構成でも、迅速にデータを書き込み、かつ不要な電力消費を低減する効果がある。
【０１１６】
図２６は本実施の形態の第６の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対して、ノードＮ８と電位点Ｖ_DDとの間でのトランジスタＭＰ３，ＭＰ４の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_DDとの間でのトランジスタＭＰ５，ＭＰ６の直列接続の順序を交換し、更にトランジスタＭＰ４，ＭＰ６をマージして一つのトランジスタとして設けている。同様に、ノードＮ８と電位点Ｖ_SSとの間でのトランジスタＱＮ９，ＱＮ１０の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_SSとの間でのトランジスタＱＮ１１，ＱＮ１２の直列接続の順序を交換し、更にトランジスタＱＮ１０，ＱＮ２をマージして一つのトランジスタとして設けている。よって図２１に示された回路と比較して、トランジスタの数を低減し、本実施の形態の効果を得るために必要な面積を小さくすることができる。
【０１１７】
ノードＮ８，Ｎ９は、図５３に示されたノードＮ１，Ｎ２と同様の接続関係で電位点Ｖ_SSに接続されている。しかし、ノードＮ８とノードＮ１との間、及びノードＮ９とノードＮ２との間は、それぞれトランジスタＭＮ９，ＭＮ１１によって、いずれも書き込み制御線４４が“Ｈ”のときのみ導通する。これは選択されないビット線群４０の書き込みビット線４１、書き込み補ビット線４２の電位を“Ｌ”、“Ｈ”のいずれにプリチャージした場合でも当てはまる。よって図２１と同じ効果を得ることができる。
【０１１８】
図２７は第Ｉ行のメモリセルＭＣ_i1〜ＭＣ_inにおいて図２６に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_ijは、書き込みワード線３１、書き込み補ワード線３４を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＭＰ４（あるいはトランジスタＭＰ６）及びトランジスタＱＮ１０（あるいはＱＮ１２）は、それぞれ一つのＰＭＯＳトランジスタＭＰ４００及びＮＭＯＳトランジスタＱＮ１００へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。
【０１１９】
実施の形態６．
本実施の形態は、回路図に現れる構成は実施の形態１乃至実施の形態５と同様である。本実施の形態において特徴的な点は、メモリセルＭＣを構成するＭＯＳＦＥＴがＳＯＩ（Semiconductor On Insulator or Silicon On Insulator）基板上に形成される点である。
【０１２０】
まず従来のメモリセルＭＣを構成するＭＯＳＦＥＴが、ＳＯＩ基板上に形成された場合の問題点を説明する。図２８は、図５２に示されたアクセストランジスタＱＮ４をＳＯＩ基板上にＭＯＳトランジスタとして形成した場合の構成を例示する断面図である。
【０１２１】
半導体基板９１、埋め込み酸化膜９２、ＳＯＩ基板９３がこの順に積層されている。ＳＯＩ基板９３には選択的に絶縁分離体９４が埋め込まれている。ＳＯＩ基板９３はノードＮ２，Ｎ５にそれぞれ接続され、いずれもｎ型であるドレイン９３ａ、ソース９３ｂと、ドレイン９３ａ及びソース９３ｂに挟まれ、Ｐ型のチャネル領域９３ｃとに区分されている。ソース９３ｂとチャネル領域９３ｃとの間にはｐｎ接合Ｊ１１が、ドレイン９３ａとチャネル領域９３ｃとの間にはｐｎ接合Ｊ１２が、それぞれ形成される。ゲート電極９８はゲート絶縁膜９５を介してチャネル領域９３ｃと対峙して設けられ、その頂面及び側面は絶縁膜９６で覆われている。サイドウォール９７は絶縁膜９６を介してゲート電極９８の側面に対峙して設けられている。ゲート電極９８はゲート絶縁膜９５に近い方から順に、ドープされたポリシリコン９８ａ、タングステン窒化膜９８ｂ、タングステン９８ｃが積層して構成されている。かかる構成では、絶縁分離体９４がＳＯＩ基板９３を周囲から絶縁するので、チャネル領域９３ｃの電位を固定する機構が別途に設けられない限り、通常はいわゆるfloating bodyの状態にある。
【０１２２】
図５２に示された構造のメモリセルＭＣであって、いずれも第ｊ番目の列に属する２つのメモリセルＭＣ_xj，ＭＣ_yjを想定する。メモリセルＭＣ_xjのノードＮ１，Ｎ２にそれぞれ“Ｌ”、“Ｈ”が書き込まれた後に、メモリセルＭＣ_yjのノードＮ１，Ｎ２にそれぞれ“Ｈ”、“Ｌ”を書き込む動作を行う場合の、いわゆるhalf-select write disturbを考察する。
【０１２３】
メモリセルＭＣ_xjの書き込み動作終了後では書き込みワード線３１_xは“Ｌ”であり、メモリセルＭＣ_yjへの書き込み動作においても書き込みワード線３１_xは“Ｌ”のままであるので、当該アクセストランジスタＱＮ４ではソース９３ｂとチャネル領域９３ｃとドレイン９３ａとが横型の寄生バイポーラトランジスタを構成し、それぞれエミッタ／ベース／コレクタとして機能する。
【０１２４】
メモリセルＭＣ_xjの書き込み動作終了後、書き込みビット線４１_j、書き込み補ビット線４２_jはいずれも“Ｈ”にプリチャージされるので、メモリセルＭＣ_xjのアクセストランジスタＱＮ４はオンしないままで、そのソース９３ｂとドレイン９３ａとが“Ｈ”である状態が保たれる。そしてチャネル領域９３ｃはＰ型でフローティングの状態であるので、ここには正孔（図中＋印で模式的に表示）が熱的に蓄積される。
【０１２５】
このような状態において、メモリセルＭＣ_yjへの書き込み動作のために書き込みビット線４１_jに“Ｈ”が、書き込み補ビット線４２_jに“Ｌ”が、それぞれプリチャージされると、メモリセルＭＣ_xjのアクセストランジスタＱＮ４のｐｎ接合Ｊ１１は順バイアスになる。よってソース９３ｂからチャネル領域９３ｃへと電子が注入され、チャネル領域９３ｃに蓄積された正孔は放電される。この際にｐｎ接合Ｊ１１を流れる電流Ｉ１は、上述の寄生バイポーラトランジスタの実効ベース電流として機能する。そのため、ドレイン９３ａからチャネル領域９３ｃへと流れるスパイク状の電流Ｉ２を誘起する。特にメモリセルＭＣ_yjへの書き込みまでの時間が長いと、熱的に蓄積される正孔の量も多くなって電流Ｉ２も大きい。その場合には、ノードＮ２に蓄積されている電荷を放電してその電位を“Ｈ”から“Ｌ”へと下げ、メモリセルＭＣ_xjの記憶内容を反転させる場合がある。
【０１２６】
しかし、本発明の回路構成を採用する場合には、上記問題を回避することができる。例えば図２に示された構成では、トランジスタＭＮ１１，ＭＮ１２を介して書き込み補ビット線４２の論理がノードＮ２に書き込まれる。一般的にはトランジスタＭＮ１１，ＭＮ１２を相互に接続する配線は、書き込み補ビット線４２と比較して非常に短い。よって図５２に示された構造のメモリセルＭＣのアクセストランジスタＱＮ４と比較すると、トランジスタＭＮ１１では、電流電極対のうち書き込み補ビット線４２に近い方（例えばソース）に接続される寄生容量が小さい。図１１で示された様に不純物領域を共有する場合はなおさらである。従ってトランジスタＭＮ１１が図２８に示されたＳＯＩＦＥＴであっても、寄生バイポーラトランジスタは十分に動作しない。よって本実施の形態の回路構成を採用することにより、half-select write disturbの発生確率を小さくすることができる。
【０１２７】
なお、非選択の書き込みワード線３１における論理“Ｌ”に相当する電位を、書き込み補ビット線４２における論理“Ｌ”に相当する電位よりも低く、例えばＶ_SS−０．３Ｖｂ〜Ｖ_SS−Ｖｂ程度にすることも望ましい。ここでＶｂはドレイン９３ａ及びチャネル領域９３ｃが形成するビルトイン電圧である。このような電位を非選択の書き込みワード線３１に与えることにより、チャネル領域９３ｃでアキュムレーションを回避しつつ、ｐｎ接合Ｊ１１での順バイアスを軽減できる。このような書き込みワード線３１の電位の設定は、特に図１６に示された回路構成において有効である。トランジスタＭＮ４の電流電極対はノードＮ２，Ｎ５に接続されており、寄生容量の観点からも図５２に示されたトランジスタＱＮ４と同様だからである。
【０１２８】
もちろん、チャネル領域９３ｃの電位を固定した構成を採って、上記half-select write disturbを回避してもよい。
【０１２９】
上述した実施の形態ではデュアルポートスタティックメモリセルを例にとって説明したが、マルチポートスタティックメモリセルへに応用できることはいうまでもない。
【０１３０】
実施の形態７．
実施の形態１乃至実施の形態６では書き込みワード線３１のみならず書き込み制御線４４の活性化によって書き込み動作を許可することにより、所定の効果を得ていた。しかし、書き込み制御線４４の論理を決定するには、電位Ｖ_SS，Ｖ_DD、あるいは電位（Ｖ_DD＋Ｖ_SS）／２であっても、プリチャージによって書き込みビット線４１、書き込み補ビット線４２の電位を決定しておく必要がある。換言すれば、書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあることを許せば、書き込み制御線４４の電位は決定されない懸念もある。また書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にある場合にも、書き込み動作の対象となるメモリセルと同じ行に属し、かつ異なる列に属するメモリセルにおいて、書き込みビット線４１、書き込み補ビット線４２をストレージセルＳＣが充放電することによる電力消費が生じる可能性もある。
【０１３１】
特にマルチポートＳＲＡＭ、例えばデュアルポートＳＲＡＭのように、各セルに複数の読み書きのパスを有し、バイナリ情報の読み書きが独立に、かつ、非同期に行うことができる場合には、ストレージセルＳＣが書き込みビット線４１及び書き込み補ビット線４２のみならず、読み出しビット線４３をも併行してドライブする場合も生じる。
【０１３２】
図５４は、いずれか一方が書き込みポートとなり、他方が読み出しポートとなる第１及び第２のポートを有しているデュアルポートＳＲＡＭ８０と、その動作を制御する装置との接続を示すブロック図である。第１のマイクロプロセッサ８１は第１のリード／ライト制御回路８２を介して、デュアルポートＳＲＡＭ８０の第１ポートを使用した読み書き動作を行う。一方、第２のマイクロプロセッサ８４は第２のリード／ライト制御回路８３を介して、デュアルポートＳＲＡＭ８０の第２ポートを使用した読み書き動作を行う。
【０１３３】
図２９はデュアルポートＳＲＡＭ８０に採用され得るメモリセルＭＣの構成を例示する回路図である。図５２に示された構成と比較して、読み出し回路ＲＫの代わりにいずれもＮＭＯＳトランジスタであるアクセストランジスタＱＮ１３，ＱＮ１４が設けられている。アクセストランジスタＱＮ１３はノードＮ１と読み出しビット線４３との間に介在し、そのゲートは読み出しワード線３３に接続されている。アクセストランジスタＱＮ１４はノードＮ２と読み出し補ビット線４６との間に介在し、そのゲートは読み出しワード線３３に接続されている。
【０１３４】
図２９に示された構成は、図５２に示された構成と比較して、メモリセルＭＣ一つあたりのトランジスタ数が２つ低減できる利点を有する。しかしストレージセルＳＣは、トランジスタＱＮ１３，ＱＮ１４がオンした際に、読み出し回路ＲＫのトランジスタＱＰ３，ＱＮ６のゲートよりも大きな静電容量を有する読み出しビット線４３、読み出し補ビット線４６をそれぞれノードＮ３，Ｎ１０において充放電することになる。そのため、いずれも第ｉ行に配置されたメモリセルＭＣ_ix，ＭＣ_iy（ｘ≠ｙ）に対し、それぞれ第１のリード／ライト制御回路８２による書き込み動作と、第２のリード／ライト制御回路８３による読み出し動作とが併行して行われた場合、書き込みワード線３１_i、読み出しワード線３３_iが同時に“Ｈ”となる期間がある。この期間では、メモリセルＭＣ_iyのストレージセルＳＣは読み出しビット線４３、読み出し補ビット線４６のみならず書き込みビット線４１、書き込み補ビット線４２をもドライブすることになり、読み出し動作が遅くなるという可能性がある。
【０１３５】
図３０はこの発明の実施の形態７にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。図１に示された構成と比較して、書き込み制御線４４を読み出し補ビット線４６と置換し、読み出し補ワード線３２を省いた構成となっている。
【０１３６】
図３１は図３０に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣは図２９に示された構成に対して、トランジスタＱＮ３，ＱＮ４の代わりにいずれもＮＭＯＳトランジスタのトランジスタＱＮ１５，ＱＮ１６，ＱＮ１７，ＱＮ１８を備えた構造を有している。もちろん、読み出し補ワード線３２をも使用して、メモリセルＭＣにおいてトランジスタＱＮ１３，ＱＮ１４の代わりに読み出し回路ＲＫを採用してもよい。しかし、本実施の形態は上述のように、ノードＮ１，Ｎ２がトランジスタのゲートではなく、読み出しビット線４３、読み出し補ビット線４６を充放電する可能性のある読み出し機構を有する場合に特に効果的である。
【０１３７】
トランジスタＱＮ１７の電流電極対の一方、例えばソースには電位Ｖ_SSが供給され、電流電極対の他方、例えばドレインにはノードＮ２が接続される。またトランジスタＱＮ１８の電流電極対の一方、例えばソースには電位Ｖ_SSが供給され、電流電極対の他方、例えばドレインにはノードＮ１が接続される。
【０１３８】
トランジスタＱＮ１５の電流電極対の一方、例えばソースにはノードＮ４において書き込みビット線４１が接続され、電流電極対の他方、例えばドレインにはトランジスタＱＮ１７のゲートが接続される。またトランジスタＱＮ１６の電流電極対の一方、例えばソースには書き込み補ビット線４２が接続され、電流電極対の他方、例えばドレインにはトランジスタＱＮ１８のゲートが接続される。そしてトランジスタＱＮ１５，ＱＮ１６のゲートはいずれも書き込みワード線３１に接続される。
【０１３９】
このような構成における書き込み動作では、まずノードＮ１，Ｎ２に与えるべき論理に対応する電位が、それぞれ書き込みビット線４１、書き込み補ビット線４２にプリチャージされる。例えば“Ｈ”、“Ｌ”に対応してそれぞれ電位Ｖ_DD，Ｖ_SSが書き込みビット線４１、書き込み補ビット線４２に与えられる。その後に書き込みワード線３１が活性化し、トランジスタＱＮ１５，ＱＮ１６がオンし、トランジスタＱＮ１７，ＱＮ１８のゲートにそれぞれ電位（Ｖ_DD−Ｖ_thn），Ｖ_SSが印加される（但しトランジスタＱＮ１５のしきい値電圧をＶ_thn＞０とした）。これにより、トランジスタＱＮ１７，ＱＮ１８はそれぞれオン、オフの状態となる。そしてトランジスタＱＮ１７がオンとなっているので、ノードＮ２には電位Ｖ_SSが伝達される。よってインバータＬ１の機能によってノードＮ１には論理“Ｈ”が記憶される。
【０１４０】
その後、書き込みビット線４１、書き込み補ビット線４２はいずれも電位Ｖ_SSに設定されてトランジスタＱＮ１７，ＱＮ１８のゲートが“Ｌ”となり、これらはオフの状態となる。その後に書き込みワード線３１が非活性化して“Ｌ”となり、トランジスタＱＮ１５，ＱＮ１６がオフして、トランジスタＱＮ１７，ＱＮ１８のゲートをフローティング状態にする。
【０１４１】
また読み出し動作は、読み出しワード線３３が活性化することにより、トランジスタＱＮ１３，ＱＮ１４がオンし、ノードＮ１，Ｎ２において記憶された論理がそれぞれノードＮ３，Ｎ１０において読み出しビット線４３、読み出し補ビット線４６へと伝達される。読み出し速度を早めるために読み出しワード線３３の活性化に先立ってプリチャージが行われることが望ましい。
【０１４２】
以上のような構成では、書き込み動作において書き込みビット線４１、書き込み補ビット線４２からストレージセルＳＣへと電荷が供給されるのではなく、電位Ｖ_SSをノードＮ１，Ｎ２のいずれか一方にのみ与えている。即ち書き込みビット線４１、書き込み補ビット線４２とノードＮ１，Ｎ２との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線３１が活性化しており、かつ書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあっても、これらがストレージセルＳＣによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線３１、読み出しワード線３３が同時に“Ｈ”となる期間があっても読み出し動作が遅くなることもない。
【０１４３】
上記の書き込み動作の終了時においては、トランジスタＱＮ１７，ＱＮ１８がオフしてからトランジスタＱＮ１５，ＱＮ１６をオフする手順を説明した。しかし逆に、トランジスタＱＮ１５，ＱＮ１６がオフしてからトランジスタＱＮ１７，ＱＮ１８をオフすることも可能である。この場合、トランジスタＱＮ１７，ＱＮ１８のいずれか一方がオンとなる状態でそれぞれのゲートがフローティング状態に移行するので、ストレージセルＳＣの情報をバックアップする効果がある。例えば中性子線等の宇宙線が照射されることに起因して、ストレージセルＳＣに記憶された内容が反転するソフトエラーが考えられる。よってストレージセルＳＣの情報をバックアップすることで、ソフトエラーが生じるのに必要な臨界電荷量が増加し、つまりソフトエラーが起こりにくくすることができる。
【０１４４】
図３２は本実施の形態の変形を示す回路図である。書き込みワード線３１を書き込み補ワード線３４に置換し、トランジスタＱＮ１５，ＱＮ１６をいずれもＰＭＯＳトランジスタＱＰ１５，ＱＰ１６に置換した構成を有している。
【０１４５】
この構成においても論理の伝搬という点で図３１に示された構成と同様の効果がある。但し、トランジスタＱＮ１７，ＱＮ１８のゲートに“Ｈ”を与える際、しきい値電圧Ｖ_thn（＞０）だけ電位が低下することを回避できる。
【０１４６】
その一方、ＰＭＯＳトランジスタＱＰ１５，ＱＰ１６のしきい値電圧をＶ_thp（＜０）とすると、トランジスタＱＮ１７，ＱＮ１８のゲートに“Ｌ”を与える際、その電位がＶ_SS−Ｖ_thpと上昇する。よってトランジスタＱＮ１７，ＱＮ１８を確実にオフさせ、ノードＮ１，Ｎ２から電位点Ｖ_SSへのリーク電流を抑制するという点では、図３１に示された構成の方が有利である。
【０１４７】
図３３は本実施の形態の更なる変形を示す回路図である。書き込みワード線３１及び書き込み補ワード線３４の両方を採用し、ノードＮ４とトランジスタＱＮ１７のゲートとの間には、トランジスタＱＰ１５，ＱＮ１５の並列接続によるトランスミッションゲートが接続され、ノードＮ５とトランジスタＱＮ１８のゲートとの間には、トランジスタＱＰ１６，ＱＮ１６の並列接続によるトランスミッションゲートが接続される。そしてＰＭＯＳトランジスタＱＰ１５，ＱＰ１６のゲートは書き込み補ワード線３４に、ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６のゲートは書き込みワード線３１に、それぞれ接続される。
【０１４８】
このような構成により、トランジスタＱＮ１７，ＱＮ１８のオン／オフを正確に制御することができる。
【０１４９】
実施の形態８．
図３４は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図３０で示されたＭＣ_ijの各々として採用することができる。
【０１５０】
メモリセルＭＣは、図５３で示された構成と比較して、ストレージセルＳＣの構成が特徴的に異なっている。簡単にいうと、ストレージセルＳＣはトランジスタＱＮ１，ＱＮ２を有さず、トランジスタＱＰ１，ＱＰ２のクロスカップルで構成されている。
【０１５１】
より具体的にいえば、記憶ノードＮ２は、トランジスタＱＮ９，ＱＮ１０の直列接続を介してのみ電位点Ｖ_SSに接続されている。トランジスタＱＮ９，ＱＮ１０のゲートはそれぞれ書き込みビット線４１、書き込みワード線３１に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードＮ１は、トランジスタＱＮ１１，ＱＮ１２の直列接続を介してのみ電位点Ｖ_SSに接続されている。トランジスタＱＮ１１，ＱＮ１２のゲートはそれぞれ書き込み補ビット線４２、書き込みワード線３１に接続されており、これらの論理によって導通が制御される。
【０１５２】
なお、図５３で示された構成と比較して、ストレージセルＳＣの記憶ノードＮ１，Ｎ２から読み出しを行うための構成は異なっている。即ち、読み出し回路ＲＫではなく、実施の形態７で示されたトランジスタＱＮ１３，ＱＮ１４が用いられている。読み出しワード線３３が活性化することにより、トランジスタＱＮ１３，ＱＮ１４がオンし、ノードＮ１，Ｎ２において記憶された論理がそれぞれノードＮ３，Ｎ１０において読み出しビット線４３、読み出し補ビット線４６へと伝達される。読み出し速度を早めるために読み出しワード線３３の活性化に先立って読み出しビット線４３、読み出し補ビット線４６のプリチャージが行われることが望ましい。
【０１５３】
図３５は図３４に示されたメモリセルＭＣの動作を示すタイミングチャートの一例である。同図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ読み出しワード線３３、読み出し補ビット線４６、書き込みワード線３１、書き込みビット線４１、記憶ノードＮ２の電位を示している。ここでは“Ｈ”が記憶されていた記憶ノードＮ２に“Ｌ”を書き込む場合が例示されている。
【０１５４】
時刻ｔ₁以前はスタンバイ時であり、読み出し補ビット線４６は読み出しビット線４３と共に、実線のように電位Ｖ_SSに、あるいは破線のように電位（Ｖ_DD＋Ｖ_SS）／２に、プリチャージされている。そして時刻ｔ₁に至って読み出し補ビット線４６は読み出しビット線４３と共に、電位（Ｖ_DD＋Ｖ_SS）／２にプリチャージされる。その後、時刻ｔ₂において読み出しワード線３３が電位Ｖ_DDへの遷移を開始し、当該遷移を契機としてトランジスタＱＮ１４はトランジスタＱＮ１３と共にＯＮする。これにより、時刻ｔ₃において読み出し補ビット線４６は記憶ノードＮ２が保存していた論理“Ｈ”に起因して、その電位が電位Ｖ_DDへと遷移し始める。その後、時刻ｔ₄において読み出しワード線３３が電位Ｖ_SSへの遷移を開始し、更にその後の時刻ｔ５において書き込みビット線４１が電位Ｖ_DDへの遷移を開始する。当該遷移を契機としてトランジスタＱＮ９はＯＮする。更にその後、時刻ｔ₆において書き込みワード線３１も電位Ｖ_DDへの遷移を開始し、当該遷移を契機としてトランジスタＱＮ１０もＯＮする。これにより、記憶ノードＮ２はトランジスタＱＮ９，ＱＮ１０を介して電位点Ｖ_SSに接続されることになり，時刻ｔ₇において記憶ノードＮ２の電位は電位Ｖ_DDから電位Ｖ_SSへと遷移し始める。この後、書き込みワード線３１が電位Ｖ_SSへと遷移してスタンバイ動作となり、書き込みビット線４１も電位Ｖ_SSへと遷移する。
【０１５５】
もちろん、記憶ノードＮ２に“Ｌ”が記憶されていた状態に対して“Ｌ”を書き込む場合も同様にして、トランジスタＱＮ９，ＱＮ１０を介して電位点Ｖ_SSに接続されることによって実現される。そして記憶ノードＮ２に“Ｌ”が書き込まれれれば、トランジスタＱＰ１はＯＮし、これを介して記憶ノードＮ１は電位点Ｖ_DDに接続されることで“Ｈ”が書き込まれる。
【０１５６】
本実施の形態においても実施の形態７と同様にして、書き込みビット線４１、書き込み補ビット線４２とノードＮ１，Ｎ２との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線３１が活性化しており、かつ書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあっても、これらがストレージセルＳＣによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線３１、読み出しワード線３３が同時に“Ｈ”となる期間があっても読み出し動作が遅くなることもない。
【０１５７】
しかも、図５３で示された構成と比較して、トランジスタ数が少ないため、ストレージセル一つ当たりトランジスタ２個分、面積を縮小することができる。またインバータＬ１，Ｌ２は情報を安定に保持するために高いスタティックノイズマージンを持つように設計されており、記憶内容を反転するのに時間がかかる。しかし本実施の形態の構成ではトランジスタのクロスカップルによって記憶を保持しているので、書き込み動作を高速に行うことができる。
【０１５８】
また本実施の形態の構成を有するメモリセルでは、half-select write disturbを回避することができる。図３６は図３４に示された構造のメモリセルＭＣがマトリクス状に配置された構成の一部を示す回路図である。そして第ｘ番目の行であって第ｊ番目の列に属するメモリセルＭＣ_xjと、第ｘ番目の行であって第ｚ番目の列に属するメモリセルＭＣ_xzと、第ｙ番目の行であって第ｊ番目の列に属するメモリセルＭＣ_yjとを抽出して描いている。
【０１５９】
まずメモリセルＭＣ_xjの記憶ノードＮ１に情報を書き込む場合を想定する。書き込みビット線４１_j、書き込み補ビット線４２_jがそれぞれ“Ｈ”，“Ｌ”である場合に書き込みワード線３１_xが“Ｈ”となると、メモリセルＭＣ_xjのトランジスタＱＮ９，ＱＮ１０を介して記憶ノードＮ２に電位Ｖ_SSが与えられる。このとき、メモリセルＭＣ_xjのトランジスタＱＮ１１はオフしている。また記憶ノードＮ２に電位Ｖ_SSが与えられているのでメモリセルＭＣ_xjのトランジスタＱＰ１はＯＮし、記憶ノードＮ１には電位Ｖ_DDが与えられる。
【０１６０】
この際、メモリセルＭＣ_xzのトランジスタＱＮ１０，ＱＮ１２も、書き込みワード線３１_xが“Ｈ”となることによってＯＮする。しかし書き込みビット線４１_z、書き込み補ビット線４２_zをいずれも電位Ｖ_SSにプリチャージしてスタンバイ状態としておくことにより、メモリセルＭＣ_xzのトランジスタＱＮ９，ＱＮ１１をオフさせておくことができる。よってメモリセルＭＣ_xzの記憶内容が書き換えられることはない。
【０１６１】
また、メモリセルＭＣ_yjのトランジスタＱＮ９も、書き込みビット線４１_jが“Ｈ”となることによってＯＮする。しかし書き込みワード線３１_yが選択されていないので“Ｌ”であり、よってメモリセルＭＣ_yjのトランジスタＱＮ１０，ＱＮ１２をオフさせておくことができる。よってメモリセルＭＣ_yjの記憶内容が書き換えられることはない。以上のことから、half-select write disturbを回避することができる。
【０１６２】
図３７は本実施の形態の第１の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成に対し、書き込みワード線３１ではなく、書き込み補ワード線３４を採用している。そしてＮＭＯＳトランジスタＱＮ１０，ＱＮ１２をそれぞれＰＭＯＳトランジスタＱＰ１０，ＱＰ１２に置換している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＰＭＯＳトランジスタＱＰ１０，ＱＰ１２はＮＭＯＳトランジスタＱＮ１０，ＱＮ１２と同様の動作をする。従って、図３７に示された構成も図３４に示された構成と同様の効果を得ることができる。
【０１６３】
図３８は本実施の形態の第２の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成に対し、ＮＭＯＳトランジスタＱＮ９，ＱＮ１１をそれぞれＰＭＯＳトランジスタＱＰ１１，ＱＰ９に置換している。そしてＰＭＯＳトランジスタＱＰ９，ＱＰ１１のゲートにはそれぞれ書き込みビット線４１、書き込み補ビット線４２が接続されている。書き込みビット線４１、書き込み補ビット線４２には書き込み動作の際に相互に相補的な論理が与えられるので、ＰＭＯＳトランジスタＱＰ９，ＱＰ１１は、書き込みビット線４１、書き込み補ビット線４２に与えられた論理に対してＮＭＯＳトランジスタＱＮ１１，ＱＮ９と同様の動作をする。従って、図３８に示された構成も図３４に示された構成と同様の効果を得ることができる。
【０１６４】
図３９は本実施の形態の第３の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成と、高電位側と低電位側を入れ替えた構成を有している。即ち、記憶ノードＮ２は、トランジスタＱＰ１１，ＱＰ１０の直列接続を介してのみ電位点Ｖ_DDに接続されている。トランジスタＱＰ１１，ＱＰ１０のゲートはそれぞれ書き込みビット線４１、書き込み補ワード線３４に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードＮ１は、トランジスタＱＰ９，ＱＮ１２の直列接続を介してのみ電位点Ｖ_DDに接続されている。トランジスタＱＰ９，ＱＰ１２のゲートはそれぞれ書き込み補ビット線４２、書き込み補ワード線３４に接続されており、これらの論理によって導通が制御される。このような構成でも図３４に示された構成と同様の効果が得られるのは明白である。
【０１６５】
図４０は本実施の形態の第４の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３９に示された構成に対し、書き込み補ワード線３４ではなく、書き込みワード線３１を採用している。そしてＰＭＯＳトランジスタＱＰ１０，ＱＰ１２をそれぞれＮＭＯＳトランジスタＱＮ１０，ＱＮ１２に置換している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＮＭＯＳトランジスタＱＮ１０，ＱＮ１２はＰＭＯＳトランジスタＱＰ１０，ＱＰ１２と同様の動作をする。従って、図４０に示された構成も図３９に示された構成と同様の効果を得ることができる。
【０１６６】
図４１は本実施の形態の第５の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３９に示された構成に対し、ＰＭＯＳトランジスタＱＰ９，ＱＰ１１をそれぞれＮＭＯＳトランジスタＱＮ１１，ＱＮ９に置換している。そしてＮＭＯＳトランジスタＱＮ１１，ＱＮ９のゲートにはそれぞれ書き込みビット線４１、書き込み補ビット線４２が接続されている。書き込みビット線４１、書き込み補ビット線４２には書き込み動作の際に相互に相補的な論理が与えられるので、ＮＭＯＳトランジスタＱＮ９，ＱＮ１１は、書き込みビット線４１、書き込み補ビット線４２に与えられた論理に対してＰＭＯＳトランジスタＱＰ１１，ＱＰ９と同様の動作をする。従って、図４１に示された構成も図３９に示された構成と同様の効果を得ることができる。
【０１６７】
図４２は本実施の形態の第６の変形にかかるメモリセルの構成を示す回路図である。当該セルは図３４に示された構成において、トランジスタＱＮ１２をトランジスタＱＮ１０で兼用した構成を有している。また図４３は本実施の形態の第７の変形にかかるメモリセルの構成を示す回路図である。当該セルは図３９に示された構成において、トランジスタＱＰ１２をトランジスタＱＰ１０で兼用した構成を有している。第６の変形も第７の変形も、１つのメモリセル当たり、２つのトランジスタをマージしてトランジスタの数を１つ減らしている。これにより、メモリセルの占有面積を低減しつつも、本実施の形態の効果を得ることができる。
【０１６８】
図４４は第ｉ行のメモリセルＭＣ_i1〜ＭＣ_inにおいて図４２に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_ijは、書き込みワード線３１を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＱＮ１０（あるいはＱＮ１２）は、一つのＮＭＯＳトランジスタＱＮ１００へとマージすることができる。図４５は第ｉ行のメモリセルＭＣ_i1〜ＭＣ_inにおいて図４３に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_ijは、書き込み補ワード線３４を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＱＰ１０（あるいはＱＰ１２）は、一つのＰＭＯＳトランジスタＱＰ１００へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。
【０１６９】
本実施の形態で示されたトランジスタはシリコン基板を用いて形成しても良いし、公知のＳＯＩ基板、ＳＯＮ（Silicon On Nothing）基板を用いて形成しても良い。
【０１７０】
実施の形態９．
図４６は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。但し、読み出し回路は省略している。
【０１７１】
図４６に示されたメモリセルＭＣは、図１０に示された構成に対し、ストレージセルＳＣをクロスカップルされた一対のトランジスタで構成した点で特徴的に異なっている。即ち、記憶ノードＮ１にはトランジスタＱＮ１のドレインとトランジスタＱＮ２のゲートとが共通に接続され、記憶ノードＮ２にはトランジスタＱＮ１のゲートとトランジスタＱＮ２のドレインとが共通に接続されていおり、更にトランジスタＱＮ１，ＱＮ２のソースには共通に電位点Ｖ_SSが接続されている。
【０１７２】
クロスカップルされた一対のインバータではなく、クロスカップルされた一対のトランジスタでストレージセルＳＣを構成することにより、ストレージセル一つ当たりトランジスタ２個分、面積を縮小することができる。またインバータＬ１，Ｌ２のように高いスタティックノイズマージンを持たせる設計が行われることもなく、書き込み動作を高速に行うことができる。
【０１７３】
トランジスタＭＮ９，ＭＮ１０は記憶ノードＮ１と書き込みビット線４１との間に直列に接続され、トランジスタＭＮ１１，ＭＮ１２は記憶ノードＮ２と書き込み補ビット線４２との間に直列に接続されている。そしてトランジスタＭＮ９，ＭＮ１１はいずれもＮＭＯＳトランジスタであってそのゲートに共通して書き込み制御線４４が接続されている。またトランジスタＭＮ１０，ＭＮ１２はいずれもＮＭＯＳトランジスタであってそのゲートに共通して書き込みワード線３１が接続されている。
【０１７４】
従って、選択された行の書き込みワード線３１を共通にするメモリセルの各々のトランジスタＭＮ１０，ＭＮ１２は導通する。しかし選択されていない列のメモリセルの各々のトランジスタＭＮ９，ＭＮ１１は導通しない。逆に、選択された列の書き込み制御線４４を共通にするメモリセルの各々のトランジスタＭＮ９，ＭＮ１１は導通する。しかし選択されていない行のメモリセルの各々のトランジスタＭＮ１０，ＭＮ１２は導通しない。従ってhalf-select write disturbを回避することができる。
【０１７５】
図４７〜図４９は本実施の形態の変形を示す回路図である。図４７に示された構成は、図４６に示された構成に対し、書き込み制御線４４を書き込み補制御線４５に置換し、ＮＭＯＳトランジスタＭＮ９，ＭＮ１１をそれぞれＰＭＯＳトランジスタＭＰ９，ＭＰ１１に置換した構成を有している。書き込み補制御線４５には書き込み制御線４４と相補的な論理が与えられるので、図４７に示された構成も図４６に示された構成と同様に動作することは明白である。
【０１７６】
図４８に示された構成は、図４６に示された構成に対し、書き込みワード線３１を書き込み補ワード線３４に置換し、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１２をそれぞれＰＭＯＳトランジスタＭＰ１０，ＭＰ１２に置換した構成を有している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１２はＮＭＯＳトランジスタＭＮ１０，ＭＮ１２と同様の動作をする。従って、図４８に示された構成も図４６に示された構成と同様の効果を得ることができる。
【０１７７】
図４９に示された構成は、図４８に示された構成に対し、書き込み制御線４４を書き込み補制御線４５に置換し、ＮＭＯＳトランジスタＭＮ９，ＭＮ１１をそれぞれＰＭＯＳトランジスタＭＰ９，ＭＰ１１に置換した構成を有している。図４９に示された構成も図４６に示された構成と同様に動作することは明白である。
【０１７８】
図５０は本実施の形態の他の変形を示す回路図である。図４９に示された構成において、ストレージセルＳＣの構成のみが異なっている。図５０ではクロスカップルされた一対のトランジスタはＰＭＯＳトランジスタＱＰ１，ＱＰ２である。即ち、記憶ノードＮ１にはトランジスタＱＰ１のドレインとトランジスタＱＰ２のゲートとが共通に接続され、記憶ノードＮ２にはトランジスタＱＰ１のゲートとトランジスタＱＰ２のドレインとが共通に接続されていおり、更にトランジスタＱＰ１，ＱＰ２のソースには共通に電位点Ｖ_DDが接続されている。図５０に示された構成も図４６に示された構成と同様に動作することは明白である。
【０１７９】
図４６に示された構成では、メモリセルＭＣが全てＮＭＯＳトランジスタで構成されているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の分離領域を設ける必要が無く、メモリセルＭＣの占有面積を小さくすることができる。図５０に示された構成ではメモリセルＭＣが全てＰＭＯＳトランジスタで構成されているので、同様にしてメモリセルＭＣの占有面積を小さくすることができる。
【０１８０】
図４６に示された構成では、書き込みビット線４１に与えられた論理が“Ｌ”で電位Ｖ_SSが与えられる場合は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０のしきい値は問題とならず、記憶ノードＮ１には電位Ｖ_SSが与えられる。しかし書き込みビット線４１に与えられた論理が“Ｈ”で電位Ｖ_DDが与えられる場合は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０のしきい値電圧をＶ_thn（＞０）として、記憶ノードＮ１には電位（Ｖ_DD−２Ｖ_thn）が与えられる。そのため記憶ノードＮ１に“Ｈ”を書き込む場合は、“Ｌ”を書き込む場合と比較してストレージセルＳＣの安定は遅くなる。
【０１８１】
図４９や図５０に示された構成では、書き込みビット線４１に電位Ｖ_DDが与えられる場合は、ＰＭＯＳトランジスタＭＰ９，ＭＰ１０のしきい値は問題とならず、記憶ノードＮ１には電位Ｖ_DDが与えられる。しかし書き込みビット線４１に電位Ｖ_SSが与えられる場合は、ＰＭＯＳトランジスタＭＰ９，ＭＰ１０のしきい値電圧をＶ_thp（＜０）として、記憶ノードＮ１には電位（Ｖ_SS−２Ｖ_thp）が与えられる。そのため記憶ノードＮ１に“Ｌ”を書き込む場合は、“Ｈ”を書き込む場合と比較してストレージセルＳＣの安定は遅くなる。
【０１８２】
これに対して図４７に示された構成では書き込みビット線４１に電位Ｖ_DDが与えられた場合、ＰＭＯＳトランジスタＭＰ９でのしきい値分の減少はなく、記憶ノードＮ１には電位（Ｖ_DD−Ｖ_thn）が与えられる。逆に書き込みビット線４１に電位Ｖ_SSが与えられた場合、ＮＭＯＳトランジスタＭＮ１０でのしきい値分の減少はなく、記憶ノードＮ１には電位（Ｖ_SS−Ｖ_thp）が与えられる。従ってストレージセルＳＣの安定に必要な時間の最悪値（最大値）を図４９や図５０に示された構成よりも小さくすることができる。これは図４８に示された構成についても同様である。
【０１８３】
本実施の形態の説明は全て書き込み回路について説明したが、これらは読み出し回路について採用できることは明白である。即ち書き込みワード線３１，書き込み補ワード線３４、書き込みビット線４１、書き込み補ビット線４２をそれぞれ読み出しワード線３３，読み出し補ワード線３２、読み出しビット線４３、読み出し補ビット線４６と読み替えればよい。更に書き込み制御線４４，書き込み補制御線４５はそれぞれ読み出し制御線、読み出し補制御線と読み替えればよい。
【０１８４】
ここで読み出し制御線には読み出し時に活性化（例えば“Ｈ”）、スタンバイ時に非活性化（例えば“Ｌ”）する信号が与えられ、読み出し補制御線には読み出し時において読み出し制御線と相補的な論理を採る信号が与えられる。読み出し制御線に与える信号としては、読み出しワード線３３に与えられる論理と読み出し補ワード線３２に与えられる論理との論理的排他和を採用することができる。
【０１８５】
もちろん、ワード線対、ビット線対を読み出し／書き込みの両方に採用することもできる。本実施の形態はマルチポート、シングルポートのいずれのタイプにも適用することができる。
【０１８６】
本実施の形態で示されたトランジスタはシリコン基板を用いて形成しても良いし、公知のＳＯＩ基板、ＳＯＮ（Silicon On Nothing）基板を用いて形成しても良い。
【０１８７】
【発明の効果】
この発明のうち請求項１にかかる記憶装置によれば、書き込み動作時においては、書き込み対象となるメモリセルにおいて、書き込みワード線と、書き込み制御線のいずれもが活性化するので、第１の記憶ノードが第１のスイッチを介して書き込みビット線と接続される。よって書き込みビット線に与えられた論理の如何によらず、第１の記憶ノードに於いて記憶される論理を反転するのに必要な時間は短い。その一方で、書き込み対象とならないメモリセルにおいては書き込み制御線が活性化しないので、第１のスイッチは第１の記憶ノードを書き込みビット線に接続しない。従って、かかるメモリセルにおける不要な電力の消費を低減できる。
【０１８８】
そして、選択されないビット線群において書き込みビット線及び書き込み補ビット線はプリチャージされる。このプリチャージは通常、書き込みビット線及び書き込み補ビット線を等しい電位に設定するので、両者の排他的論理和を採ることにより、書き込み制御線を非活性化することができる。
【０１８９】
この発明のうち請求項２にかかる記憶装置によれば、プリチャージの際に書き込みビット線及び書き込み補ビット線に与えられる電位が、相補的な論理に相当する２つの電位の中間の電位であっても、排他的論理和を正確に得ることができる。
【０１９０】
この発明のうち請求項３又は請求項４にかかる記憶装置によれば、第１のスイッチを第１及び第２のトランジスタで実現することができる。
【０１９４】
この発明のうち請求項５にかかる記憶装置によれば、第２トランジスタをＳＯＩ基板上に形成しても、書き込みワード線が非活性の際に第１電流電極とボディとの間に実効ベース電流が流れることを抑制できるので、いわゆるhalf-select write disturbを解消することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるＳＲＡＭを示す概念図である。
【図２】この発明の実施の形態１にかかるメモリセルの一つを例示する回路図である。
【図３】トライステートインバータを例示する回路図である。
【図４】ＸＯＲ回路を例示する回路図である。
【図５】ＸＯＲ回路を例示する回路図である。
【図６】ＸＯＲ回路を例示する回路図である。
【図７】ＸＯＲ回路を例示する回路図である。
【図８】ＸＯＲ回路を例示する回路図である。
【図９】ＸＯＲ回路を例示する回路図である。
【図１０】この発明の実施の形態１の変形を示す回路図である。
【図１１】この発明の実施の形態１を例示する模式図である。
【図１２】この発明の実施の形態２にかかるＳＲＡＭを示す概念図である。
【図１３】この発明の実施の形態２にかかるメモリセルの一つを例示する回路図である。
【図１４】この発明の実施の形態２の変形を示す回路図である。
【図１５】この発明の実施の形態２の他の変形を示す回路図である。
【図１６】この発明の実施の形態３にかかるメモリセルの一つを例示する回路図である。
【図１７】この発明の実施の形態３の変形を示す回路図である。
【図１８】この発明の実施の形態４にかかるメモリセルの一つを例示する回路図である。
【図１９】この発明の実施の形態４の変形を示す回路図である。
【図２０】この発明の実施の形態５にかかるメモリセルの一つを例示する回路図である。
【図２１】この発明の実施の形態５の第１の変形にかかるメモリセルを示す回路図である。
【図２２】この発明の実施の形態５の第２の変形にかかるメモリセルを示す回路図である。
【図２３】この発明の実施の形態５の第３の変形にかかるメモリセルを示すの回路図である。
【図２４】この発明の実施の形態５の第４の変形にかかるメモリセルを示す回路図である。
【図２５】この発明の実施の形態５の第５の変形にかかるメモリセルを示す回路図である。
【図２６】この発明の実施の形態５の第６の変形にかかるメモリセルを示す回路図である。
【図２７】この発明の実施の形態５の第６の変形にかかるメモリセルの複数を示す回路図である。
【図２８】従来のアクセストランジスタを例示する断面図である。
【図２９】デュアルポートＳＲＡＭに採用され得るメモリセルを例示する回路図である。
【図３０】この発明の実施の形態７にかかるＳＲＡＭを示す概念図である。
【図３１】この発明の実施の形態７にかかるメモリセルの一つを例示する回路図である。
【図３２】この発明の実施の形態７の変形にかかるメモリセルを示す回路図である。
【図３３】この発明の実施の形態７の更なる変形にかかるメモリセルを示す回路図である。
【図３４】この発明の実施の形態８にかかるメモリセルの一つを例示する回路図である。
【図３５】この発明の実施の形態８にかかるメモリセルの動作を例示するタイミングチャートである。
【図３６】この発明の実施の形態８にかかるメモリセルがマトリクス状に配置された構成の一部を示す回路図である。
【図３７】この発明の実施の形態８の第１の変形にかかるメモリセルの構成を示す回路図である。
【図３８】この発明の実施の形態８の第２の変形にかかるメモリセルの構成を示す回路図である。
【図３９】この発明の実施の形態８の第３の変形にかかるメモリセルの構成を示す回路図である。
【図４０】この発明の実施の形態８の第４の変形にかかるメモリセルの構成を示す回路図である。
【図４１】この発明の実施の形態８の第５の変形にかかるメモリセルの構成を示す回路図である。
【図４２】この発明の実施の形態８の第６の変形にかかるメモリセルの構成を示す回路図である。
【図４３】この発明の実施の形態８の第７の変形にかかるメモリセルの構成を示す回路図である。
【図４４】この発明の実施の形態８の第６の変形にかかるメモリセルの複数を示す回路図である。
【図４５】この発明の実施の形態８の第７の変形にかかるメモリセルの複数を示す回路図である。
【図４６】この発明の実施の形態９にかかるメモリセルＭＣの一つの構成を例示する回路図である。
【図４７】この発明の実施の形態９の変形を示す回路図である。
【図４８】この発明の実施の形態９の変形を示す回路図である。
【図４９】この発明の実施の形態９の変形を示す回路図である。
【図５０】この発明の実施の形態９の他の変形を示す回路図である。
【図５１】従来のＳＲＡＭを示す概念図である。
【図５２】従来のメモリセルを例示する回路図である。
【図５３】従来のメモリセルを例示する回路図である。
【図５４】デュアルポートＳＲＡＭと、その動作を制御する装置との接続を示すブロック図である。
【符号の説明】
３０ワード線群、３１書き込みワード線、３２読み出し補ワード線、３３読み出しワード線、３４書き込み補ワード線、４０ビット線群、４１書き込みビット線、４２書き込み補ビット線、４３読み出しビット線、４４書き込み制御線、４５書き込み補制御線、４６読み出し補ビット線、ＭＣ
メモリセル。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multi-port SRAM (Static Random Access Memory) composed of a MISFET (Metal Insulator Semiconductor Field Effect Transistor), and more particularly to a technique for reading and writing data from / to a memory cell of the SRAM.
[0002]
[Prior art]
In an integrated circuit, an SRAM has a function of temporarily storing data and instructions in order to transmit data and data to a CPU in accordance with the timing of a cache, that is, a CPU (Central Processing Unit). Used to memorize. In recent years, the rate at which data is read from or written to the memory has been emphasized. In order to increase the bandwidth of the memory, a technique has been proposed in which a plurality of input / output terminals are provided in an SRAM memory cell. As this technology, a dual port static memory cell having one read port and one write port, and a multi-port having many read terminals and write terminals ( multi port) Static memory cell can be cited as an example.
[0003]
FIG. 51 is a conceptual diagram showing a configuration around a memory cell array of a conventional SRAM. The memory cells are arranged in a matrix of m rows and n columns, and the memory cells in the i rows and j columns are MC._ijLet's show it as In FIG. 51, memory cells MC arranged in the first row and the third column.₁₃The symbol of is described.
[0004]
  The SRAM shown in FIG. 51 employs a configuration in which word lines extend in the row direction and bit lines extend in the column direction. The word line decoder 3 includes a word line group 30_i(I = 1, 2, 3,..., M−1, m) are connected to the input row address RA.CorrespondingWord line group 30_iIs selectively activated. The bit line decoder 4 includes a bit line group 40._jBit line group 40 connected to (j = 1, 2, 3,..., N−1, n) and corresponding to input column address CA._jIs selectively activated.
[0005]
Memory cell MC_ijWord line group 30 in FIG._iAnd bit line group 40_jIntersect. That is, a common word line group is laid on the plurality of memory cells arranged in the row direction, and a common bit line group is laid on the plurality of memory cells arranged in the column direction.
[0006]
Word line group 30_iIs the write word line 31_iRead word line 33_iRead complementary word line 32_iThe latter two form a read word line pair. The bit line group 40_jIs the write bit line 41_jWrite complementary bit line 42_jRead bit line 43_jThe former two form a write bit line pair.
[0007]
FIG. 52 is a circuit diagram illustrating a structure common to all the memory cells MC. Since the structure of the memory cell MC basically does not depend on the position (i, j) of the row or column, the subscript indicating the position of the row or column is omitted here.
[0008]
Memory cell MC includes a storage unit SC (referred to herein as a “storage cell”) SC having a pair of inverters L1 and L2 connected in antiparallel, a read circuit RK, and access transistors QN3 and QN4. ing.
[0009]
In the storage cell SC, the inverter L1 is constituted by series connection of transistors QP1 and QN1, and the inverter L2 is constituted by series connection of transistors QP2 and QN2. Further, the readout circuit RK includes a tristate inverter constituted by series connection of transistors QP3, QP4, QN5, and QN6.
[0010]
N-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are used for the transistors QN1 to QN6, and P-type MOSFETs are used for the transistors QP1 to QP4. For example, the N-type MOSFET is a surface channel type, and the P-type MOSFET is a surface channel type or a buried channel type.
[0011]
The storage cell SC has a pair of nodes N1 and N2, and there is a pair of storage states when the nodes N1 and N2 are “H” and “L”, respectively, and vice versa. “H” means (V_DD+ V_SS) / 2 means logic corresponding to a potential higher than “/ 2”, and “L” means (V_DD+ V_SS) / 2 means a logic corresponding to a potential lower than 2. However, the potential V_SSIn many cases, the ground is selected. Hereinafter, “H” and “L” may mean not only logic but also potentials corresponding to the logic. It should be noted that which one of “H” and “L” corresponds to the SRAM bits “1” and “0” is a matter of design choice.
[0012]
  The N-type MOSFET is turned on when “H” is applied to its gate and turned off when “L” is applied. The P-type MOSFET is turned on when “L” is applied to its gate and turned off when “H” is applied. In the ON state, a current flows between the source / drain, and the two are electrically connected. In the off state, the source / drain is electrically disconnected and the current isAlmostNot flowing.
[0013]
The node N1 is an input terminal of the inverter L2, and a potential corresponding to a logic complementary to the logic corresponding to the potential of the node N1 is output to the node N2. The node N2 is an input terminal of the inverter L1, and an inverted bit of logic complementary to the logic corresponding to the potential of the node N2 is output to the node N1. Therefore, a pair of storage states corresponding to complementary logics exist.
[0014]
Access transistor QN3 is connected to storage cell SC and write bit line 41 at nodes N1 and N4, respectively. Access transistor QN4 is connected to storage cell SC and write complementary bit line 42 at nodes N2 and N5, respectively. The gates of access transistors QN3 and QN4 are commonly connected to write word line 31.
[0015]
In the read circuit RK, the drains of the transistors QP4 and QN5 are commonly connected to the node N3. The gates of the transistors QP3 and QN6 are commonly connected to the node N1. The gates of the transistors QP4 and QN5 are connected to the read supplement word line 32 and the read word line 33, respectively. As described above, a dual port static memory cell is adopted as the memory cell MC.
[0016]
When reading data from the memory cell MC, complementary logic is set in the read word line 33 and the read complementary word line 32. Then, the read word line 33 and the read complementary word line 32 corresponding to the row of the memory cell MC to be read are set to “H” and “L”, respectively, and the read word line 33 and the read corresponding to the other rows are read. The complementary word line 32 is set to “L” and “H”, respectively.
[0017]
Accordingly, the transistors QP4 and QN5 of the read circuit RK of the memory cell MC to be read are all turned on. Thus, a value complementary to node N1 is applied to read bit line 43 via node N3 by the inverter formed by transistors QP3 and QN6. On the other hand, the transistors QP4 and QN5 of the read circuit RK of the memory cell MC that is not the read target are both turned off. As a result, the read bit line 43 is disconnected from the storage cell SC of the memory cell MC that is not the target of reading.
[0018]
When writing data to the memory cell MC, the write word line 31 corresponding to the row of the memory cell MC to be written is set to “H”, and the write word line 31 corresponding to the other rows is set to “H”. L "is set.
[0019]
Accordingly, the access transistors QN3 and QN4 of the memory cell MC to be written are both turned on, and the nodes N1 and N2 of the storage cell SC are connected to the write bit line 41 and the write complementary bit line 42 via the nodes N4 and N5, respectively. Is done. On the other hand, the access transistors QN3 and QN4 of the memory cell MC that is not the target of writing are both turned off, and the nodes N1 and N2 of the storage cell SC are disconnected from the write bit line 41 and the write complementary bit line 42.
[0020]
As described above, since the logic of the nodes N1 and N2 of the storage cell SC has a complementary relationship, the write bit line 41 and the write complementary bit line 42 corresponding to the column of the memory cell MC to be written are complementary. The logic is set. Then, the logic set in the write bit line 41 and the write complementary bit line 42 is written in the nodes N1 and N2.
[0021]
When the write operation is completed, the write word line 31 is set to “L”, and the access transistors QN3 and QN4 are turned off. Therefore, the storage cell SC is disconnected from the write bit line pair, and the data held in the storage cell SC is not rewritten and enters the standby state.
[0022]
[Problems to be solved by the invention]
In the above configuration, when the write word line 31 is set to “H” during the write operation, the access transistors QN3 and QN4 are turned on in all the memory cells MC belonging to the same row as the memory cell MC to be written. . Therefore, in the memory cell MC that belongs to the same row as the memory cell MC to be written and is not to be written, during the write operation, the nodes N1 and N2 are connected to the write bit line 41 and the write through the access transistors QN3 and QN4, respectively. The complementary bit line 42 is connected.
[0023]
On the other hand, both the write bit line 41 and the write complementary bit line 42 corresponding to the column of memory cells MC that are not to be written are normally precharged with the same potential. The precharge potential is, for example, V_DD, (V_DD+ V_SS) / 2, V_SSIt is. Therefore, depending on the potentials of the nodes N1 and N2 of the memory cell MC, the potential of one of the write bit line 41 and the write complementary bit line 42 becomes V_SSAnd the other potential is (V_DD-V_thn) (But the write word line 31 has a potential V)._DDIs applied, and the threshold voltage of transistors QN3 and QN4 is set to V_thn> 0). Application of a potential through the nodes N1 and N2 to the precharged write bit line pair in this way causes unnecessary power consumption.
[0024]
Further, the bit line pair to which the potential is applied by the storage cell SC as described above is precharged again in preparation for the next write operation. At this time, unnecessary power is newly consumed.
[0025]
FIG. 53 is a circuit diagram showing a configuration of a memory cell MC proposed to prevent the above power consumption, and is introduced in, for example, US Pat. No. 6,005,794.
[0026]
NMOS transistors QN9 and QN10 are connected to node N1 and potential V_SSPotential point (hereinafter “potential point V_SSFor example, connected in series with the ground. The gate of the NMOS transistor QN9 is connected to the write bit line 41 at the node N4, and the gate of the NMOS transistor QN10 is connected to the write word line 31. Similarly, the NMOS transistors QN11 and QN12 are connected to the node N2 and the potential point V._SSAre connected in series. The gate of the NMOS transistor QN11 is connected to the write complementary bit line 42 at the node N5, and the gate of the NMOS transistor QN12 is connected to the write word line 31.
[0027]
The write word line 31 corresponding to the memory cell MC to be written (that is, in the selected row) becomes “H” during the write operation, and the transistors QN10 and QN12 are turned on. Since complementary logic is applied to the write bit line 41 and the read bit line 43 corresponding to the memory cell MC (that is, in the selected column), only one of the transistors QN9 and QN11 is turned on. If the write bit line 41 and the write complementary bit line 42 are “H” and “L”, respectively, the node N1 is set to logic “L”. As a result, the node N2 becomes “H”. Conversely, if the write bit line 41 and the write complementary bit line 42 are “L” and “H”, respectively, the node N2 is set to logic “L”. As a result, the node N1 becomes “H”.
[0028]
During such a write operation, any unselected write bit pair lines are at potential V_SSSet to Therefore, since the transistors QN9 and QN11 are turned off in the memory cell MC that is not a write target, the memory cell MC is arranged in a row corresponding to the selected write word line 31 and the write word line 31 is “H”. Even in the MC, the nodes N1 and N2 are not forcibly set from the outside of the storage SC. That is, there is an advantage that the above unnecessary power consumption does not occur.
[0029]
However, this circuit has a problem that the time required for the write operation for changing the stored contents of the storage cell SC is long. That is, one of the nodes N1 and N2 is set to “L” from the outside of the storage cell SC, but there is no function of setting the other to “H” from the outside of the storage cell SC. For example, when the state where the nodes N1 and N2 are “H” and “L”, respectively, is inverted to the complementary state, the transistors QN9 and QN10 are turned on to try to discharge the node N1. Since N2 is “L” and is not set to “H” from the outside of the storage cell SC, the inverter L1 tries to hold the node N1 at “H”. Since the storage cell SC is designed to have a high static noise margin in order to stably hold data, the storage contents of the storage cell SC cannot be reversed quickly only by discharging the node N1.
[0030]
The present invention has been made based on the above background, and an object of the present invention is to provide a technique for reducing unnecessary power consumption while rapidly performing writing to invert stored contents.
[0031]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a storage device comprising: (a) a plurality of word line groups; (b) a plurality of bit line groups; and (c) a plurality of memory cells. Each of the line groups has (a-1) write word lines, and each of the bit line groups has (b-1) write bit lines and (b-2) write provided corresponding to the write bit lines. (C) each of the memory cells is provided corresponding to one word line group and one bit line group, and (c-1) a storage including a first storage node A cell, (c-2) connected between the write bit line of the corresponding one bit line group and the first storage node, and the write word line of the corresponding one word line group; , Conductive only when any of the write control lines is activated And a first switch that. Then, the write control line in the selected bit line group is activated, and the write control line in the unselected bit line group is not activated.
[0032]
  AndEach of the bit line groups further includes (b-3) a write complementary bit line provided corresponding to the write bit line, and each of the storage cells includes (c-1-1) the Each of the memory cells includes: (c-3) the write complementary bit line of the corresponding one bit line group; and a second storage node provided with a logic complementary to the logic in the one storage node. A second switch connected between the second storage node and conducting only when both the write word line of the corresponding one word line group and the write control line are activated; The write bit line and the write complementary bit line adopt complementary logic to each other when the bit line group to which the write bit line belongs are selected, and adopt equal logic to each other when not selected. The bit In the lines, the write control line takes the exclusive OR of the write bit line and write complementary bit line.
[0033]
  Claim of the invention2The claim is1The exclusive OR is obtained after non-inverting amplification of the potentials of the write bit line and the write complementary bit line.
[0037]
According to a third aspect of the present invention, there is provided a storage device comprising (a) a plurality of word line groups, (b) a plurality of bit line groups, and (c) a plurality of memory cells, wherein the word Each of the line groups has (a-1) write word lines, and each of the bit line groups has (b-1) write bit lines and (b-2) write provided corresponding to the write bit lines. (C) each of the memory cells is provided corresponding to one word line group and one bit line group, and (c-1) a storage including a first storage node A cell, (c-2) connected between the write bit line of the corresponding one bit line group and the first storage node, and the write word line of the corresponding one word line group; , Conductive only when any of the write control lines is activated And a first switch that. Then, the write control line in the selected bit line group is activated, and the write control line in the unselected bit line group is not activated.
  AndThe first switch includes (c-2-1) a control electrode, a first current electrode connected to the write bit line, and a second current electrode connected to the first storage node. (C-2-2) a control electrode connected to the write control line, a first current electrode connected to the control electrode of the first transistor, and a write word line And a second transistor having a second current electrode formed thereon.
[0038]
According to a fourth aspect of the present invention, there is provided a storage device comprising (a) a plurality of word line groups, (b) a plurality of bit line groups, and (c) a plurality of memory cells, wherein the word Each of the line groups has (a-1) write word lines, and each of the bit line groups has (b-1) write bit lines and (b-2) write provided corresponding to the write bit lines. (C) each of the memory cells is provided corresponding to one word line group and one bit line group, and (c-1) a storage including a first storage node A cell, (c-2) connected between the write bit line of the corresponding one bit line group and the first storage node, and the write word line of the corresponding one word line group; , Conductive only when any of the write control lines is activated And a first switch that. Then, the write control line in the selected bit line group is activated, and the write control line in the unselected bit line group is not activated.
  AndThe first switch includes (c-2-1) a control electrode to which the write word line is connected, a first current electrode, and a second current electrode connected to the write control line. A first transistor; and (c-2-2) a control electrode connected to the first current electrode of the first transistor; a first current electrode connected to the write bit line; and the first memory. And a second transistor having a second current electrode connected to the node.
[0044]
  Claim of the invention5The claim is3The first transistor is an NMOS transistor formed on an SOI substrate, and the inactive write word line is connected to the first current electrode and the body of the first transistor. A potential to reduce forward bias is applied.
[0051]
DETAILED DESCRIPTION OF THE INVENTION
In the present embodiment, unless otherwise specified, logic “H” corresponds to a state in which a word line is activated, that is, selected, and “L” represents that it is not activated, that is, not selected. A description will be given assuming that it corresponds. Even if these relations are reversed, the following explanation is valid if the conductivity type of the transistor used is appropriately changed.
[0052]
Embodiment 1 FIG.
1 is a conceptual diagram showing a configuration around a memory cell array of an SRAM according to a first embodiment of the present invention. A bit line group 40 compared to the conventional SRAM configuration._jWrite control line 44_jIt is a characteristic structure that is added. Write control line 44_jAlso, the bit line decoder 4 sets the potential (or logic). Specifically, the write control line 44_jIn the write bit line 41,_jLogic and write complementary bit line 42_jIs set to a logic equivalent to an exclusive OR (hereinafter also referred to as “XOR (exclusive OR)”). First, for the sake of simplicity, the write bit line 41_jAnd write complementary bit line 42_jHas a potential V during the precharge period._DD, V_SSIt is assumed that either of the above is given.
[0053]
FIG. 2 is a circuit diagram illustrating one configuration of the memory cell MC shown in FIG. As in the prior art, subscripts indicating row positions and column positions are omitted. The memory cell MC includes a storage cell SC, a read circuit RK, and pass transistors MN9, MN10, MN11, and MN12, all of which are NMOS transistors, a write bit line 41, a write complementary bit line 42, a read bit line 43, and a write A word line 31, a read supplement word line 32, and a read word line 33 are laid.
[0054]
The storage cell SC has inverters L1 and L2 connected in antiparallel, and nodes N1 and N2 exist as output terminals of the storage cells SC. The inverter L1 has a potential V_DD, A PMOS transistor QP1 including a source connected to the node N1, a drain connected to the node N1, a gate connected to the node N2, and a potential V_SSAnd an NMOS transistor QN1 including a drain connected to the node N1 and a gate connected to the node N2. Similarly, the inverter L2 has the potential V_DD, A PMOS transistor QP2 including a source connected to the node N2, a drain connected to the node N2, a gate connected to the node N1, and a potential V_SSAnd an NMOS transistor QN2 including a drain connected to the node N2, and a gate connected to the node N1.
[0055]
The read circuit RK has a potential V_DDA PMOS transistor QP3 including a gate connected to the node N1, a drain connected to the read bit line 43 at the node N3, and a PMOS transistor QP4 including a gate connected to the read complement word line 32; Potential V_SSNMOS transistor QN6 including a gate connected to node N1, a drain connected to read bit line 43 at node N3, and an NMOS transistor QN5 including a gate connected to read word line 33 Tristate inverter. The drain of the transistor QP3 and the source of the transistor QP4 are connected, and the drain of the transistor QN6 and the source of the transistor QN5 are connected.
[0056]
FIG. 3 is a circuit diagram illustrating the configuration of the tri-state inverter, and substantially shows the configuration of the readout circuit RK. Logic A is common to one gate of the pair of NMOS transistors and one gate of the pair of PMOS transistors, logic B is assigned to the other gate of the pair of NMOS transistors, and logic B is assigned to the other gate of the pair of PMOS transistors. Bars (which are complementary to B and are indicated by adding an upper line to B in the figure: the same applies to the other logics). If the logic B is “L”, the output logic Z is not determined by the tristate inverter (tristate condition). However, if the logic B is “H”, the logic Z obtained by inverting the logic A is output.
[0057]
Returning to FIG. 2, the pass transistors MN9 and MN10 are connected in series between the node N4 on the write bit line 41 and the node N1 of the storage cell SC, and both the write control line 44 and the write word line 31 are “H”. ", It functions as a switch for transmitting the logic of the write bit line 41 to the node N1. More specifically, one of the current electrode pair (source / drain pair) of the pass transistor MN9 is connected to the node N1, and one of the current electrode pair of the pass transistor MN10 is connected to the node N4, and the currents of the pass transistors MN9 and MN10. The other electrode pair is connected in common. The gate of the pass transistor MN9 is connected to the write control line 44 at the node N6, and the gate of the pass transistor MN10 is connected to the write bit line 41 at the node N4.
[0058]
Similarly, the pass transistors MN11 and MN12 are connected in series between the node N5 on the write complementary bit line 42 and the node N2 of the storage cell SC, and both the write control line 44 and the write word line 31 are “H”. ", It functions as a switch for transmitting the logic of the write complementary bit line 42 to the node N2. More specifically, one of the current electrode pairs of the pass transistor MN11 is connected to the node N2, one of the current electrode pairs of the pass transistor MN12 is connected to the node N5, and the other of the current electrode pairs of the pass transistors MN11 and MN12 is Connected in common. The gate of the pass transistor MN11 is connected to the write control line 44 at the node N6, and the gate of the pass transistor MN12 is connected to the write bit line 41 at the node N4.
[0059]
The operations of the pass transistors MN10 and MN12 depend on the logic in the write word line 31, similar to the transistors QN10 and QN12 shown in FIG._SSAre connected to the write bit line 41 and the write complementary bit line 42, respectively. Similarly to transistors QN9 and QN11 shown in FIG. 53, pass transistors MN9 and MN11 are interposed between pass transistor MN10 and node N1, and between transistor MN12 and node N2, respectively. Is different depending on the logic in the write control line 44.
[0060]
The write operation for the memory cell having such a configuration is as follows. The selected write word line 31 becomes “H” and the pass transistors MN10 and MN12 are turned on. One of the write bit line 41 and the write complementary bit line 42 constituting the write bit pair line is “H”, and the other is “L”. In response to this, the write control line 44 becomes “H”, so that the pass transistors MN9 and MN11 are turned on.
[0061]
Therefore, the node N1 of the storage cell SC is connected to the write bit line 41 at the node N4 via the pass transistors MN9 and MN10, and the node N2 is connected to the write complementary bit line 42 at the node N5 via the pass transistors MN11 and MN12. The Since the logic set in the write bit line 41 and the write complementary bit line 42 is written to N1 and N2, respectively, the data stored in the storage cell SC is inverted as compared with the circuit shown in FIG. The time required for is short.
[0062]
In order to consider the magnitude of the potential, the threshold voltages of the pass transistors MN9 and MN10 are set to the potential V._thnThe write control line 44, the write word line 31 and the write bit line 41 are set to “H” and the potential V_DDIs given. Since the pass transistors MN9 and MN10 are interposed between the node N4 and the node N1, due to the substrate effect of these two transistors, the potential (V_DD-2V_thn) Is applied.
[0063]
Potential difference (V_DD-V_SS) Becomes 1V or less, the inverters L1 and L2 of the storage cell SC are at the potential (V_DD-2V_thn) May be recognized as “L” instead of “H”. In order to prevent this, the potential applied as “H” to the write word line 31 is set to the potential V_DDHigher than, for example, potential (V_DD+ 2V_thn) May be set. Further, the potential applied as “H” to the write word line 31 and the write control line 44 is set to the potential (V_DD+ V_thn), The same effect can be obtained.
[0064]
Now, the operation of the memory cells MC arranged in the row corresponding to the selected write word line 31 and arranged in the column corresponding to the unselected write bit line pair will be described. In the memory cell MC, the write bit line 41 and the write complementary bit line 42 are both set to “H” or “L” by precharging. In response to this, the write control line 44 is set to “L”. In other words, the write control line 44 is “L” in the unselected column. Therefore, even if the write word line 31 is “H” and the transistors MN10 and MN12 are on, the transistors MN9 and MN11 are off and the storage cell SC is set to the potential of the write bit line 41 and the write complementary bit line 42. There is no impact. Therefore, unnecessary power consumption can be reduced while writing to invert the stored contents is performed quickly.
[0065]
4 to 9 are circuit diagrams illustrating an XOR circuit that obtains the exclusive OR of both from the logics A and B as the logic Z. FIG. These XOR circuits can be employed to obtain the exclusive OR of the logic applied to the write bit line 41 and the logic applied to the write complementary bit line 42 with respect to the write control line 44. Although FIG. 1 shows a mode in which the XOR circuit is built in the bit line decoder 4, a mode in which the XOR circuit is provided separately from the bit line decoder 4 may be adopted.
[0066]
For example, the operation of the XOR circuit shown in FIG. 7 will be described. When the logic A is “H”, the inverter composed of the PMOS transistor TP1 and the NMOS transistor TN1 gives the logic “L” to the node J1. On the other hand, a logic A, that is, “H” is given to the node J2. The PMOS transistor TP2 and the NMOS transistor TN2 are connected in series between the nodes J2 and J1, and both function as an inverter. This inverter inputs logic B and outputs a logic B bar as logic Z to node J3. At this time, since the transmission gate formed by the PMOS transistor TP3 and the NMOS transistor TN3 is off, the collision between the logic B and the logic B bar does not occur at the node J3.
[0067]
When the logic A is “L”, the nodes J1 and J2 are “H” and “L”, respectively. Accordingly, both the transistors TP3 and TN3 are turned on, and the logic B is supplied as the logic Z to the node J3. On the other hand, when the logic B is “H”, the logic “H” at the node J1 is transmitted to the node J3 by the NMOS transistor TN2, and when the logic B is “L”, the logic “H” at the node J2 is transmitted by the PMOS transistor TP2. L ″ is transmitted to the node J3. Therefore, in any case, the logic B is given as the logic Z at the node J3.
[0068]
From the above operation, the circuit of FIG. 7 gives the XOR of logic A and B. In order to obtain a value complementary to the exclusive OR (XNOR: exclusive NOR), the output may be further inverted, or only one of the logic A and the logic B is inverted to obtain the XOR. May be input to the circuit.
[0069]
FIG. 10 is a circuit diagram showing a modification of the present embodiment. Compared to the configuration shown in FIG. 2, the transistor MN9 whose switching is controlled by the logic of the write control line 44 and the transistor MN10 whose switching is controlled by the logic of the write word line 31 are between the nodes N1 and N4. They are common in that they are connected in series, and are different in that their positions are interchanged. Similarly, the positions of the transistors MN11 and MN12 are switched between the nodes N2 and N5 as compared with the configuration shown in FIG. It is natural that such a configuration can achieve the same effect as the configuration shown in FIG.
[0070]
FIG. 11 is a schematic view illustrating the configuration of the pass transistors MN9, MN10, MN11, and MN12. For simplicity, the storage cell SC has inverters L1 and L2 indicated by symbols, while the pass transistors MN9, MN10, MN11, and MN12 have write bit lines 41, write complementary bit lines 42, write control lines 44, and write word lines. The configuration is shown in plan view together with 31. In the figure, the reference numerals shown in parentheses correspond to the configuration shown in FIG. 10, and the reference signs on the left side thereof correspond to the configuration shown in FIG.
[0071]
FIG. 11 will be described in accordance with the configuration shown in FIG. Pass transistors MN9 and MN10 are formed in the active region R1. One of the current electrode pairs of the pass transistor MN9 is connected to the node N1, and one of the current electrode pairs of the pass transistor MN10 is connected to the write bit line 41. In the pass transistors MN9 and MN10, the other of the current electrode pair shares the source / drain region SD1. Similarly, pass transistors MN11 and MN12 are formed in the active region R2. One of the current electrode pairs of the pass transistor MN11 is connected to the node N2, and one of the current electrode pairs of the pass transistor MN12 is connected to the write complementary bit line. In the pass transistors MN11 and MN12, the other of the current electrode pairs shares the source / drain region SD2.
[0072]
A gate line G1 that functions as the gates of the pass transistors MN9 and MN11 and a gate line G2 that functions as the gates of the pass transistors MN10 and MN12 are located above the active regions R1 and R2 via a gate insulating film (not shown). It is laid on the front side of the page. The write control line 44 and the write word line 31 are laid above the gate lines G1 and G2. The write control line 44 and the write word line 31 are connected to the gate wirings G1 and G2 via the via contacts V1 and V2, respectively.
[0073]
Since the pass transistors MN9 and MN10 share the source / drain region SD1 and the pass transistors MN11 and MN12 share the source / drain region SD2 as described above, they can be arranged in a small area.
[0074]
The write bit line 41_jAnd write complementary bit line 42_jIncludes a potential (V_DD+ V_SS) / 2 may be applied. In this case, the write bit line 41 is placed before the XOR circuit._jAnd write complementary bit line 42_jIt is sufficient to provide a circuit for non-inverting amplification of each potential. For example V_SS= 0V, the input margin of the XOR circuit is large and the potential is 2V_DDIs allowed, the amplification factor of the amplifier circuit may be set to double. As a result, the precharge potential becomes V_DD/ 2 even if V_DDEven so, the pair of inputs of the XOR circuit are both “H”. The precharge potential is V_SSIf so, the pair of inputs of the XOR circuit are both “L”. Therefore, the effect of this embodiment can be enjoyed.
[0075]
Embodiment 2. FIG.
FIG. 12 is a conceptual diagram showing a configuration around the memory cell array of the SRAM according to the second embodiment of the present invention. In contrast to the SRAM configuration shown in the first embodiment, a bit line group 40_jWrite auxiliary control line 45_jIs added to the word line group 30._iWrite complementary word line 34_iIt is a characteristic structure that is added.
[0076]
Write auxiliary control line 45_jWrite complementary word line 34_iThe potential (or logic) is set by the bit line decoder 4 and the word line decoder 3, respectively. Specifically, the write auxiliary control line 45_jWrite complementary word line 34_iWrite control lines 44 respectively._jWrite word line 31_iComplementary logic is given.
[0077]
FIG. 13 is a circuit diagram illustrating one configuration of the memory cell MC shown in FIG. As in the prior art, subscripts indicating row positions and column positions are omitted. Compared with the configuration shown in FIG. 2, the memory cell MC is additionally provided with pass transistors MP9, MP10, MP11, and MP12 which are PMOS transistors, and a write complementary control line 45 and a write complementary word line. 34 is additionally laid.
[0078]
The pass transistors MP9, MP10, MP11, and MP12 are connected in parallel with the pass transistors MN9, MN10, MN11, and MN12, respectively. The logic given to the gates of the pass transistors MP9, MP10, MP11, MP12 is complementary to the logic given to the gates of the pass transistors MN9, MN10, MN11, MN12, respectively. That is, the gates of the pass transistors MP9 and MP11 are connected to the write complementary control line 45 at the node N7, and the gates of the pass transistors MP10 and MP12 are connected to the write complementary word line.
[0079]
Therefore, the pass transistors MP9, MP10, MP11, and MP12 constitute a transmission gate together with the pass transistors MN9, MN10, MN11, and MN12, respectively. Therefore, as compared with the configuration shown in FIG. 2, when logic “H” is transmitted from the write bit line 41 to the node N1 (or when logic “H” is transmitted from the write complementary bit line 42 to the node N2). Threshold V due to substrate effect_thnThere is no reduction in minutes. Therefore, there is an advantage that a booster circuit that boosts the potential applied to the write word line 31 is unnecessary.
[0080]
FIG. 14 is a circuit diagram showing a modification of the present embodiment, and corresponds to FIG. 10 according to the first embodiment. That is, in the configuration shown in FIG. 14, the positions of the transmission gates formed by the pass transistors MN9 and MP9 and the transmission gates formed by the pass transistors MN10 and MP10 are compared with the configuration shown in FIG. , N4, and the positions of the transmission gate formed by the pass transistors MN11 and MP11 and the transmission gate formed by the pass transistors MN12 and MP12 are switched between the nodes N2 and N5. It is natural that the effects of the present embodiment can be obtained even with such a configuration.
[0081]
Of course, similarly to the pass transistors MN9 and MN10, the pass transistors MP9 and MP10 can also share a source / drain region to save a necessary area. The same applies to the pass transistors MP11 and MP12.
[0082]
Even if the access transistor is replaced with a transmission gate, the threshold value V due to the substrate effect is applied._thnA decrease in minutes can be avoided. FIG. 15 is a circuit diagram of FIG. 52 in which a write supplement word line 34 is added, the access transistor QN3 is replaced with a transmission gate formed by a PMOS transistor MP10 and an NMOS transistor MN10, and the access transistor QN4 is replaced with a PMOS transistor MP12. A configuration in which the transmission gate formed by the NMOS transistor MN12 is replaced is shown.
[0083]
Similarly to the configuration shown in FIG. 14, the conduction of the transistors MN10 and MN12 is controlled by the logic of the write word line 31, and the transistors MP10 and MP12 are controlled by the logic of the write complementary word line 34. Threshold value V_thnCan be avoided. Therefore, it is not necessary to boost the potential applied to the write word line 31. Compared with the configuration shown in FIGS. 13 and 14, the time for accessing the storage cell SC is shortened as the transmission gate is decreased one by one, the area penalty is small, and the write control line 44 is also reduced. Therefore, there is an advantage that it is not necessary to provide an XOR circuit. However, unlike the present embodiment, the memory cell MC in the non-selected column is inferior in the function of avoiding a potential collision between the storage cell SC and the write bit line pair.
[0084]
Embodiment 3 FIG.
FIG. 16 is a circuit diagram illustrating one configuration of the memory cell MC according to the present embodiment. As in the prior art, the subscripts indicating the row position and the column position are omitted, but the MC shown in FIG._ijCan be adopted as each of.
[0085]
Compared to the configuration shown in FIG. 52, memory cell MC is provided with access transistors MN2 and MN4 and control transistors MN1 and MN3, both of which are NMOS transistors, instead of access transistors QN3 and QN4.
[0086]
Similar to access transistor QN3, access transistor MN2 controls conduction between nodes N1 and N4. The gate is common to the access transistor QN3 in that a write word line 31 is connected, but is different in that a control transistor MN1 is interposed. The access transistor MN4 also controls conduction between the node N2 and the node N5, and is common to the access transistor QN4 in that the write word line 31 is connected to the gate, but is different in that the control transistor MN3 is interposed.
[0087]
Since the gates of the control transistors MN1 and MN3 are connected to the write control line 44 via the node N6, the conduction between the node N1 and the node N4 and between the node N2 and the node N5 is similar to that in the first embodiment. These are limited to the case where both the write word line 31 and the write control line 44 are “H”. Accordingly, unnecessary power consumption can be reduced while writing to invert the stored contents is performed quickly as in the first embodiment.
[0088]
The above configuration is disadvantageous compared to the configuration described in the first embodiment in that the control transistor MN1 and the access transistor MN2 or the control transistor MN3 and the access transistor MN4 cannot share the source and drain.
[0089]
However, the control transistors MN1 and MN3 are both turned on depending on the logic on the write control line 44, and the logic on the write word line 31 is transmitted to the gates of the access transistors MN2 and MN4 by the conduction. Therefore, as shown in FIG. 17, the control transistor MN3 can be modified by merging it with MN1, and the required area can be reduced.
[0090]
Embodiment 4 FIG.
FIG. 18 is a circuit diagram illustrating one configuration of the memory cell MC according to the present embodiment. As in the prior art, the subscripts indicating the row position and the column position are omitted, but the MC shown in FIG._ijCan be adopted as each of. In the memory cell MC, the control transistors MN1 and MN3 are replaced with control transistors MN5 and MN6 as compared to the configuration shown in FIG.
[0091]
  The gates of the control transistors MN5 and MN6 are commonly connected to the write word line 31. The control transistor MN5 is interposed between the write bit line 41 and the gate of the access transistor MN2, and the control transistor MN6 is connected to the write complementary bit line 42 and the access transistor MN.4It is interposed between the gates. Therefore, as in the first embodiment, conduction between the node N1 and the node N4 and between the node N2 and the node N5 is limited only when both the write word line 31 and the write control line 44 are “H”. It is done. Accordingly, unnecessary power consumption can be reduced while writing to invert the stored contents is performed quickly as in the first embodiment.
[0092]
The above configuration is disadvantageous compared to the configuration described in the first embodiment in that the control transistor MN5 and the access transistor MN2 or the control transistor MN6 and the access transistor MN4 cannot share the source and drain.
[0093]
However, the control transistors MN5 and MN6 are both turned on depending on the logic on the write word line 31, and the conduction of the control transistors MN5 and MN6 transmits the logic on the write control line 44 to the gates of the access transistors MN2 and MN4. Therefore, as shown in FIG. 19, a modification in which the control transistor MN6 is merged with MN5 is possible, and a necessary area can be reduced.
[0094]
Embodiment 5 FIG.
FIG. 20 is a circuit diagram illustrating one configuration of the memory cell MC according to this embodiment. As in the prior art, the subscripts indicating the row position and the column position are omitted, but the MC shown in FIG._ijCan be adopted as each of. However, the auxiliary write control line 45 is not necessary. The memory cell MC is mainly different from the configuration shown in FIG. 53 by two points.
[0095]
As a first difference, the transistor QN9 is not directly connected to the node N1, and the pass transistor MN9 is interposed between the two. Similarly, the transistor QN11 is not directly connected to the node N2, and a pass transistor MN11 is interposed between the two. As in the first embodiment, the gates of the pass transistors MN9 and MN11 are connected to the write control line 44 at the node N6. A connection point between the transistors QN9 and MN9 is represented as a node N8, and a connection point between the transistors QN11 and MN11 is represented as a node N9.
[0096]
The second difference is that the potential V_DDPotential point (hereinafter “potential point V_DD) And the node N8, transistors MP3 and MP4, both of which are PMOS transistors, are connected in series. Similarly, the potential point V_DDTransistors MP5 and MP6, both of which are PMOS transistors, are connected in series between the node N9 and the node N9. In either of the transistors MP4 and MP6, the potential V is applied to one of the current electrode pairs._DDIs applied, and a write complementary word line 34 is connected to the gate thereof. Nodes N8 and N9 are connected to one of the current electrode pairs of the transistors MP3 and MP5, respectively. The other of the current electrode pairs of the transistors MP3 and MP4 and the other of the current electrode pairs of the transistors MP5 and MP6 are connected in common. The gates of the transistors MP3 and MP5 are connected to the write bit line 41 and the write complementary bit line 42, respectively.
[0097]
In the above configuration, the transistors MP3 and MP4 that can set the node N1 to “H” from the outside of the storage cell SC and the transistors MP5 and MP6 that can set the node N2 to “H” are provided. Thus, it is possible to quickly perform writing to invert the stored contents. Moreover, the conduction between the nodes N1 and N8 and the conduction between the nodes N2 and N9 depend on the logic of the write control line 44 by the pass transistors MN9 and MN10, respectively. Therefore, unnecessary power consumption due to potential collision between the node N1 and the write bit line 41 and between the node N2 and the write complementary bit line 42 can be reduced.
[0098]
Transistors MP3, MP4, QN9, and QN10 and transistors MP5, MP6, QN11, and QN12 constitute a tri-state inverter having nodes N8 and N9 as output terminals, respectively. The operation of the memory cell MC according to the present embodiment will be described below from the viewpoint of the operation of these tristate inverters.
[0099]
  These tri-state inverters function as inverters only when the write word line 31 is “H” and therefore the write complementary word line 34 is “L”. That is, logic complementary to the logic of the write bit line 41 is applied to the node N8, and logic complementary to the logic of the write complementary bit line 42 is applied to the node N9. When the write word line 31 is “L” and therefore the write supplement word line 34 is “H”, the potential of the node N8 is tristate even if the transistors MP3 and QN9 are turned on.InverterNot set (tristate condition). Even if the transistors MP5 and QN11 are turned on, the potential of the node N9 is tristated.InverterNot set by
[0100]
In the word line group 30 of the row to which the memory cell MC to be written belongs, that is, the selected word line group 30, potentials “H” and “L” are applied to the write word line 31 and the write complementary word line 34, respectively. The nodes N8 and N9 are given logic complementary to the write bit line 41 and the write complementary bit line 42, respectively. Further, in the bit line group 40 of the column to which the memory cell MC to be written belongs, that is, the selected bit line group 40, the write bit line 41 and the write complementary bit line 42 are given complementary logics. The logic in the write control line 44 is “H”, and the pass transistors MN9 and MN11 are turned on. Therefore, the logic complementary to the write bit line 41 and the write complementary bit line 42 is quickly stored in the nodes N1 and N2, even if the stored contents of the storage cell SC are inverted.
[0101]
In the memory cells MC arranged in the row corresponding to the selected word line group 30, the tristate inverter functions as an inverter. However, in the memory cells MC arranged in the column corresponding to the unselected bit line group 40, the write bit line 41 and the write complementary bit line 42 are precharged to substantially the same potential, so the logic in the write control line 44 is Since it is “L”, the pass transistors MN9 and MN11 do not conduct. Therefore, the node N1 and the write bit line 41 and the node N2 and the write complementary bit line 42 are cut off, and unnecessary power consumption due to potential collision can be reduced.
[0102]
In order to avoid a voltage drop corresponding to the threshold value of the pass transistors MN9 and MN10 due to the substrate effect, these may be replaced with a transmission gate. Alternatively, the potential of the write word line 31 may be boosted by a threshold value to compensate for the substrate effect of the pass transistors MN9 and MN10.
[0103]
FIG. 21 is a circuit diagram showing a configuration of the memory cell MC according to the first modification of the present embodiment. The configuration shown in FIG. 20 has a configuration in which the order of series connection of transistors QN9 and QN10 is changed, and the order of series connection of transistors QN11 and QN12 is changed. Naturally, the effect of the present embodiment can be obtained even in such a modification.
[0104]
FIG. 22 is a circuit diagram showing a configuration of the memory cell MC according to the second modification of the present embodiment. In contrast to the configuration shown in FIG. 21, the transistors MP3, MP4, MP5, and MP6 that supply the logic “H” to the storage cell SC are deleted. Further, the order of series connection of the pass transistor MN9 and the transistor QN10 and the order of series connection of the pass transistor MN11 and the transistor QN12 are interchanged.
[0105]
Or, compared with the circuit shown in FIG. 53, the node N1 and the potential point VV of the transistors QN9 and QN10._SSA pass transistor MN9 whose conduction is controlled by logic in the write control line 44 is interposed between the transistors QN9 and QN10. Similarly, nodes N2 and potential point V of transistors QN11 and QN12_SSThe pass transistor MN11 whose conduction is controlled by the logic in the write control line 44 is interposed between the transistors QN11 and QN12.
[0106]
In such a configuration, “H” cannot be set to the storage cell SC from the outside. Therefore, it is disadvantageous in that writing that reverses the contents stored in the storage cell SC cannot be performed quickly. However, as compared with the configuration shown in FIGS. 20 and 21, there is an advantage that the write complementary word line 34 is not required and can be employed as the memory cell MC of the SRAM shown in FIG. Further, as compared with the configuration shown in FIG. 53, the potentials of the write bit line 41 and the write complementary bit line 42 of the unselected bit line group 40 may be precharged to either “L” or “H”. It is also advantageous.
[0107]
Of course, there are six series connection orders of the transistors QN10, MN9, and QN9, and it is natural that the above-described effects can be obtained regardless of which order is employed. The same applies to the order of series connection of the transistors QN12, MN11, and QN11.
[0108]
FIG. 23 is a circuit diagram of a dual write port type static memory cell according to a third modification of the present embodiment. Here, two sets of tri-state inverters corresponding to the word line group (excluding the read complementary word line 32 and the read word line 33), the bit line group (excluding the read bit line 43), and the bit line group are provided. In the first group and the second group, codes obtained by adding symbols a and b to the end of the codes employed in FIG. 21 are employed.
[0109]
Even in such a dual write port type static memory cell, it is natural that when the stored contents of the storage cell SC are inverted, it can be stored quickly, and unnecessary power consumption due to potential collision can be reduced.
[0110]
FIG. 24 is a circuit diagram showing a configuration of the memory cell MC according to the fourth modification of the present embodiment. In contrast to the configuration shown in FIG. 21, the configuration of an element interposed between the node N8 serving as the output terminal of the tristate inverter and the transistors MP3 and QN9 and the node N1, and the node N9 serving as the output terminal of another tristate inverter. The configuration of the elements interposed between the transistors MP5 and QN11 and the node N2 is changed.
[0111]
  The node N8 is connected to the transistor MP3 via the PMOS transistor MP9, to the transistor QN9 via the NMOS transistor MN9, and via the NMOS transistor QN10.TenoAre connected to the node N1, respectively. The node N9 is connected to the transistor MP5 via the PMOS transistor MP11, to the transistor QN11 via the NMOS transistor MN11, and via the NMOS transistor QN12.TenoAre connected to the node N2, respectively.
[0112]
In this modification, the write complementary word line 34 is not employed, and the write complementary control line 45 is employed instead. The gates of the transistors MP9 and MP11 are connected to the complementary write control line 45 at the node N7, and the gates of the transistors MN9 and MN11 are connected to the write control line 44 at the node N6. The gates of the transistors QN10 and QN12 are connected to the write word line 31.
[0113]
In the selected row, the write word line 31 is activated, and the transistors QN10 and QN12 are turned on. Therefore, nodes N1 and N2 are electrically connected to nodes N8 and N9, respectively. In the selected column, the write control line 44 and the write supplement control line 45 become “H” and “L”, respectively, so that the transistors MP9, MP11, MN9, and MN11 are all turned on. Therefore, the logic applied to the write bit line 41 and the logic applied to the write complementary bit line 42 are inverted to the nodes N1 and N2 of the memory cell MC to be written through the nodes N8 and N9, respectively. Thus, data to be written is given. This is quickly performed even when the data stored in the storage cell SC is inverted.
[0114]
In the memory cell MC that is arranged in the selected row but is not a write target (that is, the memory cell MC arranged in the non-selected column), the write control line 44 and the write supplement control line 45 are “L”, respectively. Since it becomes “H”, the transistors MP9, MP11, MN9, and MN11 are all turned off. Nodes N8 and N9 have a tristate condition. Accordingly, the logic is not forcibly set from the outside of the storage cell SC to the nodes N1 and N2, and unnecessary power consumption due to potential collision can be prevented.
[0115]
FIG. 25 is a circuit diagram showing a configuration of the memory cell MC according to the fifth modification of the present embodiment. This configuration is different from the configuration of FIG. 24 in that the node N8 and the potential point V_DDThe order of the series connection of the transistors MP3 and MP9 is exchanged between the node N8 and the potential point V_SSThe order of the series connection of the transistors MN9 and QN9 between the node N9 and the potential point V_DDThe order of the series connection of the transistors MP5 and MP11 is exchanged between the node N9 and the potential point V_SSThe order of the series connection of the transistors MN11 and QN11 is exchanged with the other. Therefore, even the configuration shown in FIG. 25 is effective in writing data quickly and reducing unnecessary power consumption.
[0116]
FIG. 26 is a circuit diagram showing a configuration of the memory cell MC according to the sixth modification of the present embodiment. In contrast to the configuration shown in FIG. 21, the node N8 and the potential point V_DDThe order of the series connection of the transistors MP3 and MP4 between the node N9 and the potential point V_DDThe order of the serial connection of the transistors MP5 and MP6 is exchanged with the transistors MP4 and MP6, and the transistors MP4 and MP6 are merged to provide one transistor. Similarly, the node N8 and the potential point V_SSThe order of series connection of the transistors QN9 and QN10 between the node N9 and the potential point V_SSThe order of series connection of the transistors QN11 and QN12 is exchanged with the transistors QN10 and QN12, and the transistors QN10 and QN2 are merged to provide one transistor. Therefore, as compared with the circuit shown in FIG. 21, the number of transistors can be reduced and the area necessary for obtaining the effect of this embodiment can be reduced.
[0117]
Nodes N8 and N9 have the same connection relationship as nodes N1 and N2 shown in FIG._SSIt is connected to the. However, the transistors MN9 and MN11 are electrically connected between the node N8 and the node N1 and between the node N9 and the node N2, respectively, only when the write control line 44 is “H”. This applies even when the potentials of the write bit line 41 and the write complementary bit line 42 of the unselected bit line group 40 are precharged to either “L” or “H”. Therefore, the same effect as FIG. 21 can be obtained.
[0118]
  FIG. 27 shows the memory cell MC in the I row._i1~ MC_inFIG. 27 is a circuit diagram showing a configuration in which the configuration shown in FIG. 26 is applied. Multiple memory cells MC belonging to the same row_ijUses the write word line 31 and the write complementary word line 34 in common. Therefore, n memory cells MC_i1~ MC_in, The transistor MP4 (or transistor MP6) and the transistor QN10 (or QN12) can be merged into one PMOS transistor MP400 and NMOS transistor QN100, respectively. Such merging can further reduce the number of transistors.
[0119]
Embodiment 6 FIG.
In the present embodiment, the configuration appearing in the circuit diagram is the same as that in the first to fifth embodiments. A characteristic point in the present embodiment is that a MOSFET constituting the memory cell MC is formed on an SOI (Semiconductor On Insulator or Silicon On Insulator) substrate.
[0120]
First, a problem that occurs when a MOSFET constituting the conventional memory cell MC is formed on an SOI substrate will be described. FIG. 28 is a cross-sectional view illustrating a configuration in the case where access transistor QN4 shown in FIG. 52 is formed as a MOS transistor on an SOI substrate.
[0121]
A semiconductor substrate 91, a buried oxide film 92, and an SOI substrate 93 are stacked in this order. An insulating separator 94 is selectively embedded in the SOI substrate 93. The SOI substrate 93 is connected to nodes N2 and N5, respectively, and is divided into an n-type drain 93a and source 93b, and a drain 93a and source 93b, and a P-type channel region 93c. A pn junction J11 is formed between the source 93b and the channel region 93c, and a pn junction J12 is formed between the drain 93a and the channel region 93c. The gate electrode 98 is provided to face the channel region 93 c through the gate insulating film 95, and the top surface and side surfaces thereof are covered with the insulating film 96. The sidewall 97 is provided to face the side surface of the gate electrode 98 with the insulating film 96 interposed therebetween. The gate electrode 98 is formed by laminating doped polysilicon 98a, tungsten nitride film 98b, and tungsten 98c in order from the side closer to the gate insulating film 95. In such a configuration, since the insulating separator 94 insulates the SOI substrate 93 from the surroundings, it is normally in a so-called floating body state unless a mechanism for fixing the potential of the channel region 93c is separately provided.
[0122]
52. The memory cells MC having the structure shown in FIG. 52, both of which belong to the jth column_xj, MC_yjIs assumed. Memory cell MC_xjAfter “L” and “H” are written in the nodes N1 and N2, respectively, the memory cell MC_yjConsider the so-called half-select write disturb when performing the operation of writing "H" and "L" to the nodes N1 and N2, respectively.
[0123]
Memory cell MC_xjAfter the end of the write operation, the write word line 31_xIs “L” and the memory cell MC_yjIn the write operation to the write word line 31_xRemains “L”, in the access transistor QN4, the source 93b, the channel region 93c, and the drain 93a form a lateral parasitic bipolar transistor, which functions as an emitter / base / collector, respectively.
[0124]
Memory cell MC_xjAfter completion of the write operation, the write bit line 41_jWrite complementary bit line 42_jAre precharged to “H”, so that the memory cell MC_xjThe access transistor QN4 is not turned on and its source 93b and drain 93a are kept at "H". Since the channel region 93c is P-type and in a floating state, holes (schematically indicated by + marks in the figure) are thermally accumulated therein.
[0125]
In such a state, the memory cell MC_yjWrite bit line 41 for write operation_j"H" in the write complementary bit line 42_jWhen “L” is precharged to the memory cell MC,_xjThe pn junction J11 of the access transistor QN4 is forward biased. Therefore, electrons are injected from the source 93b into the channel region 93c, and the holes accumulated in the channel region 93c are discharged. At this time, the current I1 flowing through the pn junction J11 functions as an effective base current of the parasitic bipolar transistor described above. Therefore, a spike-like current I2 that flows from the drain 93a to the channel region 93c is induced. Especially the memory cell MC_yjWhen the time until writing is long, the amount of holes accumulated thermally increases and the current I2 also increases. In that case, the charge stored in the node N2 is discharged and the potential is lowered from "H" to "L", and the memory cell MC_xjThe stored contents may be reversed.
[0126]
However, when the circuit configuration of the present invention is adopted, the above problem can be avoided. For example, in the configuration shown in FIG. 2, the logic of the write complementary bit line 42 is written to the node N2 via the transistors MN11 and MN12. In general, the wiring for connecting the transistors MN11 and MN12 to each other is very short compared to the write complementary bit line. Therefore, as compared with the access transistor QN4 of the memory cell MC having the structure shown in FIG. 52, the transistor MN11 has a smaller parasitic capacitance connected to the current electrode pair closer to the write complementary bit line 42 (for example, the source). This is especially true when the impurity region is shared as shown in FIG. Therefore, even if the transistor MN11 is the SOIFET shown in FIG. 28, the parasitic bipolar transistor does not operate sufficiently. Therefore, by adopting the circuit configuration of the present embodiment, the probability of occurrence of half-select write disturb can be reduced.
[0127]
Note that the potential corresponding to the logic “L” in the unselected write word line 31 is lower than the potential corresponding to the logic “L” in the write complementary bit line 42, for example, V_SS-0.3Vb ~ V_SSIt is also desirable to set it to about -Vb. Here, Vb is a built-in voltage formed by the drain 93a and the channel region 93c. By applying such a potential to the non-selected write word line 31, forward bias at the pn junction J11 can be reduced while avoiding accumulation in the channel region 93c. Such setting of the potential of the write word line 31 is particularly effective in the circuit configuration shown in FIG. This is because the current electrode pair of the transistor MN4 is connected to the nodes N2 and N5 and is similar to the transistor QN4 shown in FIG. 52 from the viewpoint of parasitic capacitance.
[0128]
Of course, the half-select write disturb may be avoided by adopting a configuration in which the potential of the channel region 93c is fixed.
[0129]
Although the dual port static memory cell has been described as an example in the above-described embodiment, it is needless to say that it can be applied to a multi-port static memory cell.
[0130]
Embodiment 7 FIG.
In the first to sixth embodiments, a predetermined effect is obtained by permitting a write operation by activating not only the write word line 31 but also the write control line 44. However, to determine the logic of the write control line 44, the potential V_SS, V_DDOr potential (V_DD+ V_SS) / 2, it is necessary to determine the potentials of the write bit line 41 and the write complementary bit line 42 by precharging. In other words, if the write bit line 41 and the write complementary bit line 42 are allowed to be in a floating state, the potential of the write control line 44 may not be determined. Even when the write bit line 41 and the write complementary bit line 42 are in a floating state, the write bit line 41 and the write bit in the memory cell that belongs to the same row and a different column as the target memory cell. There is a possibility that power consumption occurs due to the storage cell SC charging / discharging the complementary bit line 42.
[0131]
In particular, when there is a plurality of read / write paths in each cell, such as a multi-port SRAM, for example, a dual-port SRAM, and binary information can be read and written independently and asynchronously, the storage cell SC writes In some cases, not only the bit line 41 and the write complementary bit line 42 but also the read bit line 43 is driven in parallel.
[0132]
FIG. 54 is a block diagram showing a connection between a dual port SRAM 80 having first and second ports, one of which serves as a write port and the other serves as a read port, and a device for controlling the operation thereof. . The first microprocessor 81 performs a read / write operation using the first port of the dual port SRAM 80 via the first read / write control circuit 82. On the other hand, the second microprocessor 84 performs a read / write operation using the second port of the dual port SRAM 80 via the second read / write control circuit 83.
[0133]
FIG. 29 is a circuit diagram illustrating the configuration of a memory cell MC that can be employed in the dual port SRAM 80. Compared to the configuration shown in FIG. 52, access transistors QN13 and QN14, both of which are NMOS transistors, are provided instead of the read circuit RK. Access transistor QN 13 is interposed between node N 1 and read bit line 43, and has its gate connected to read word line 33. Access transistor QN14 is interposed between node N2 and read complementary bit line 46, and has its gate connected to read word line 33.
[0134]
The configuration shown in FIG. 29 has an advantage that the number of transistors per memory cell MC can be reduced by two as compared with the configuration shown in FIG. However, in the storage cell SC, when the transistors QN13 and QN14 are turned on, the read bit line 43 and the read complementary bit line 46 having a larger capacitance than the gates of the transistors QP3 and QN6 of the read circuit RK are connected to the nodes N3 and N10, respectively. The battery will be charged and discharged. Therefore, all of the memory cells MC arranged in the i-th row_ix, MC_iyWhen the write operation by the first read / write control circuit 82 and the read operation by the second read / write control circuit 83 are performed in parallel for (x ≠ y), the write word line 31_iRead word line 33_iThere is a period during which becomes “H” at the same time. During this period, the memory cell MC_iyThe storage cell SC drives not only the read bit line 43 and the read complementary bit line 46 but also the write bit line 41 and the write complementary bit line 42, and there is a possibility that the read operation is delayed.
[0135]
FIG. 30 is a conceptual diagram showing the configuration around the memory cell array of the SRAM according to the seventh embodiment of the present invention. Compared with the configuration shown in FIG. 1, the write control line 44 is replaced with the read complementary bit line 46, and the read complementary word line 32 is omitted.
[0136]
FIG. 31 is a circuit diagram illustrating one configuration of memory cell MC shown in FIG. As in the prior art, subscripts indicating row positions and column positions are omitted. 29 has a structure provided with NMOS transistors QN15, QN16, QN17, and QN18 instead of the transistors QN3 and QN4. Of course, the read complementary word line 32 may also be used to employ the read circuit RK in place of the transistors QN13 and QN14 in the memory cell MC. However, this embodiment is particularly effective when the nodes N1 and N2 have a read mechanism that can charge / discharge the read bit line 43 and the read complementary bit line 46 instead of the gates of the transistors as described above. It is.
[0137]
One of the current electrode pairs of the transistor QN17, for example, the source has a potential V_SSAnd the node N2 is connected to the other of the current electrode pair, for example, the drain. One of the current electrode pairs of the transistor QN18, for example, the source has a potential V_SSIs supplied, and the node N1 is connected to the other of the current electrode pair, for example, the drain.
[0138]
The write bit line 41 is connected to one of the current electrode pairs of the transistor QN15 at, for example, the node N4 at the source, and the gate of the transistor QN17 is connected to the other of the current electrode pairs, for example, the drain. The write complementary bit line 42 is connected to one of the current electrode pairs of the transistor QN16, for example, the source, and the gate of the transistor QN18 is connected to the other of the current electrode pairs, for example, the drain. The gates of the transistors QN15 and QN16 are both connected to the write word line 31.
[0139]
In the write operation in such a configuration, first, the potential corresponding to the logic to be applied to the nodes N1 and N2 is precharged to the write bit line 41 and the write complementary bit line 42, respectively. For example, the potential V corresponds to “H” and “L”, respectively._DD, V_SSIs supplied to the write bit line 41 and the write complementary bit line 42. Thereafter, the write word line 31 is activated, the transistors QN15 and QN16 are turned on, and the potentials (V) are applied to the gates of the transistors QN17 and QN18, respectively._DD-V_thn), V_SS(However, the threshold voltage of the transistor QN15 is set to V_thn> 0). As a result, the transistors QN17 and QN18 are turned on and off, respectively. Since the transistor QN17 is on, the potential V_SSIs transmitted. Therefore, the logic “H” is stored in the node N1 by the function of the inverter L1.
[0140]
Thereafter, both the write bit line 41 and the write complementary bit line 42 are at the potential V._SSTo set the gates of the transistors QN17 and QN18 to "L", which are turned off. Thereafter, the write word line 31 is deactivated and becomes “L”, the transistors QN15 and QN16 are turned off, and the gates of the transistors QN17 and QN18 are brought into a floating state.
[0141]
In the read operation, when the read word line 33 is activated, the transistors QN13 and QN14 are turned on, and the logic stored in the nodes N1 and N2 is read in the read bit line 43 and the read complementary bit line 46 in the nodes N3 and N10, respectively. Is transmitted to. In order to increase the read speed, it is desirable that precharge is performed prior to activation of the read word line 33.
[0142]
In the configuration as described above, the charge is not supplied from the write bit line 41 and the write complementary bit line 42 to the storage cell SC in the write operation, but the potential V_SSIs given only to one of the nodes N1 and N2. That is, there is no path through which charges move directly between the write bit line 41 and the write complementary bit line 42 and the nodes N1 and N2. Therefore, even when the write word line 31 is activated and the write bit line 41 and the write complementary bit line 42 are in a floating state, they are not charged / discharged by the storage cell SC, and unnecessary power is consumed. Not. Therefore, even if there is a period in which the write word line 31 and the read word line 33 are simultaneously “H”, the read operation is not delayed.
[0143]
The procedure for turning off the transistors QN15 and QN16 after the transistors QN17 and QN18 are turned off at the end of the above write operation has been described. However, conversely, the transistors QN17 and QN18 can be turned off after the transistors QN15 and QN16 are turned off. In this case, since either of the transistors QN17 and QN18 is turned on and the respective gates shift to the floating state, there is an effect of backing up the information of the storage cell SC. For example, a soft error in which the contents stored in the storage cell SC are reversed due to irradiation with cosmic rays such as neutron rays can be considered. Therefore, by backing up the information in the storage cell SC, the critical charge amount necessary for causing the soft error increases, that is, the soft error can be made difficult to occur.
[0144]
FIG. 32 is a circuit diagram showing a modification of the present embodiment. The write word line 31 is replaced with the write complementary word line 34, and the transistors QN15 and QN16 are both replaced with PMOS transistors QP15 and QP16.
[0145]
This configuration also has the same effect as the configuration shown in FIG. 31 in terms of logic propagation. However, when "H" is applied to the gates of the transistors QN17 and QN18, the threshold voltage V_thnIt can be avoided that the potential decreases by (> 0).
[0146]
On the other hand, the threshold voltages of the PMOS transistors QP15 and QP16 are set to V_thpIf (<0), when “L” is applied to the gates of the transistors QN17 and QN18, the potential is V_SS-V_thpAnd rise. Therefore, the transistors QN17 and QN18 are surely turned off, and the potential point V from the nodes N1 and N2_SSThe configuration shown in FIG. 31 is more advantageous in terms of suppressing the leak current.
[0147]
FIG. 33 is a circuit diagram showing a further modification of the present embodiment. Both the write word line 31 and the write complementary word line 34 are employed, and a transmission gate is connected between the node N4 and the gate of the transistor QN17 by the parallel connection of the transistors QP15 and QN15, and the node N5 and the gate of the transistor QN18. Is connected to a transmission gate by parallel connection of transistors QP16 and QN16. The gates of the PMOS transistors QP15 and QP16 are connected to the write complementary word line 34, and the gates of the NMOS transistors QN15 and QN16 are connected to the write word line 31, respectively.
[0148]
With such a configuration, on / off of the transistors QN17 and QN18 can be accurately controlled.
[0149]
Embodiment 8 FIG.
FIG. 34 is a circuit diagram illustrating one configuration of the memory cell MC according to this embodiment. As in the prior art, the subscripts indicating the row position and the column position are omitted, but the MC shown in FIG._ijCan be adopted as each of.
[0150]
The memory cell MC is characteristically different from the configuration shown in FIG. 53 in the configuration of the storage cell SC. In short, the storage cell SC does not have the transistors QN1 and QN2, but is constituted by a cross couple of the transistors QP1 and QP2.
[0151]
More specifically, storage node N2 is connected to potential point V only through the series connection of transistors QN9 and QN10._SSIt is connected to the. The gates of the transistors QN9 and QN10 are connected to the write bit line 41 and the write word line 31, respectively, and their conduction is controlled by these logics. Similarly, storage node N1 is connected to potential point V only through a series connection of transistors QN11 and QN12._SSIt is connected to the. The gates of the transistors QN11 and QN12 are connected to the write complementary bit line 42 and the write word line 31, respectively, and conduction is controlled by these logics.
[0152]
Compared to the configuration shown in FIG. 53, the configuration for reading from storage nodes N1 and N2 of storage cell SC is different. That is, not the readout circuit RK but the transistors QN13 and QN14 shown in the seventh embodiment are used. When the read word line 33 is activated, the transistors QN13 and QN14 are turned on, and the logic stored at the nodes N1 and N2 is transmitted to the read bit line 43 and the read complementary bit line 46 at the nodes N3 and N10, respectively. . In order to increase the read speed, it is desirable that the read bit line 43 and the read complementary bit line 46 are precharged before the read word line 33 is activated.
[0153]
FIG. 35 is an example of a timing chart showing the operation of the memory cell MC shown in FIG. (A), (b), (c), (d), and (e) show the potentials of the read word line 33, the read complementary bit line 46, the write word line 31, the write bit line 41, and the storage node N2, respectively. Show. In this example, “L” is written to the storage node N2 in which “H” is stored.
[0154]
Time t₁Previously, it was a standby time, and the read complementary bit line 46 together with the read bit line 43 has the potential V_SSOr the potential (V_DD+ V_SS) / 2 is precharged. And time t₁Thus, the read complementary bit line 46 together with the read bit line 43 has a potential (V_DD+ V_SS) / 2 is precharged. Then time t₂Read word line 33 at potential V_DDThe transistor QN14 is turned on together with the transistor QN13 in response to the transition. As a result, time t_ThreeIn FIG. 5, the read complementary bit line 46 is caused by the logic "H" stored in the storage node N2, so that its potential is the potential V._DDBegin to transition to. Then time t_FourRead word line 33 at potential V_SSAt the time t5 after which the write bit line 41 is at the potential V_DDStart transition to. In response to this transition, the transistor QN9 is turned on. After that, time t₆The write word line 31 also has the potential V_DDThe transistor QN10 is also turned on in response to the transition. Thereby, the storage node N2 is connected to the potential point V via the transistors QN9 and QN10._SSAt time t₇The potential of storage node N2 is at potential V_DDTo potential V_SSBegin to transition to. Thereafter, the write word line 31 is set to the potential V._SSAnd the write bit line 41 is also at the potential V._SSTransition to.
[0155]
Of course, when “L” is written in the state where “L” is stored in the storage node N2, the potential V_SSIt is realized by connecting to. When “L” is written to the storage node N2, the transistor QP1 is turned on, and the storage node N1 is connected to the potential point V V via this._DD"H" is written by being connected to.
[0156]
Also in the present embodiment, as in the seventh embodiment, there is no path through which charges move directly between the write bit line 41 and the write complementary bit line 42 and the nodes N1 and N2. Therefore, even when the write word line 31 is activated and the write bit line 41 and the write complementary bit line 42 are in a floating state, they are not charged / discharged by the storage cell SC, and unnecessary power is consumed. Not. Therefore, even if there is a period in which the write word line 31 and the read word line 33 are simultaneously “H”, the read operation is not delayed.
[0157]
In addition, since the number of transistors is small compared to the configuration shown in FIG. 53, the area can be reduced by two transistors per storage cell. The inverters L1 and L2 are designed to have a high static noise margin in order to stably hold information, and it takes time to invert the stored contents. However, in the structure of this embodiment mode, memory is held by transistor cross-coupling, so that a writing operation can be performed at high speed.
[0158]
In the memory cell having the configuration of this embodiment, half-select write disturb can be avoided. FIG. 36 is a circuit diagram showing a part of a configuration in which the memory cells MC having the structure shown in FIG. 34 are arranged in a matrix. The memory cell MC belonging to the xth row and the jth column_xjAnd the memory cell MC belonging to the xth row and the zth column_xzAnd the memory cell MC belonging to the yth row and the jth column_yjAnd extracted.
[0159]
First, memory cell MC_xjAssume that information is written to the storage node N1. Write bit line 41_jWrite complementary bit line 42_jAre “H” and “L”, respectively, the write word line 31_xBecomes “H”, the memory cell MC_xjThe potential V is applied to the storage node N2 through the transistors QN9 and QN10._SSIs given. At this time, the memory cell MC_xjThe transistor QN11 is off. Further, the potential V is applied to the storage node N2._SSMemory cell MC_xjTransistor QP1 is turned on, and the potential V is applied to the storage node N1._DDIs given.
[0160]
At this time, the memory cell MC_xzThe transistors QN10 and QN12 of the write word line 31 also_xTurns ON when becomes “H”. However, the write bit line 41_zWrite complementary bit line 42_zAre both potential V_SSMemory cell MC by precharging the memory cell MC_xzThe transistors QN9 and QN11 can be turned off. Therefore, the memory cell MC_xzThe stored contents of will not be rewritten.
[0161]
In addition, the memory cell MC_yjThe transistor QN9 also has a write bit line 41._jTurns ON when becomes “H”. However, the write word line 31_yIs not selected, so it is “L”, so the memory cell MC_yjThe transistors QN10 and QN12 can be turned off. Therefore, the memory cell MC_yjThe stored contents of will not be rewritten. From the above, half-select write disturb can be avoided.
[0162]
FIG. 37 is a circuit diagram showing a configuration of the memory cell according to the first modification of the present embodiment. The memory cell employs a write complementary word line 34 instead of the write word line 31 in the configuration shown in FIG. The NMOS transistors QN10 and QN12 are replaced with PMOS transistors QP10 and QP12, respectively. Since the complementary logic to the write word line 31 is given to the write complementary word line 34 in the write operation, the PMOS transistors QP10 and QP12 are NMOS transistors with respect to the logic given to the write word line 31 and the write complementary word line 34. The same operation as QN10 and QN12 is performed. Therefore, the configuration shown in FIG. 37 can achieve the same effects as the configuration shown in FIG.
[0163]
FIG. 38 is a circuit diagram showing a configuration of the memory cell according to the second modification of the present embodiment. In the memory cell, NMOS transistors QN9 and QN11 are replaced with PMOS transistors QP11 and QP9, respectively, in the configuration shown in FIG. A write bit line 41 and a write complementary bit line 42 are connected to the gates of the PMOS transistors QP9 and QP11, respectively. Since the write bit line 41 and the write complementary bit line 42 are given complementary logics in the write operation, the PMOS transistors QP9 and QP11 have the logic given to the write bit line 41 and the write complementary bit line 42, respectively. In contrast, the operation is similar to that of the NMOS transistors QN11 and QN9. Therefore, the configuration shown in FIG. 38 can achieve the same effect as the configuration shown in FIG.
[0164]
FIG. 39 is a circuit diagram showing a configuration of a memory cell according to the third modification of the present embodiment. The memory cell has a configuration shown in FIG. 34 and a configuration in which the high potential side and the low potential side are interchanged. That is, the storage node N2 is connected to the potential point V only through the series connection of the transistors QP11 and QP10._DDIt is connected to the. The gates of the transistors QP11 and QP10 are connected to the write bit line 41 and the write complementary word line 34, respectively, and conduction is controlled by these logics. Similarly, storage node N1 is connected to potential point V only through the series connection of transistors QP9 and QN12._DDIt is connected to the. The gates of the transistors QP9 and QP12 are connected to the write complementary bit line 42 and the write complementary word line 34, respectively, and conduction is controlled by these logics. Obviously, even with such a configuration, the same effect as the configuration shown in FIG. 34 can be obtained.
[0165]
FIG. 40 is a circuit diagram showing a configuration of a memory cell according to the fourth modification of the present embodiment. The memory cell employs the write word line 31 instead of the write complementary word line 34 in the configuration shown in FIG. The PMOS transistors QP10 and QP12 are replaced with NMOS transistors QN10 and QN12, respectively. Since the complementary logic to the write word line 31 is given to the write complementary word line 34 in the write operation, the NMOS transistors QN10 and QN12 are PMOS transistors with respect to the logic given to the write word line 31 and the write complementary word line 34. The same operation as QP10 and QP12 is performed. Therefore, the configuration shown in FIG. 40 can achieve the same effect as the configuration shown in FIG.
[0166]
FIG. 41 is a circuit diagram showing a configuration of a memory cell according to the fifth modification of the present embodiment. In the memory cell, PMOS transistors QP9 and QP11 are replaced with NMOS transistors QN11 and QN9, respectively, in the configuration shown in FIG. A write bit line 41 and a write complementary bit line 42 are connected to the gates of the NMOS transistors QN11 and QN9, respectively. Since the write bit line 41 and the write complementary bit line 42 are given complementary logics in the write operation, the NMOS transistors QN9 and QN11 have the logic given to the write bit line 41 and the write complementary bit line 42, respectively. In contrast, the same operation as that of the PMOS transistors QP11 and QP9 is performed. Therefore, the configuration shown in FIG. 41 can achieve the same effect as the configuration shown in FIG.
[0167]
FIG. 42 is a circuit diagram showing a configuration of a memory cell according to the sixth modification of the present embodiment. The cell has a configuration in which the transistor QN12 is also used as the transistor QN10 in the configuration shown in FIG. FIG. 43 is a circuit diagram showing a configuration of the memory cell according to the seventh modification of the present embodiment. The cell has a configuration in which the transistor QP12 is also used as the transistor QP10 in the configuration shown in FIG. In both the sixth modification and the seventh modification, two transistors are merged per memory cell to reduce the number of transistors by one. Thereby, the effect of the present embodiment can be obtained while reducing the area occupied by the memory cell.
[0168]
FIG. 44 shows the memory cell MC in the i-th row_i1~ MC_inFIG. 43 is a circuit diagram showing a configuration in which the configuration shown in FIG. 42 is applied. Multiple memory cells MC belonging to the same row_ijUses the write word line 31 in common. Therefore, n memory cells MC_i1~ MC_inThe transistor QN10 (or QN12) can be merged into one NMOS transistor QN100. FIG. 45 shows the memory cell MC in the i-th row_i1~ MC_in44 is a circuit diagram showing a configuration in which the configuration shown in FIG. 43 is applied. Multiple memory cells MC belonging to the same row_ijUses the write complementary word line 34 in common. Therefore, n memory cells MC_i1~ MC_inThe transistor QP10 (or QP12) can be merged into one PMOS transistor QP100. Such merging can further reduce the number of transistors.
[0169]
The transistor described in this embodiment may be formed using a silicon substrate, or may be formed using a known SOI substrate or SON (Silicon On Nothing) substrate.
[0170]
Embodiment 9 FIG.
FIG. 46 is a circuit diagram illustrating one configuration of the memory cell MC according to this embodiment. As in the prior art, the subscripts indicating the row position and the column position are omitted, but the MC shown in FIG._ijCan be adopted as each of. However, the readout circuit is omitted.
[0171]
The memory cell MC shown in FIG. 46 is characteristically different from the configuration shown in FIG. 10 in that the storage cell SC is constituted by a pair of cross-coupled transistors. That is, the drain of the transistor QN1 and the gate of the transistor QN2 are connected in common to the storage node N1, the gate of the transistor QN1 and the drain of the transistor QN2 are connected in common to the storage node N2, and the transistors QN1, The potential point V is commonly used for the sources of QN2._SSIs connected.
[0172]
By configuring the storage cell SC with a pair of cross-coupled transistors instead of a pair of cross-coupled inverters, the area can be reduced by two transistors per storage cell. Moreover, the design which gives a high static noise margin like the inverters L1 and L2 is not performed, and the write operation can be performed at high speed.
[0173]
The transistors MN9 and MN10 are connected in series between the storage node N1 and the write bit line 41, and the transistors MN11 and MN12 are connected in series between the storage node N2 and the write complementary bit line 42. The transistors MN9 and MN11 are both NMOS transistors, and a write control line 44 is connected to the gates of the transistors MN9 and MN11. The transistors MN10 and MN12 are both NMOS transistors, and the write word line 31 is connected to the gates thereof in common.
[0174]
Accordingly, the transistors MN10 and MN12 of the memory cells sharing the write word line 31 of the selected row are made conductive. However, the transistors MN9 and MN11 of the memory cells in the non-selected column are not turned on. Conversely, the transistors MN9 and MN11 of the memory cells that share the write control line 44 of the selected column are turned on. However, the transistors MN10 and MN12 of the memory cells in the non-selected row are not turned on. Therefore, half-select write disturb can be avoided.
[0175]
47 to 49 are circuit diagrams showing modifications of the present embodiment. The configuration shown in FIG. 47 is different from the configuration shown in FIG. 46 in that the write control line 44 is replaced with a write complementary control line 45 and the NMOS transistors MN9 and MN11 are replaced with PMOS transistors MP9 and MP11, respectively. Have. Since the complementary logic to the write control line 44 is given to the write complementary control line 45, it is obvious that the configuration shown in FIG. 47 operates similarly to the configuration shown in FIG.
[0176]
The configuration shown in FIG. 48 is different from the configuration shown in FIG. 46 in that the write word line 31 is replaced with the write complementary word line 34, and the NMOS transistors MN10 and MN12 are replaced with PMOS transistors MP10 and MP12, respectively. Have. Since the complementary logic to the write word line 31 is given to the write complementary word line 34 in the write operation, the PMOS transistors MP10 and MP12 are NMOS transistors with respect to the logic given to the write word line 31 and the write complementary word line 34. The same operation as that of MN10 and MN12 is performed. Therefore, the configuration shown in FIG. 48 can achieve the same effect as the configuration shown in FIG.
[0177]
The configuration shown in FIG. 49 is different from the configuration shown in FIG. 48 in that the write control line 44 is replaced with a write complementary control line 45 and the NMOS transistors MN9 and MN11 are replaced with PMOS transistors MP9 and MP11, respectively. Have. It is obvious that the configuration shown in FIG. 49 operates in the same manner as the configuration shown in FIG.
[0178]
FIG. 50 is a circuit diagram showing another modification of the present embodiment. In the configuration shown in FIG. 49, only the configuration of the storage cell SC is different. In FIG. 50, the pair of cross-coupled transistors are PMOS transistors QP1 and QP2. That is, the drain of the transistor QP1 and the gate of the transistor QP2 are connected in common to the storage node N1, the gate of the transistor QP1 and the drain of the transistor QP2 are connected in common to the storage node N2, and the transistors QP1, The potential point V is commonly used for the sources of QP2._DDIs connected. It is apparent that the configuration shown in FIG. 50 operates in the same manner as the configuration shown in FIG.
[0179]
In the configuration shown in FIG. 46, since all the memory cells MC are composed of NMOS transistors, there is no need to provide an isolation region between the PMOS transistor and the NMOS transistor, and the area occupied by the memory cell MC can be reduced. Can do. In the configuration shown in FIG. 50, since all the memory cells MC are composed of PMOS transistors, the area occupied by the memory cells MC can be reduced in the same manner.
[0180]
In the configuration shown in FIG. 46, the logic applied to the write bit line 41 is “L” and the potential V_SS, The thresholds of the NMOS transistors MN9 and MN10 do not matter, and the potential V is applied to the storage node N1._SSIs given. However, the logic applied to the write bit line 41 is “H” and the potential V_DDIs given, the threshold voltage of the NMOS transistors MN9 and MN10 is V_thn(> 0), the potential (V_DD-2V_thn) Is given. Therefore, when “H” is written to the storage node N1, the stability of the storage cell SC is slower than when “L” is written.
[0181]
49 and 50, the potential V is applied to the write bit line 41._DD, The threshold values of the PMOS transistors MP9 and MP10 are not a problem, and the potential V is applied to the storage node N1._DDIs given. However, the potential V is applied to the write bit line 41._SSIs given, the threshold voltage of the PMOS transistors MP9 and MP10 is set to V_thp(<0), the potential (V_SS-2V_thp) Is given. Therefore, when “L” is written to the storage node N1, the stability of the storage cell SC is delayed as compared with the case where “H” is written.
[0182]
On the other hand, in the configuration shown in FIG._DD, There is no decrease by the threshold value in the PMOS transistor MP9, and the potential (V_DD-V_thn) Is given. Conversely, the potential V is applied to the write bit line 41._SS, There is no decrease by the threshold value in the NMOS transistor MN10, and the potential (V_SS-V_thp) Is given. Therefore, the worst value (maximum value) of the time required for the stability of the storage cell SC can be made smaller than the configuration shown in FIG. 49 or FIG. The same applies to the configuration shown in FIG.
[0183]
Although all the descriptions of the present embodiment have described the write circuit, it is obvious that these can be adopted for the read circuit. That is, the write word line 31, the write complementary word line 34, the write bit line 41, and the write complementary bit line 42 may be read as the read word line 33, the read complementary word line 32, the read bit line 43, and the read complementary bit line 46, respectively. . Further, the write control line 44 and the write supplement control line 45 may be read as the read control line and the read supplement control line, respectively.
[0184]
Here, a signal that is activated (for example, “H”) at the time of reading and inactivated (for example, “L”) at the time of standby is given to the reading control line, and the reading complementary control line is complementary to the reading control line at the reading time. A signal that takes the correct logic is given. As a signal given to the read control line, a logical exclusive sum of the logic given to the read word line 33 and the logic given to the read complementary word line 32 can be adopted.
[0185]
Of course, a word line pair and a bit line pair can be used for both reading and writing. This embodiment can be applied to both multi-port and single-port types.
[0186]
The transistor described in this embodiment may be formed using a silicon substrate, or may be formed using a known SOI substrate or SON (Silicon On Nothing) substrate.
[0187]
【The invention's effect】
According to the memory device of the first aspect of the present invention, during the write operation, both the write word line and the write control line are activated in the memory cell to be written, so the first memory The node is connected to the write bit line through the first switch. Therefore, the time required to invert the logic stored in the first storage node is short regardless of the logic applied to the write bit line. On the other hand, since the write control line is not activated in a memory cell that is not a write target, the first switch does not connect the first storage node to the write bit line. Therefore, unnecessary power consumption in the memory cell can be reduced.
[0188]
  AndIn the unselected bit line group, the write bit line and the write complementary bit line are precharged. In this precharge, normally, the write bit line and the write complementary bit line are set to the same potential, so that the write control line can be inactivated by taking the exclusive OR of both.
[0189]
  Claim of the invention2According to the storage device, even when the potential applied to the write bit line and the write complementary bit line at the time of precharging is an intermediate potential between two potentials corresponding to complementary logic, Can be obtained accurately.
[0190]
  Claim of the invention3Or claims4According to the storage device, the first switch can be realized by the first and second transistors.
[0194]
  Claim of the invention5According to the storage device, even if the second transistor is formed on the SOI substrate, it is possible to suppress the effective base current from flowing between the first current electrode and the body when the write word line is inactive. So-called half-select write disturb can be solved.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram showing an SRAM according to a first embodiment of the present invention;
FIG. 2 is a circuit diagram illustrating one of memory cells according to the first embodiment of the invention;
FIG. 3 is a circuit diagram illustrating a tri-state inverter.
FIG. 4 is a circuit diagram illustrating an XOR circuit.
FIG. 5 is a circuit diagram illustrating an XOR circuit.
FIG. 6 is a circuit diagram illustrating an XOR circuit.
FIG. 7 is a circuit diagram illustrating an XOR circuit.
FIG. 8 is a circuit diagram illustrating an XOR circuit.
FIG. 9 is a circuit diagram illustrating an XOR circuit.
FIG. 10 is a circuit diagram showing a modification of the first embodiment of the present invention.
FIG. 11 is a schematic view illustrating the first embodiment of the invention.
FIG. 12 is a conceptual diagram showing an SRAM according to a second embodiment of the present invention;
FIG. 13 is a circuit diagram illustrating one of memory cells according to a second embodiment of the invention;
FIG. 14 is a circuit diagram showing a modification of the second embodiment of the present invention.
FIG. 15 is a circuit diagram showing another modification of the second embodiment of the present invention.
FIG. 16 is a circuit diagram illustrating one of memory cells according to a third embodiment of the invention;
FIG. 17 is a circuit diagram showing a modification of the third embodiment of the present invention.
FIG. 18 is a circuit diagram illustrating one of memory cells according to a fourth embodiment of the invention;
FIG. 19 is a circuit diagram showing a modification of the fourth embodiment of the present invention.
FIG. 20 is a circuit diagram illustrating one of memory cells according to a fifth embodiment of the invention;
FIG. 21 is a circuit diagram showing a memory cell according to a first modification of Embodiment 5 of the present invention;
FIG. 22 is a circuit diagram showing a memory cell according to a second modification of the fifth embodiment of the present invention;
FIG. 23 is a circuit diagram showing a memory cell according to a third modification of the fifth embodiment of the present invention.
FIG. 24 is a circuit diagram showing a memory cell according to a fourth modification of the fifth embodiment of the present invention;
FIG. 25 is a circuit diagram showing a memory cell according to a fifth modification of the fifth embodiment of the present invention;
FIG. 26 is a circuit diagram showing a memory cell according to a sixth modification of the fifth embodiment of the present invention.
FIG. 27 is a circuit diagram showing a plurality of memory cells according to a sixth modification of the fifth embodiment of the present invention;
FIG. 28 is a cross-sectional view illustrating a conventional access transistor.
FIG. 29 is a circuit diagram illustrating a memory cell that can be employed in a dual port SRAM;
FIG. 30 is a conceptual diagram showing an SRAM according to a seventh embodiment of the present invention;
FIG. 31 is a circuit diagram illustrating one of memory cells according to a seventh embodiment of the invention;
FIG. 32 is a circuit diagram showing a memory cell according to a modification of the seventh embodiment of the present invention.
FIG. 33 is a circuit diagram showing a memory cell according to a further modification of the seventh embodiment of the present invention.
FIG. 34 is a circuit diagram illustrating one of memory cells according to an eighth embodiment of the invention;
FIG. 35 is a timing chart illustrating the operation of the memory cell according to the eighth embodiment of the invention;
FIG. 36 is a circuit diagram showing a part of a configuration in which memory cells according to an eighth embodiment of the present invention are arranged in a matrix.
FIG. 37 is a circuit diagram showing a configuration of a memory cell according to a first modification of Embodiment 8 of the present invention;
FIG. 38 is a circuit diagram showing a configuration of a memory cell according to a second modification of Embodiment 8 of the present invention;
FIG. 39 is a circuit diagram showing a configuration of a memory cell according to a third modification of the eighth embodiment of the present invention;
FIG. 40 is a circuit diagram showing a configuration of a memory cell according to a fourth modification of the eighth embodiment of the present invention.
FIG. 41 is a circuit diagram showing a configuration of a memory cell according to a fifth modification of Embodiment 8 of the present invention;
FIG. 42 is a circuit diagram showing a configuration of a memory cell according to a sixth modification of the eighth embodiment of the present invention.
FIG. 43 is a circuit diagram showing a configuration of a memory cell according to a seventh modification of the eighth embodiment of the present invention.
FIG. 44 is a circuit diagram showing a plurality of memory cells according to a sixth modification of the eighth embodiment of the present invention.
FIG. 45 is a circuit diagram showing a plurality of memory cells according to a seventh modification of the eighth embodiment of the present invention.
FIG. 46 is a circuit diagram illustrating one configuration of a memory cell MC according to a ninth embodiment of the invention;
FIG. 47 is a circuit diagram showing a modification of the ninth embodiment of the present invention.
FIG. 48 is a circuit diagram showing a modification of the ninth embodiment of the present invention.
FIG. 49 is a circuit diagram showing a modification of the ninth embodiment of the present invention.
FIG. 50 is a circuit diagram showing another modification of the ninth embodiment of the present invention.
FIG. 51 is a conceptual diagram showing a conventional SRAM.
FIG. 52 is a circuit diagram illustrating a conventional memory cell.
FIG. 53 is a circuit diagram illustrating a conventional memory cell.
FIG. 54 is a block diagram showing a connection between a dual port SRAM and a device for controlling the operation thereof.
[Explanation of symbols]
30 word line group, 31 write word line, 32 read complementary word line, 33 read word line, 34 write complementary word line, 40 bit line group, 41 write bit line, 42 write complementary bit line, 43 read bit line, 44 write Control line, 45 write complementary control line, 46 read complementary bit line, MC
Memory cell.

Claims

（ａ）各々が
（ａ−１）書き込みワード線
を有するワード線群の複数と、
（ｂ）各々が
（ｂ−１）書き込みビット線と、
（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線と、
（ｂ−３）前記書き込みビット線に対応して設けられる書き込み補ビット線と
を有するビット線群の複数と、
（ｃ）一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、
（ｃ−１）第１の記憶ノードを含むストレージセルと、
（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチと
を有するメモリセルの複数と
を備え、
前記ストレージセルの各々は、
（ｃ−１−１）前記第１の記憶ノードにおける論理と相補的な論理が与えられる第２の記憶ノードを含み、
前記メモリセルの各々は、
（ｃ−３）対応する前記一のビット線群の前記書き込み補ビット線と、前記第２の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第２のスイッチ
を更に有し、
選択された前記ビット線群における前記書き込み制御線が活性化し、
選択されない前記ビット線群における前記書き込み制御線は活性化せず、
前記書き込みビット線及び書き込み補ビット線は、その属する前記ビット線群が選択された場合には相互に相補的な論理を採り、選択されない場合には相互に等しい論理を採り、
一の前記ビット線群において、前記書き込み制御線は前記書き込みビット線及び書き込み補ビット線の排他的論理和を採る、記憶装置。(A) each of (a-1) a plurality of word line groups having a write word line;
(B) each is (b-1) a write bit line;
(B-2) a write control line provided corresponding to the write bit line;
(B-3) a plurality of bit line groups each having a write complementary bit line provided corresponding to the write bit line ;
(C) provided corresponding to one word line group and one bit line group;
(C-1) a storage cell including a first storage node;
(C-2) The write word line of the corresponding one word line group connected between the write bit line of the corresponding one bit line group and the first storage node, and the write A plurality of memory cells having a first switch that conducts only when any of the control lines is activated;
Each of the storage cells
(C-1-1) including a second storage node to which a logic complementary to the logic in the first storage node is given,
Each of the memory cells
(C-3) The write complementary bit line of the corresponding one bit line group and the second storage node connected to the corresponding write word line of the corresponding one word line group; A second switch that conducts only when any of the write control lines is activated
Further comprising
The write control line in the selected bit line group is activated,
The write control line in the bit line group that is not selected is not activated ,
The write bit line and the write complementary bit line take a complementary logic when the bit line group to which the write bit line belongs are selected, and take a logic equal to each other when not selected.
In one bit line group, the write control line takes an exclusive OR of the write bit line and the write complementary bit line .

前記書き込みビット線及び書き込み補ビット線の電位を非反転増幅してから前記排他的論理和が採られる、請求項１記載の記憶装置。 Said write bit line and the potential of the write complement bit line Ru said exclusive OR is taken from the non-inverting amplifier, memory device according to claim 1, wherein.

（ａ）各々が
（ａ−１）書き込みワード線
を有するワード線群の複数と、
（ｂ）各々が
（ｂ−１）書き込みビット線と、
（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線と、
を有するビット線群の複数と
（ｃ）一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、
（ｃ−１）第１の記憶ノードを含むストレージセルと、
（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチと
を有するメモリセルの複数と
を備え、
前記第１のスイッチは
（ｃ−２−１）制御電極と、前記書き込みビット線に接続された第１の電流電極と、前記第１の記憶ノードに接続された第２の電流電極とを備える第１トランジスタと、
（ｃ−２−２）前記書き込み制御線が接続された制御電極と、前記第１トランジスタの前記制御電極に接続された第１の電流電極と、前記書き込みワード線に接続された第２の電流電極とを備える第２トランジスタと
を含み、
選択された前記ビット線群における前記書き込み制御線が活性化し、
選択されない前記ビット線群における前記書き込み制御線は活性化しない記憶装置。 (A) Each
(A-1) Write word line
A plurality of word line groups having
(B) Each
(B-1) a write bit line;
(B-2) a write control line provided corresponding to the write bit line;
A plurality of bit line groups having
(C) provided corresponding to one word line group and one bit line group;
(C-1) a storage cell including a first storage node;
(C-2) The write word line of the corresponding one word line group connected between the write bit line of the corresponding one bit line group and the first storage node, and the write A first switch that conducts only when either of the control lines is activated;
A plurality of memory cells having
With
The first switch is
(C-2-1) a first transistor comprising a control electrode, a first current electrode connected to the write bit line, and a second current electrode connected to the first storage node;
(C-2-2) A control electrode connected to the write control line, a first current electrode connected to the control electrode of the first transistor, and a second current connected to the write word line A second transistor comprising an electrode;
Including
The write control line in the selected bit line group is activated,
A memory device in which the write control line in the unselected bit line group is not activated .

（ａ）各々が
（ａ−１）書き込みワード線
を有するワード線群の複数と、
（ｂ）各々が
（ｂ−１）書き込みビット線と、
（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線と、
を有するビット線群の複数と
（ｃ）一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、
（ｃ−１）第１の記憶ノードを含むストレージセルと、
（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチと
を有するメモリセルの複数と
を備え、
前記第１のスイッチは
（ｃ−２−１）前記書き込みワード線が接続された制御電極と、第１の電流電極と、前記書き込み制御線に接続された第２の電流電極とを備える第１トランジスタと、
（ｃ−２−２）前記第１トランジスタの前記第１の電流電極が接続された制御電極と、前記書き込みビット線に接続された第１の電流電極と、前記第１の記憶ノードに接続された第２の電流電極とを備える第２トランジスタと
を含み、
選択された前記ビット線群における前記書き込み制御線が活性化し、
選択されない前記ビット線群における前記書き込み制御線は活性化しない記憶装置。 (A) Each
(A-1) Write word line
A plurality of word line groups having
(B) Each
(B-1) a write bit line;
(B-2) a write control line provided corresponding to the write bit line;
A plurality of bit line groups having
(C) provided corresponding to one word line group and one bit line group;
(C-1) a storage cell including a first storage node;
(C-2) The write word line of the corresponding one word line group connected between the write bit line of the corresponding one bit line group and the first storage node, and the write A first switch that conducts only when either of the control lines is activated;
A plurality of memory cells having
With
The first switch is
(C-2-1) a first transistor comprising a control electrode to which the write word line is connected, a first current electrode, and a second current electrode connected to the write control line;
(C-2-2) A control electrode to which the first current electrode of the first transistor is connected, a first current electrode connected to the write bit line, and a first storage node. A second transistor comprising a second current electrode;
Including
The write control line in the selected bit line group is activated,
A memory device in which the write control line in the unselected bit line group is not activated .

前記第１トランジスタはＳＯＩ基板上に形成されたＮＭＯＳトランジスタであって、
非活性の前記書き込みワード線には、前記第１トランジスタの前記第１電流電極とボディとに対する順バイアスを軽減する電位が与えられる、請求項３記載の記憶装置。 The first transistor is an NMOS transistor formed on an SOI substrate,
4. The storage device according to claim 3, wherein the inactive write word line is supplied with a potential for reducing a forward bias with respect to the first current electrode and the body of the first transistor .