JPH0689582A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To reduce power consumption by reducing a signal amplitude on a data line in a memory cell. CONSTITUTION:The flip-flop circuit type memory cell is basically constituted of MP5, MP6 whose gates and drains are cross-connected and MN1, MN2 whose gates are connected to a word line WL, and further, is constituted of MP1, MP2 whose gates and drains are cross-connected and MP3, MP4 whose sources are connected to data lines D1, D2. By such a constitution, only by supplying a small amplitude signal to the data line, information is read and written and then the rate is accelerated and power consumption is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体集積回路に関し、
特に計算機等の情報処理用半導体集積回路のなかで高速
メモリ回路を内蔵する高集積半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a highly integrated semiconductor integrated circuit that incorporates a high-speed memory circuit among information processing semiconductor integrated circuits such as computers.

【０００２】[0002]

【従来の技術】高集積の半導体集積回路はＣＭＯＳ技術
によって作られている。ＣＭＯＳ回路の最大の特徴は低
消費電力にある。静止時における消費電力はデバイスの
漏れ電流によるわずかな消費電力だけである。動作時の
消費電力も、電力を消費するのは負荷容量を充電する電
流と、ＣＭＯＳ回路の出力の信号が切り換わる遷移状態
時にＣＭＯＳ回路に流れる貫通電流による電力のみであ
る。ＣＭＯＳ回路で作られた半導体集積回路では、消費
電力は内部ＣＭＯＳ回路の平均動作周波数ｆ、回路の平
均負荷容量ＣＬ，内部ＣＭＯＳ回路の平均動作確率Ｒに
比例し、信号の電圧振幅Ｖ（ＣＭＯＳ回路では通常電源
電圧と等しい）の２乗に比例する。このため、高速化し
てｆが増加し、高集積化してＣＬが増加するとＣＭＯＳ
半導体集積回路においても消費電力が増し、消費電力の
低減が求められている。消費電力を引き下げるにはこれ
らの値を小さくすることが必要である。従来、電源電圧
Ｖを引き下げて信号振幅を下げ、消費電力を低減する方
法が試みられ、既に５Ｖから３．３Ｖに電源電圧を下げ
たＬＳＩも作られている。ＣＭＯＳ ＬＳＩにおいても
上述のように低消費電力化が求められている。また、Ｃ
ＭＯＳ回路はバイポーラ回路に比べ動作速度が遅いので
高速化も求められている。2. Description of the Related Art Highly integrated semiconductor integrated circuits are manufactured by CMOS technology. The most important feature of CMOS circuits is low power consumption. The power consumption at rest is only a small amount due to the leakage current of the device. Regarding the power consumption during operation, the power is consumed only by the current for charging the load capacitance and the power due to the through current flowing through the CMOS circuit during the transition state in which the signal output from the CMOS circuit switches. In a semiconductor integrated circuit made of a CMOS circuit, the power consumption is proportional to the average operating frequency f of the internal CMOS circuit, the average load capacitance CL of the circuit, the average operating probability R of the internal CMOS circuit, and the voltage amplitude V of the signal (CMOS circuit). Is usually equal to the power supply voltage). Therefore, when the speed is increased to increase f and the integration is increased to increase CL, the CMOS is increased.
Also in semiconductor integrated circuits, power consumption is increasing, and it is required to reduce power consumption. To reduce the power consumption, it is necessary to reduce these values. Conventionally, a method of reducing the power consumption by reducing the power supply voltage V to reduce the signal amplitude has been attempted, and an LSI in which the power supply voltage has already been reduced from 5V to 3.3V has been manufactured. Also in the CMOS LSI, it is required to reduce the power consumption as described above. Also, C
Since the MOS circuit operates at a slower speed than the bipolar circuit, higher speed is also required.

【０００３】ＣＭＯＳ回路では、Ｎ型ＭＯＳＦＥＴの負
荷駆動能力がＰ型ＭＯＳＦＥＴの負荷駆動能力に比べて
大きいことから、ＮＡＮＤ回路が最も高速に動作する。
しかし、ＮＡＮＤゲートのみを用いて所望の論理機能を
実現するよりはＮＯＲ回路と組合せた方がより回路数が
少なく、かつ、高速動作が実現できる。このため、メモ
リＬＳＩのデコーダにはＮＡＮＤ，ＮＯＲの組合せ回路
が用いられている。In the CMOS circuit, since the load driving capability of the N-type MOSFET is larger than that of the P-type MOSFET, the NAND circuit operates at the highest speed.
However, the number of circuits is smaller and the high-speed operation can be realized by combining with the NOR circuit than realizing the desired logical function by using only the NAND gate. For this reason, a combination circuit of NAND and NOR is used for the decoder of the memory LSI.

【０００４】ＣＭＯＳ回路と同様に静止時の消費電力は
デバイスの漏れ電流に基づく電力のみであり、ＣＭＯＳ
回路より高速に動作する回路として、ＣＭＯＳ回路とバ
イポーラトランジスタとを組みあわせたＢｉＣＭＯＳ回
路が注目されている。この回路はＰ型ＭＯＳＦＥＴおよ
びＮ型ＭＯＳＦＥＴに流れる電流を、それぞれバイポー
ラトランジスタで増幅しているので、ＣＭＯＳゲートに
くらべ負荷駆動能力が大きく、高速動作をする。しか
し、回路構成はＣＭＯＳ回路に負荷駆動用にバイポーラ
トランジスタを追加した回路であるので、ＣＭＯＳ回路
と同じくＮＡＮＤゲートが最も高速動作をする。Similar to the CMOS circuit, the power consumption at rest is only the power based on the leakage current of the device.
As a circuit that operates faster than the circuit, a BiCMOS circuit that combines a CMOS circuit and a bipolar transistor has attracted attention. Since this circuit amplifies the currents flowing in the P-type MOSFET and the N-type MOSFET by bipolar transistors, respectively, the circuit has a larger load driving capability than a CMOS gate and operates at high speed. However, since the circuit configuration is a circuit in which a bipolar transistor for driving a load is added to the CMOS circuit, the NAND gate operates at the highest speed like the CMOS circuit.

【０００５】上述のように、ＢｉＣＭＯＳゲートは、バ
イポーラトランジスタにより負荷を駆動するので、高い
負荷駆動能力を備えている。このため、例えば１ｐＦの
負荷では，ＣＭＯＳゲートにくらべＢｉＣＭＯＳゲート
は約２倍の高速動作をする。しかし、負荷が０．１ｐＦ
程度と小さい時には、バイポーラトランジスタを組み込
んだことによる高速化効果と、バイポーラトランジスタ
を介して負荷を駆動することによる遅延時間の増加とが
ほぼ等しくなり，ＣＭＯＳ回路と同程度の動作速度しか
実現されていない。このため、集積回路の中では、負荷
の軽い時にはＣＭＯＳ回路を用い、負荷の大きい時には
ＢｉＣＭＯＳ回路を用いる構成が一般的である。As described above, the BiCMOS gate has a high load driving ability because it drives a load by a bipolar transistor. Therefore, for example, at a load of 1 pF, the BiCMOS gate operates about twice as fast as the CMOS gate. However, the load is 0.1 pF
When the level is small, the speed-up effect by incorporating the bipolar transistor and the increase in the delay time by driving the load through the bipolar transistor are almost equal, and only an operating speed comparable to that of the CMOS circuit is realized. Absent. Therefore, in an integrated circuit, a CMOS circuit is generally used when the load is light and a BiCMOS circuit is used when the load is heavy.

【０００６】従って、このような基準でＬＳＩを設計す
ると負荷の軽い回路が多いＬＳＩでは、ＢｉＣＭＯＳ回
路の使用される割合が小さく，ＣＭＯＳ回路で構成した
ＬＳＩの性能に比べ大きく向上させることは難しかっ
た。Therefore, when the LSI is designed based on such a standard, the ratio of the BiCMOS circuit used is small in an LSI having many circuits with a light load, and it is difficult to greatly improve the performance of the LSI composed of the CMOS circuit. .

【０００７】また、ＢｉＣＭＯＳ回路の面積はＣＭＯＳ
回路の面積に比べて約４倍大きいために、ＢｉＣＭＯＳ
回路を多用するとＬＳＩに搭載できる回路数がＣＭＯＳ
回路を用いた時に比べて約１／２となり、高集積のＬＳ
Ｉを実現することが難しい。ＬＳＩに搭載できる回路数
が減少すると高速動作にとっても障害となる。すなわ
ち、同一機能をもつ回路を実現するにはその分だけ多く
のＬＳＩが必要となる。これにともなって、ＬＳＩ間の
信号の伝送が必要となり、その分遅延時間は増加する。
さらには、ＬＳＩの必要個数が増加するとコストの増加
を引き起こす欠点も生じる。The area of the BiCMOS circuit is CMOS
BiCMOS is about 4 times larger than the circuit area.
If many circuits are used, the number of circuits that can be mounted on an LSI is CMOS
Compared to when using a circuit, it is about 1/2, and highly integrated LS
It is difficult to realize I. If the number of circuits that can be mounted on the LSI is reduced, it becomes an obstacle to high-speed operation. That is, to realize a circuit having the same function, more LSIs are required. Along with this, it becomes necessary to transmit signals between LSIs, and the delay time increases accordingly.
Furthermore, there is a drawback that the cost increases as the required number of LSIs increases.

【０００８】ＣＭＯＳやＢｉＣＭＯＳのメモリＬＳＩや
メモリ回路を内蔵したＣＭＯＳやＢｉＣＭＯＳ ＬＳＩ
ではメモリセルへ情報を書き込む時にデータ線とよばれ
る信号線対の一方の電圧を負電源電圧まで引き下げてい
る。この動作によって生じるメモリ固有の欠点がある。
すなわち、データ線の電圧が大振幅で変化することにと
もなう次のような欠点である。（１）メモリセルへの情
報書き込みに要する時間が長い。（２）情報書き込み状
態からメモリセルの情報読み出し状態への回復時間が長
い。（３）情報書き込み時に発生する電源ゆらぎなどの
雑音が発生する。A CMOS or BiCMOS memory LSI or a CMOS or BiCMOS LSI having a built-in memory circuit
In the case of writing information into a memory cell, one of the voltage of a signal line pair called a data line is lowered to a negative power supply voltage. There are inherent memory drawbacks that result from this operation.
That is, the following drawbacks are associated with the voltage of the data line changing with a large amplitude. (1) It takes a long time to write information to the memory cell. (2) The recovery time from the information write state to the information read state of the memory cell is long. (3) Noise such as power supply fluctuation that occurs when writing information.

【０００９】[0009]

【発明が解決しようとする課題】上述したようにＣＭＯ
Ｓ ＬＳＩやＢｉＣＭＯＳ ＬＳＩの低消費電力を実現
するためには信号を伝達する信号線の信号振幅を縮小す
る必要がある。As mentioned above, the CMO is used.
In order to realize the low power consumption of the S LSI and BiCMOS LSI, it is necessary to reduce the signal amplitude of the signal line that transmits the signal.

【００１０】従って、本発明は、ＬＳＩの一層の高速化
を実現するため、上述のメモリ回路固有の欠点を解消す
るためになされたもので、その目的とするところは、書
き込み時のデータ線の振幅を縮小することで、書き込み
動作に伴う動作速度の低下や雑音の発生を低減すること
にある。Therefore, the present invention has been made to solve the above-mentioned drawbacks peculiar to a memory circuit in order to realize a further speedup of an LSI. By reducing the amplitude, it is intended to reduce the decrease in operation speed and the occurrence of noise accompanying the writing operation.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体集積回路では、該集積回路を構成する
メモリセルの書き込みに要するデータ線電位の振幅を後
述する新規なメモリセル構成によって達成したことあ
る。すなわち、この新規なメモリセルの考案によって書
き込み時のデータ線の振幅を従来の１／５〜１／１０に
低減して上記のメモリ回路固有の技術課題を解決する。
これによって、ＣＭＯＳ ＬＳＩやＢｉＣＭＯＳ ＬＳ
Ｉ内の信号線の信号振幅を下げることができ、低消費電
力で、かつ、高速動作をするＬＳＩを実現する。In order to achieve the above object, in a semiconductor integrated circuit of the present invention, the amplitude of a data line potential required for writing to a memory cell forming the integrated circuit is controlled by a novel memory cell configuration described later. I have achieved it. That is, by devising this new memory cell, the amplitude of the data line at the time of writing is reduced to 1/5 to 1/10 of the conventional one, and the technical problem peculiar to the above memory circuit is solved.
This enables CMOS LSI and BiCMOS LS
It is possible to reduce the signal amplitude of the signal line in I, to realize an LSI that consumes less power and operates at high speed.

【００１２】[0012]

【作用】上述したように、メモリセルへのデータ書き込
み時のデータ線の電圧変化を１／５〜１／１０に低減す
ることで書き込み動作に伴う電源のゆらぎの低減効果は
いうにおよばず、書き込み時間の短縮、書き込み回復時
間の短縮が達成された。また、ＬＳＩ内の信号線の信号
振幅を下げることが出来て低消費電力で、高速動作をす
るＬＳＩが実現された。As described above, by reducing the voltage change of the data line at the time of writing data to the memory cell to ⅕ to 1/10, not to mention the effect of reducing the fluctuation of the power supply accompanying the writing operation, The write time and write recovery time have been shortened. Further, an LSI capable of reducing the signal amplitude of the signal line in the LSI and operating at high speed with low power consumption has been realized.

【００１３】[0013]

【実施例】図１は本発明のメモリセルの等価回路図を示
している。ここでＭＰ１，２はメモリセルのフリップフ
ロップ回路を構成する１対のＰ型ＭＯＳＦＥＴであり、
ＭＰ３，ＭＰ４は同フリップフロップ回路に電流を供給
するＰ型ＭＯＳＦＥＴ対であり、ＭＮ１，ＭＮ２は同フ
リップフロップ回路に同じく電流を供給するＮ型ＭＯＳ
ＦＥＴ対である。1 shows an equivalent circuit diagram of a memory cell according to the present invention. Here, MP1 and MP2 are a pair of P-type MOSFETs forming a flip-flop circuit of a memory cell,
MP3 and MP4 are P-type MOSFET pairs that supply current to the flip-flop circuit, and MN1 and MN2 are N-type MOS that also supply current to the flip-flop circuit.
It is a FET pair.

【００１４】端子Ｄ１，Ｄ２はメモリセルに情報を書き
込んだり、情報を読み出したりする信号線で、この信号
線は通称データ線と呼ばれている。The terminals D1 and D2 are signal lines for writing information to and reading information from memory cells, and these signal lines are commonly called data lines.

【００１５】また、ＭＰ３，４のゲート端子には、同Ｍ
ＯＳＦＥＴに約３００μＡの電流が流れうるように電圧
Ｖｐが供給されている。The gate terminals of MP3 and MP4 are connected to the same M
The voltage Vp is supplied so that a current of about 300 μA can flow in the OSFET.

【００１６】また、ＭＮ１，２のゲート端子であるワー
ド線ＷＬには、データの読み出し状態とデータの書き込
み状態の時（この両状態のいづれかの状態にあるメモリ
セルを選択状態にあるメモリセルという）には、負電圧
約−１Ｖが供給され約１００μＡの電流が供給される。
それ以外の状態、すなわちメモリセルが非選択の状態で
はフリップフロップ回路の動作を維持するに必要な０．
１μＡ以下のわずかな電流を供給するようなゲート電
圧、約−２．５Ｖが供給される。この時、ＭＮ１，ＭＮ
２のソース端子には負電源電圧Ｖ_EE、−３Ｖが供給され
る。Further, the word line WL which is the gate terminal of the MN1 and MN2 is in a data read state and a data write state (a memory cell in either of these states is called a selected memory cell). ) Is supplied with a negative voltage of about −1 V and a current of about 100 μA.
In the other states, that is, in the state where the memory cell is not selected, 0. 0 necessary for maintaining the operation of the flip-flop circuit.
A gate voltage of about -2.5 V is supplied so as to supply a small current of 1 μA or less. At this time, MN1 and MN
Negative power supply voltages V _EE and -3V are supplied to the source terminal of No. 2.

【００１７】尚、Ｐ型ＭＯＳＦＥＴ ＭＰ５，ＭＰ６は
書き込み状態でメモリセルが安定して情報を保持するた
めに設けたものでその動作については書き込み動作の説
明のところで詳しく述べる。このような動作条件を図１
の回路に設定すると次に述べるようなメモリ動作が実現
される。The P-type MOSFETs MP5 and MP6 are provided for the memory cells to stably hold information in the written state, and their operation will be described in detail in the description of the write operation. Such operating conditions are shown in FIG.
When set in the circuit, the memory operation as described below is realized.

【００１８】図２はデータ読み出し、データ書き込み時
の主要部の電位変化を示している。以下、この図２を参
照しながら、図１のメモリセルの動作を説明する。FIG. 2 shows changes in the potential of the main part during data reading and data writing. The operation of the memory cell of FIG. 1 will be described below with reference to FIG.

【００１９】まず、メモリセルの情報読み出し動作を説
明する。図２に示すように読み出し状態のメモリセルの
ノード１は高レベルに、ノード２は低レベルにあるとす
る。ＭＮ１，２のゲート電圧をワ−ド線ＷＬによって持
ち上げて約１００μＡの電流をフリップフロップ回路に
供給すると遮断状態にあるＭＰ２のドレイン電圧（ノー
ド２）は下がった状態が継続する。また、導通状態にあ
るＭＰ１、ＭＰ３は１００μＡ以上の電流供給能力があ
るのでノード１の電圧は高レベルが維持され、メモリセ
ルのデータは読み出し動作によって破壊されないことが
わかる。ここで、データ線Ｄ１，Ｄ２に流れる電流をみ
るとＤ１にはＭＰ１をとおして約１００μＡの電流が流
れ、Ｄ２にはＭＰ２が遮断状態にあるので電流は流れな
い。すなわち、フリップフロップ回路に記憶された情報
はデータ線Ｄ１，Ｄ２に流れる電流の大小によって判別
できる。データ線に流れる電流の大小を検出するに好適
な回路は後でのべる。First, the information read operation of the memory cell will be described. As shown in FIG. 2, it is assumed that node 1 of the memory cell in the read state is at high level and node 2 is at low level. When the gate voltage of MN1 and MN2 is raised by the word line WL and a current of about 100 μA is supplied to the flip-flop circuit, the drain voltage (node 2) of MP2 in the cutoff state continues to decrease. Further, since MP1 and MP3 in the conductive state have a current supply capacity of 100 μA or more, it can be seen that the voltage of node 1 is maintained at a high level and the data in the memory cell is not destroyed by the read operation. Here, looking at the currents flowing through the data lines D1 and D2, a current of about 100 μA flows through D1 through MP1, and no current flows through D2 because MP2 is in the cutoff state. That is, the information stored in the flip-flop circuit can be identified by the magnitude of the current flowing through the data lines D1 and D2. A circuit suitable for detecting the magnitude of the current flowing through the data line will be described later.

【００２０】次に、メモリセルへの情報書き込み動作を
説明する。書き込み動作の前にはメモリセルのノード２
は低レベルにあるとする。書き込み時も読み出し時と同
様にＭＮ１，２のゲート電圧であるワード線ＷＬを持ち
上げて約１００μＡの電流をフリップフロップ回路に供
給する。この状態でデータ線Ｄ１の電位を約０．５Ｖ引
き下げて−０．５Ｖとする。Ｄ１の電位の引き下げによ
ってＭＰ３に流れる電流が減少するのでＭＰ１のドレイ
ン電位（ノード１の電位）はＭＮ１に流れる電流によっ
てひきさげられる。ノード１に接続されているＭＰ２の
ゲート電位も引き下げられ、ＭＰ２は導通する。これに
よってＭＰ２のドレイン端子（ノード２）の電位を引き
上げてＭＰ１は遮断状態となる。すなわち、フリップフ
ロップ回路の情報であるノード１、ノード２の電位の関
係は反転して、新しい情報が書き込まれたことがわか
る。Next, an information writing operation to the memory cell will be described. Before the write operation, the node 2 of the memory cell
Is at a low level. At the time of writing as well as at the time of reading, the word line WL which is the gate voltage of MN1 and MN2 is raised to supply a current of about 100 μA to the flip-flop circuit. In this state, the potential of the data line D1 is lowered by about 0.5V to be -0.5V. Since the current flowing in MP3 is reduced by lowering the potential of D1, the drain potential of MP1 (potential of node 1) is reduced by the current flowing in MN1. The gate potential of MP2 connected to node 1 is also lowered, and MP2 becomes conductive. As a result, the potential of the drain terminal (node 2) of MP2 is raised and MP1 is cut off. That is, it is understood that the relationship of the potentials of the node 1 and the node 2 which is the information of the flip-flop circuit is inverted and new information is written.

【００２１】次に、非選択状態のメモリセルの動作を説
明する。メモリセルはマトリックス状に配置されるの
で、データ線Ｄ１，Ｄ２には非選択状態のメモリセルも
並列に接続されている。これら非選択状態のメモリセル
の情報は書き込み動作の間保持されなければならない。
正帰還ラッチであるＭＰ５，ＭＰ６はこの情報保持のた
めに設けたものである。データ線Ｄ１，もしくはＤ２の
電位が引き下げられてＭＰ３もしくはＭＰ４から供給さ
れる電流が遮断されても、メモリセルにはＭＰ５，ＭＰ
６をとおしてわずかな電流が供給され安定に情報が保持
されることが理解できる。Next, the operation of the non-selected memory cell will be described. Since the memory cells are arranged in a matrix, unselected memory cells are also connected in parallel to the data lines D1 and D2. The information in these unselected memory cells must be retained during the write operation.
The positive feedback latches MP5 and MP6 are provided for holding this information. Even if the current supplied from MP3 or MP4 is cut off because the potential of the data line D1, or D2 is lowered, MP5, MP
It can be understood that a slight amount of current is supplied through 6 to stably hold information.

【００２２】以上述べたように、本メモリセルではデー
タの読み出し時にはデータ線には電流が検出されるの
で、データ線の電位を大きく変化させる必要はない。ま
た、データの書き込み時もデータ線の電位を０．５Ｖ程
度変化させるのみでデータの書き込みを行うことが出来
る。このため、従来のメモリセルで要求されていたデー
タ線の電圧を負電源電圧である−３Ｖ程度の負電源電圧
まで引き下げる必要がなくなった。このメモリセルの考
案によって、従来短縮が求められていた書き込み時間は
約３０％、書き込み状態からの回復に要する時間は約３
０％短縮された。また、書き込み動作時における電源電
圧のゆらぎは約１／３に低減された。As described above, in the present memory cell, since the current is detected in the data line when the data is read, it is not necessary to greatly change the potential of the data line. Further, at the time of writing data, the data can be written only by changing the potential of the data line by about 0.5V. Therefore, it is no longer necessary to reduce the voltage of the data line, which is required in the conventional memory cell, to the negative power supply voltage of about -3V which is the negative power supply voltage. By devising this memory cell, the writing time that was conventionally required to be shortened was about 30%, and the time required to recover from the written state was about 3%.
It was shortened by 0%. Further, the fluctuation of the power supply voltage during the writing operation was reduced to about 1/3.

【００２３】以上の実施例ではフリップフロップ回路を
Ｐ型ＭＯＳＦＥＴで構成した例を述べたがＮ型ＭＯＳＦ
ＥＴで構成し、それぞれのＭＯＳＦＥＴの導電型を反対
にしても同様に動作し、かつ、同様の効果が得られる。
しかし、後でのべるようにデータ線に検出される電流を
ＮＰＮバイポーラトランジスタを用いて増幅するＢｉＣ
ＭＯＳ ＬＳＩでは上述の回路構成がより好適である。In the above embodiment, an example in which the flip-flop circuit is composed of P-type MOSFET has been described, but the N-type MOSF is used.
Even if the MOSFETs are made of ET and the conductivity types of the respective MOSFETs are reversed, the same operation and similar effects can be obtained.
However, as will be described later, BiC that amplifies the current detected in the data line by using an NPN bipolar transistor.
The circuit configuration described above is more suitable for a MOS LSI.

【００２４】図３は本発明のメモリセルの他の実施例を
示す回路図である。この回路図では第２のデータ線対Ｄ
３，Ｄ４を設けたことに特長がある。Ｄ３，Ｄ４に所定
の電位を供給しておけばメモリセルへのデータの書き込
みが出来ることは図１の回路の説明から明らかなので、
ここでは、Ｄ３，Ｄ４を設けた効果を説明する。FIG. 3 is a circuit diagram showing another embodiment of the memory cell of the present invention. In this circuit diagram, the second data line pair D
It is characterized by having 3 and D4. Since it is clear from the description of the circuit of FIG. 1 that data can be written to the memory cell if a predetermined potential is supplied to D3 and D4,
Here, the effect of providing D3 and D4 will be described.

【００２５】データ線対Ｄ３，Ｄ４にもＤ１，Ｄ２と同
様の電流が流れることは容易に理解できる。この電流を
用いてメモリセルの情報を読み出す。情報の書き込みを
行う時には例えばノード１の電位が高レベルにあり、ノ
ード２の電位が低レベルにあるとして、Ｄ１の電位を約
−０．５Ｖまで引き下げるとＭＰ３には電流が流れなく
なり、図１の回路で説明したと同じ動作原理でこのメモ
リセルに情報を書き込むことが出来る。本実施例のメモ
リセルはデータ線Ｄ３，Ｄ４を設けることでメモリセル
への書き込みの信号線と読み出しの信号線とを分離した
ことに特徴がある。このように両信号線を分離すると書
き込み状態で変化したデータ線の電位の回復に影響され
ずに情報の読み出しができる。このため、書き込み回復
時間は殆ど無視できるまでに短縮される。なお、このメ
モリセルを用いる時には、両データ線間の線間容量の影
響を除くため信号線を互いに交差させ、線間容量による
相互作用を軽減するように配置することが望ましいこと
はいうまでもない。It can be easily understood that the same current as D1 and D2 flows through the data line pair D3 and D4. The information in the memory cell is read using this current. When writing information, for example, assuming that the potential of the node 1 is at a high level and the potential of the node 2 is at a low level, if the potential of D1 is lowered to about −0.5 V, no current flows in MP3, Information can be written in this memory cell according to the same operation principle as described in the circuit of FIG. The memory cell of this embodiment is characterized in that the data lines D3 and D4 are provided to separate the write signal line and the read signal line from and into the memory cell. When the two signal lines are separated in this way, information can be read without being affected by the recovery of the potential of the data line changed in the written state. Therefore, the write recovery time is shortened to a negligible level. It is needless to say that when this memory cell is used, it is desirable that the signal lines cross each other in order to eliminate the influence of the line capacitance between the two data lines, and that the interaction due to the line capacitance is reduced. Absent.

【００２６】図３の実施例のようにデータ線を２対設け
ると従来のメモリセル、例えば、ＩＳＳＣＣ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｇｅｓｔ １８８頁（１９８８年）に
示されるメモリセルにおいても書き込み回復時間短縮等
の効果があることは明らかである。しかし、このように
データ線を２対設けるとメモリセル面積が増大する欠点
を持っている。図４はこの面積増加を抑制する方法を示
す図で、マトリックス状に配列されたメモリセル群の一
部を示している。図５はこのメモリセルの等価回路を示
している。図５を用いて面積の削減できる要因を説明す
る。図５はワ−ド線方向に隣り会う２個のメモリセルの
等価回路を示しており、Ｐ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳ
ＦＥＴで構成するフリップフロップＦＦ１，ＦＦ２は従
来のメモリセルと同じで、これらフリップフロップによ
ってデータを記憶する。このメモリセルの特徴は次の点
にある。（１）記憶情報を取り出すＰ型ＭＯＳＦＥＴが
２個直列接続されてデータ線Ｄ１、Ｄ２に接続されてい
ること、（２）ワ−ド線が２本設けられており、それぞ
れ直列接続されたＰ型ＭＯＳＦＥＴのゲートに接続され
ていること、（３）直列接続されたＰ型ＭＯＳＦＥＴの
うちフリップフロップＦＦ１ではワ−ド線ＷＬ１にゲー
トが接続されたＭＯＳＦＥＴ（ＭＰ１３，ＭＰ１４）の
ドレインとソースが短絡されており、ＦＦ２ではワ−ド
線ＷＬ１にゲートが接続されたＭＯＳＦＥＴ（ＭＰ２
１，ＭＰ２２）のドレインとソースが短絡されているこ
とである。When two pairs of data lines are provided as in the embodiment of FIG. 3, a conventional memory cell, for example, ISSCC Tech.
It is clear that the memory cell shown in page 188 (1988) has the effect of shortening the write recovery time. However, providing two pairs of data lines in this way has the drawback of increasing the memory cell area. FIG. 4 is a diagram showing a method of suppressing this area increase, and shows a part of a memory cell group arranged in a matrix. FIG. 5 shows an equivalent circuit of this memory cell. Factors that can reduce the area will be described with reference to FIG. FIG. 5 shows an equivalent circuit of two memory cells adjacent to each other in the word line direction.
Flip-flops FF1 and FF2 composed of FETs are the same as conventional memory cells, and data are stored by these flip-flops. The characteristics of this memory cell are as follows. (1) Two P-type MOSFETs for taking out the stored information are connected in series and connected to the data lines D1 and D2. (2) Two word lines are provided, and the P-type MOSFETs are connected in series. Of the MOSFETs (MP13, MP14) whose gates are connected to the word line WL1 in the flip-flop FF1 among the P-type MOSFETs connected in series. In the FF2, the MOSFET (MP2 whose gate is connected to the word line WL1
1, MP22) is short-circuited between the drain and the source.

【００２７】このように接続すると、ノード１１が高レ
ベルに、ノード１２が低レベルにある時を考えると、Ｗ
Ｌ１が低レベルに引き下げられた時にはＤ１１にＦＦ１
のデータに対応した電流がＭＰ１１，ＭＰ１３をながれ
る。また、Ｄ１３にはＤ１１に流れた電流が検出され
る。With this connection, considering that node 11 is at a high level and node 12 is at a low level, W
FF1 to D11 when L1 is pulled down to low level
The current corresponding to the data of the above flows through MP11 and MP13. The current flowing through D11 is detected at D13.

【００２８】ＷＬ１が高レベルとなり、ＷＬ２が低レベ
ルとなると、ＭＰ１１，ＭＰ１２は遮断状態になるので
ＦＦ１のデータはＤ１１，Ｄ１２から切り離され電流は
流れなくなる。また、ＦＦ１には定常的な電流は流れな
いのでＤ１３，Ｄ１４にもＦＦ１からの電流は流れ込ま
ないことがわかる。一方、ＦＦ２のデータがＤ１２，Ｄ
１４，Ｄ２３などに取りだされることは以上の説明から
理解できる。すなわち、ＷＬ１，ＷＬ２によって別々に
選択されるメモリセルではデータ線が共通に使えること
を示しており、この方法によって１セル当たり２対必要
なデータ線は互いに共用することで実質的にメモリセル
当たり１対のデータ線で済ませることが出来る。When WL1 becomes high level and WL2 becomes low level, MP11 and MP12 are cut off, so that the data of FF1 is separated from D11 and D12 and no current flows. Further, it can be seen that a steady current does not flow into FF1, and therefore a current from FF1 does not flow into D13 and D14. On the other hand, the data of FF2 is D12, D
It can be understood from the above description that the data is taken out on the D.14, D23, etc. That is, it is shown that the data lines can be used in common in the memory cells selected separately by WL1 and WL2. By this method, two pairs of data lines required per cell are shared with each other and the data lines can be effectively used per memory cell. It can be done with a pair of data lines.

【００２９】以上説明した回路のレイアウト図の概要が
図４である。ＧＴ１，ＧＴ２は上記のＷＬ１，ＷＬ２の
働きをするゲート電極で、Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４は縦方向に延びるデータ線で図５と同じ記号で示し
ている。ＬＰはＰ型ＭＯＳＦＥＴの領域を、ＬＮはＮ型
ＭＯＳＦＥＴの領域を示している。また、領域ＭＣＡ，
ＭＣＢはそれぞれＦＦ１，ＦＦ２に対応する。破線で囲
んだ領域は第１の導電膜を示しており、２点破線で囲ん
だ領域は第２の導電膜を示している。ここで、図を複雑
にしないように縦方向に延びる第２同電膜は一部分のみ
示している。また、斜線の入った正方形はシリコンと第
１の導電膜とのコンタクト穴を、Ｘの入った正方形は第
１の導電膜と第２の導電膜との接続穴を示している。Ｇ
はフリップフロップ内のＭＯＳＦＥＴのゲート電極を示
している。１点破線はＰ型の不純物導入領域を示してお
り、この不純物によってＭＯＳＦＥＴのドレインとソー
スとを短絡する。このほか、一点破線で囲んだ領域のゲ
ート電極ＧＴ１，ＧＴ２の幅を狭くしてドレインとソー
スとを短絡することもできる。以上のレイアウトで図５
の回路を実現できる。An outline of the layout diagram of the circuit described above is shown in FIG. GT1 and GT2 are gate electrodes which function as the above WL1 and WL2, and are D11, D12, D13 and D.
Reference numeral 14 is a data line extending in the vertical direction and is shown by the same symbol as in FIG. LP indicates a P-type MOSFET region, and LN indicates an N-type MOSFET region. In addition, the area MCA,
The MCBs correspond to FF1 and FF2, respectively. The area surrounded by the broken line shows the first conductive film, and the area surrounded by the two-dot broken line shows the second conductive film. Here, the second electrically conductive film extending in the vertical direction is shown only partially so as not to complicate the drawing. Further, a shaded square represents a contact hole between silicon and the first conductive film, and a square filled with X represents a connection hole between the first conductive film and the second conductive film. G
Indicates the gate electrode of the MOSFET in the flip-flop. The dashed-dotted line indicates the P-type impurity introduction region, and this impurity short-circuits the drain and source of the MOSFET. In addition, the width of the gate electrodes GT1 and GT2 in the region surrounded by the dashed line can be narrowed to short-circuit the drain and the source. With the above layout, FIG.
Can be realized.

【００３０】図４、５ではメモリセル当たり２対のデー
タ線を設けて、かつ、面積の増加を抑制する方法につい
て述べたが、メモリセル当たり１対のデータ線を用いる
従来のメモリセルにこの方法を適用すれば隣接するメモ
リセルとデータ線を共用することでメモリセル当たりの
データ線を実質的に０．５本に低減でき、メモリセル面
積の低減に寄与できる。Although a method of providing two pairs of data lines per memory cell and suppressing an increase in area has been described with reference to FIGS. 4 and 5, this is applied to a conventional memory cell using one pair of data lines per memory cell. If the method is applied, the data line is shared with the adjacent memory cells, and the number of data lines per memory cell can be substantially reduced to 0.5, which can contribute to the reduction of the memory cell area.

【００３１】図６には本発明の他の実施例を回路図で示
している。この回路は本発明のメモリセルを用いるとよ
り効果が引き出されるメモリ回路の信号検出回路の主要
部を示している。図６において、図１のＭＣはメモリセ
ルを、ＷＬはワード線と呼ばれるメモリセル選択信号線
を、Ｄｉ，ＤｉＢは書き込みデータを送る信号線を、
Ｙ，ＹＢ，ＹＢ１はメモリセルのＹ方向選択信号を、Ｄ
１，Ｄ２はデータ線をそれぞれ表わしている。バイポー
ラ トランジスタ、Ｎ型ＭＯＳＦＥＴ，抵抗、定電流源
は所定の表記記号にもとづいて記載しているので説明を
省略する。この回路ではデータ線Ｄ１，Ｄ２の電流を検
出するために４個のバイポーラ トランジスタを設けて
いる。４個のバイポーラトランジスタはそれぞれ２対の
グループに分けられ、選択信号がＹ，ＹＢ端子に与えら
れる。ここで、選択信号は選択時にはＹ端子に所定の高
レベルの電位が、また、非選択時にはＹＢに同じ電位の
高レベルの電位が与えられるようにする。この動作条件
のもとでは、データ線の電位変化はデータ線に流れる電
流の差によってバイポーラトランジスタのベース・エミ
ッタ間電圧に差が生じるのでこの電圧差による変化のみ
である。このため、データ線の電位の変化は最大で６０
ｍＶ程度になる。データ線Ｄ１，Ｄ２にメモリセルに流
れる電流とほぼ等しいダミー電流を流すことによってデ
ータ線の電位変化は更に縮小され電位の変化を２０ｍＶ
以下にすることができる。ダミー電流を増せば一層のデ
ータ線電位の変化を縮小できることは明らかであるが、
消費電力の増加を招くのでメモリセル電流の２倍以下に
抑えることが望ましい。このデータ線電位変化の縮小に
よってデータ線のもつ規制容量を充電、放電するに要す
る時間が約１／２になりメモリセルの情報が高速に読み
だせるようになった。FIG. 6 is a circuit diagram showing another embodiment of the present invention. This circuit shows the main part of the signal detection circuit of the memory circuit, which is more effective when the memory cell of the present invention is used. 6, MC in FIG. 1 is a memory cell, WL is a memory cell selection signal line called a word line, and Di and DiB are signal lines for transmitting write data,
Y, YB, and YB1 are memory cell Y direction selection signals,
Reference numerals 1 and D2 respectively represent data lines. The bipolar transistor, the N-type MOSFET, the resistor, and the constant current source are described based on the predetermined notation symbols, so the description thereof will be omitted. In this circuit, four bipolar transistors are provided to detect the currents on the data lines D1 and D2. The four bipolar transistors are each divided into two pairs of groups, and selection signals are applied to the Y and YB terminals. Here, the selection signal is such that a predetermined high level potential is applied to the Y terminal when selected and a high level potential of the same potential is applied to YB when not selected. Under this operating condition, the potential change of the data line is only due to the voltage difference because the difference between the currents flowing in the data line causes the difference between the base-emitter voltage of the bipolar transistor. Therefore, the maximum potential change of the data line is 60.
It becomes about mV. By passing a dummy current almost equal to the current flowing through the memory cells through the data lines D1 and D2, the potential change of the data line is further reduced and the potential change is reduced by 20 mV.
It can be: It is clear that increasing the dummy current can further reduce the change in the data line potential.
Since it causes increase in power consumption, it is desirable to suppress the current to less than twice the memory cell current. By reducing the change in the potential of the data line, the time required to charge and discharge the regulation capacitance of the data line is reduced to about 1/2, and the information in the memory cell can be read at high speed.

【００３２】図７には図６に示した回路においてＹ選択
信号Ｙ，ＹＢを発生させるに好都合な回路を示してい
る。この回路はＰ型ＭＯＳＦＥＴを負荷として定電流源
をＮ型ＭＯＳＦＥＴで構成し、１対のＮ型ＭＯＳＦＥＴ
を差動動作させるカレントスイッチ回路である。端子１
には入力信号が、端子２には参照電圧が、端子３にはＰ
形ＭＯＳＦＥＴに所定の導電率を与えるような電位が供
給される。端子３の電位は書込み時には引き上げられて
Ｐ型ＭＯＳＦＥＴを遮断状態とする。これによって情報
の書込み時にはＹ，ＹＢ両端子の電位を引き下げてデー
タ線の電位を−０．５まで引き下げられるようにする。
この回路によってＹ，ＹＢ端子に供給する電位を発生す
れば両端子ともに等しい高レベルの電位が供給されるの
で図６の説明で述べたように高速化が達成される。FIG. 7 shows a circuit convenient for generating the Y selection signals Y and YB in the circuit shown in FIG. In this circuit, the P-type MOSFET is used as a load and the constant current source is composed of the N-type MOSFET.
Is a current switch circuit that operates differentially. Terminal 1
Is the input signal, terminal 2 is the reference voltage, and terminal 3 is P
A potential is applied to the MOSFET to give it a predetermined conductivity. The potential of the terminal 3 is raised at the time of writing to bring the P-type MOSFET into a cutoff state. As a result, when writing information, the potentials of the Y and YB terminals are lowered so that the potential of the data line can be lowered to -0.5.
If a potential to be supplied to the Y and YB terminals is generated by this circuit, the same high level potential is supplied to both terminals, so that high speed operation can be achieved as described in the explanation of FIG.

【００３３】図８には図６に示した回路においてバイポ
ーラトランジスタのコレクタ端子の結線を変更し、さら
に、Ｙ，ＹＢ端子にはメモリセルから読出された情報と
比較するデータを入力することによってデータ一致検出
回路を構成した回路を示している。図８に示した回路に
よれば、メモリセルから読み出された情報が端子Ａ，Ａ
Ｂの情報と一致したときにのみ抵抗４に電流が流れるよ
うにコレクタ端子が結線されている。すなわち、データ
線Ｄ１に電流が流れ、かつ、端子Ａの電位が高レベルに
あるとき、もしくは、データ線Ｄ２に電流が流れ、か
つ、端子ＡＢの電位が高レベルにあるときのみ、抵抗に
電流が流れバイポーラトランジスタのベース電位は引き
下げられる。さらに、抵抗４によって降下した電位をバ
イポーラトランジスタＱ１のベースに導き、同様に構成
した比較回路のバイポーラトランジスタのエミッタとを
互いに結びあわせて結線ＯＲ回路を作ることで、これら
のデータ全てが一致したときのみ一致検出線Ｄ５の電位
は低レベルとなり、１個のデータでも不一致があるとＤ
５の電位は高レベルをなる比較回路を構成できる。この
回路の特徴はメモリセルに流れる電流を切り替えること
でデータの比較を行っているので、比較回路の消費電力
がきわめて小さくできる特徴が有る。また、データ線の
電位変化も小さいので高速に動作する特徴もある。In FIG. 8, data is changed by changing the connection of the collector terminals of the bipolar transistors in the circuit shown in FIG. 6 and inputting data to be compared with the information read from the memory cell to the Y and YB terminals. The circuit which comprises the coincidence detection circuit is shown. According to the circuit shown in FIG. 8, the information read from the memory cell is transferred to the terminals A and A.
The collector terminal is connected so that a current flows through the resistor 4 only when the information of B matches. That is, only when a current flows through the data line D1 and the potential of the terminal A is at a high level, or when a current flows through the data line D2 and the potential of the terminal AB is at a high level, the resistance current flows. Flows and the base potential of the bipolar transistor is lowered. Further, the potential dropped by the resistor 4 is guided to the base of the bipolar transistor Q1, and the emitter of the bipolar transistor of the comparator circuit having the same configuration is connected to each other to form a connection OR circuit. Only the coincidence detection line D5 has a low level, and if there is a discrepancy even in one piece of data, D
The potential of 5 can constitute a high level comparison circuit. The characteristic of this circuit is that the power consumption of the comparison circuit can be made extremely small because the data is compared by switching the current flowing through the memory cell. Further, since the potential change of the data line is small, it has a feature of operating at high speed.

【００３４】図９には、本発明のメモリセルを用いて実
現される高速、低消費電力のメモリ回路の１構成例を示
している。図において、ＡＤＢはアドレスバッファとデ
コーダ回路を示している。ＩＮ１，ＩＮ２，ＩＮ３は信
号振幅約０．８ＶのＥＣＬ（エミッタ カップルド ロ
ジック）レベルの信号を受けるアドレス入力端子を表し
ている。これらの入力信号はバイポーラトランジスタで
構成されるカレントスイッチ回路で増幅、波形整形され
３入力ＮＯＲ回路に導かれる。３ＮＯＲ回路の出力はイ
ンバータＩＮＶ１，２によって昇圧されメモリアレーの
マット（図ではＭＡＴとしるした破線で囲まれた回路）
に送られ、さらにデコードされてワード線ＷＬの信号を
発生し、メモリセル（ＭＣ）の選択信号となる。一方、
メモリセルに情報を書き込むための信号は書き込み制御
信号端子ＷＥ，書き込み情報信号端子Ｄｉｎの信号を受
ける書き込み回路ＤｉＢで増幅、波形整形されてＭＡＴ
内の書き込み回路ＷＲＩＴＥ回路に送られる。また、デ
ータ線にメモリセルから取り出された信号はセンスアン
プ、出力バッファ回路を通して出力端子ＯＵＴに導かれ
る。本メモリ回路の構成では書き込み回路ＤＩＢからの
出力信号の振幅が１Ｖ以下でよいので書き込み回路の消
費電力が削減され、また、高速動作をするようになる特
徴がある。FIG. 9 shows an example of the configuration of a high speed, low power consumption memory circuit realized by using the memory cell of the present invention. In the figure, ADB indicates an address buffer and a decoder circuit. IN1, IN2 and IN3 represent address input terminals for receiving ECL (Emitter Coupled Logic) level signals having a signal amplitude of about 0.8V. These input signals are amplified and waveform-shaped by a current switch circuit composed of bipolar transistors, and then guided to a 3-input NOR circuit. The output of the 3NOR circuit is boosted by the inverters INV1 and INV2 and mats of the memory array (the circuit surrounded by the broken line MAT in the figure).
To a memory cell (MC) selection signal. on the other hand,
The signal for writing information in the memory cell is amplified and waveform-shaped by the write circuit DiB which receives the signals of the write control signal terminal WE and the write information signal terminal Din, and is then MAT-shaped.
It is sent to the write circuit WRITE circuit inside. Further, the signal taken out from the memory cell to the data line is guided to the output terminal OUT through the sense amplifier and the output buffer circuit. In the configuration of this memory circuit, the amplitude of the output signal from the write circuit DIB may be 1 V or less, so that the power consumption of the write circuit is reduced and the high speed operation is achieved.

【００３５】以上の実施例ではメモリセルやメモリ回路
について説明したが、今後、半導体集積回路の高集積化
によって論理回路とメモリ回路とが同一ＬＳＩ上に組み
込まれるようになると思われる。このようにメモリ回路
と論理回路とが同一ＬＳＩ上に組み込まれるときにはメ
モリ回路には，より低消費電力で，より高速動作をする
メモリ回路が求められることは言うまでもない。また、
論理回路と同じＬＳＩ上にメモリ回路が組み込まれるよ
うになると要求されるデータ量が飛躍的に増え、このた
めにメモリセルから読みだした情報にあらあかじめ処理
を施し、論理回路の要求する情報のみをメモリ回路から
限定して取り出すことが求められるようになる。このと
きには、図５に示した低消費電力高速の比較回路を内蔵
するメモリ回路が特に効果を発揮すると考える。Although the memory cell and the memory circuit have been described in the above embodiments, it is considered that the logic circuit and the memory circuit will be incorporated in the same LSI in the future due to the higher integration of the semiconductor integrated circuit. Needless to say, when the memory circuit and the logic circuit are incorporated in the same LSI as described above, the memory circuit is required to have a lower power consumption and a higher speed operation. Also,
When a memory circuit is installed on the same LSI as a logic circuit, the amount of data required increases dramatically. For this reason, the information read from the memory cell is roughly processed and requested by the logic circuit. Only the information will be required to be extracted from the memory circuit. At this time, it is considered that the memory circuit incorporating the low power consumption and high speed comparison circuit shown in FIG. 5 is particularly effective.

【００３６】[0036]

【発明の効果】上述の新規なメモリセルによってメモリ
セルへのデータ書き込みに要するデータ線の電圧変化を
従来の電圧変化に比べて１／５〜１／１０に低減でき
た。この低減によって、従来のＣＭＯＳ ＬＳＩやＢｉ
ＣＭＯＳ ＬＳＩの特長である低消費電力の特徴を損な
うことなく、従来欠点とされてきたデータの書き込み時
間が大きい、書き込み回復時間が長い、書き込み時に電
源線のゆらぎが発生するなどの書き込み時のデータ線の
電圧変化大きいこと基づく欠点を解決できた。さらに
は、ＬＳＩ内の信号線の信号振幅を下げることが可能と
なりＬＳＩ全体にわたって低消費電力化と高速化とを達
成できた。According to the above novel memory cell, the voltage change of the data line required for writing data to the memory cell can be reduced to 1/5 to 1/10 of the conventional voltage change. Due to this reduction, conventional CMOS LSI and Bi
The data at the time of writing such as long data writing time, long write recovery time, and fluctuation of the power supply line at the time of writing, which has been a defect in the past, is not deteriorated without impairing the low power consumption characteristic of the CMOS LSI. The drawbacks due to the large voltage change of the line can be solved. Furthermore, it is possible to reduce the signal amplitude of the signal line in the LSI, and it is possible to achieve low power consumption and high speed over the entire LSI.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のメモリセルの等価回路図である。FIG. 1 is an equivalent circuit diagram of a memory cell of the present invention.

【図２】メモリセルの主要ノ−ド電位の読みだし、書込
み時の変化を示す図である。FIG. 2 is a diagram showing a change in reading and writing of a main node potential of a memory cell.

【図３】発明の第２のメモリセルの等価回路図である。FIG. 3 is an equivalent circuit diagram of a second memory cell of the invention.

【図４】メモリセルのレイアウト概略図である。FIG. 4 is a schematic layout diagram of a memory cell.

【図５】図４に示したメモリセルの等価回路図である。5 is an equivalent circuit diagram of the memory cell shown in FIG.

【図６】本発明のメモリセルの情報検出に適したセンス
アンプの回路図である。FIG. 6 is a circuit diagram of a sense amplifier suitable for detecting information of a memory cell of the present invention.

【図７】本発明のセンスアンプを駆動するに適した信号
発生回路の回路図である。FIG. 7 is a circuit diagram of a signal generation circuit suitable for driving the sense amplifier of the present invention.

【図８】データ線に読み出されたメモリセルの情報と外
部から与えられた情報との一致を検出するに好適な一致
検出回路の回路図である。FIG. 8 is a circuit diagram of a match detection circuit suitable for detecting a match between information in a memory cell read onto a data line and information provided from the outside.

【図９】メモリ回路の一例である。FIG. 9 is an example of a memory circuit.

【符号の説明】[Explanation of symbols]

ＭＮ１、ＭＮ２…Ｎ型ＭＯＳＦＥＴ、ＭＰ１〜ＭＰ６…
Ｐ型ＭＯＳＦＥＴ、ＩＮ１，ＩＮ２，ＩＮ３…ＥＣＬレ
ベルの入力信号端子、Ｄ１，Ｄ２…メモリ回路のデータ
線、ＭＣ…メモリセルを、Ｄｉｎ…書き込み情報の入力
端子、ＷＥ…書き込み制御信号の入力端子、ＩＮＶ１，
ＩＮＶ２…インバータ回路MN1, MN2 ... N-type MOSFETs, MP1 to MP6 ...
P-type MOSFETs, IN1, IN2, IN3 ... ECL level input signal terminals, D1, D2 ... Memory circuit data lines, MC ... Memory cells, Din ... Write information input terminal, WE ... Write control signal input terminal, INV1,
INV2 ... Inverter circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】フリップフロップ回路で構成されたメモリ
セルを具備し、 上記フリップフロップ回路の第１ノードと第２ノードと
にドレインとゲートがそれぞれ接続された第１の導電型
の第１のＭＯＳＦＥＴ（ＭＰ５）と、 上記フリップフロップ回路の上記第２ノードと上記第１
ノードとにドレインとゲートがそれぞれ接続された第１
の導電型の第１のＭＯＳＦＥＴ（ＭＰ６）と、 上記フリップフロップ回路の上記第１ノードにドレイン
が接続され、ゲートがワード線（ＷＬ）に接続された第
２導電型の第３のＭＯＳＦＥＴ（ＭＮ１）と、 上記フリップフロップ回路の上記第２ノードにドレイン
が接続され、ゲートが上記ワード線（ＷＬ）に接続され
た第２導電型の第４のＭＯＳＦＥＴ（ＭＮ２）と、 上記フリップフロップ回路の上記第１ノードと上記第２
ノードとにドレインとゲートがそれぞれ接続された第１
の導電型の第５のＭＯＳＦＥＴ（ＭＰ１）と、 上記フリップフロップ回路の上記第２ノードと上記第１
ノードとにドレインとゲートがそれぞれ接続された第１
の導電型の第６のＭＯＳＦＥＴ（ＭＰ２）と、 上記第５のＭＯＳＦＥＴ（ＭＰ１）のソースにドレイン
が接続され、ゲートに所定の電位（Ｖｐ）が印加される
第１の導電型の第７のＭＯＳＦＥＴ（ＭＰ３）と、 上記第６のＭＯＳＦＥＴ（ＭＰ２）のソースにドレイン
が接続され、ゲートに上記所定の電位（Ｖｐ）が印加さ
れる第１の導電型の第８のＭＯＳＦＥＴ（ＭＰ４）とに
よって上記メモリセルが構成され、 上記第７のＭＯＳＦＥＴ（ＭＰ３）のソースと上記第８
のＭＯＳＦＥＴ（ＭＰ４）のソースとはそれぞれ第１の
データ線（Ｄ１）と第２のデータ線（Ｄ２）とに接続さ
れたことを特徴とする半導体集積回路。1. A first conductivity type first MOSFET comprising a memory cell formed of a flip-flop circuit, wherein a drain and a gate are respectively connected to a first node and a second node of the flip-flop circuit. (MP5), the second node and the first node of the flip-flop circuit
First with drain and gate connected to node respectively
Conductive type first MOSFET (MP6) and a second conductive type third MOSFET (MN1) having a drain connected to the first node of the flip-flop circuit and a gate connected to the word line (WL). ), A drain of the flip-flop circuit is connected to the second node, and a gate of the flip-flop circuit is connected to the word line (WL). The first node and the second
First with drain and gate connected to node respectively
Conductive type fifth MOSFET (MP1), the second node of the flip-flop circuit and the first
First with drain and gate connected to node respectively
The sixth MOSFET (MP2) of conductivity type and the drain of the fifth MOSFET (MP1) are connected to the sources, and the predetermined potential (Vp) is applied to the gate of the seventh MOSFET of the first conductivity type. By the MOSFET (MP3) and the eighth MOSFET (MP4) of the first conductivity type in which the drain is connected to the source of the sixth MOSFET (MP2) and the predetermined potential (Vp) is applied to the gate. The memory cell is configured, and the source of the seventh MOSFET (MP3) and the eighth MOSFET
The source of the MOSFET (MP4) is connected to the first data line (D1) and the second data line (D2), respectively. 【請求項２】上記第１導電型はＰチャネル型であり、上
記第２導電型はＮチャネル型であることを特徴とする請
求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the first conductivity type is a P-channel type and the second conductivity type is an N-channel type. 【請求項３】上記ワード線を駆動することにより、上記
第１のデータ線と上記第２のデータ線のすくなくともい
ずれか一方に流れる電流を検出して記憶情報を読み出す
ことを特徴とする請求項１又は請求項２のいずれかに記
載の半導体集積回路。3. The memory information is read by driving the word line to detect a current flowing through at least one of the first data line and the second data line. The semiconductor integrated circuit according to claim 1 or claim 2.