JP4742295B2 - Method for manufacturing thin film transistor panel - Google Patents

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Description

この発明は薄膜トランジスタパネルの製造方法に関する。   The present invention relates to a method for manufacturing a thin film transistor panel.

従来の薄膜トランジスタパネルの製造方法には、基板上にゲート電極及びゲート絶縁膜を形成し、ゲート電極上におけるゲート絶縁膜の上面のデバイスエリアに、成膜されたアモルファスシリコン膜をフォトリソグラフィ法によりパターニングすることにより、半導体薄膜を形成し、半導体薄膜の上面両側に、成膜されたソース・ドレイン電極形成用膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極及びドレイン電極を形成するようにしたものがある。（例えば、特許文献１参照）。   In a conventional method for manufacturing a thin film transistor panel, a gate electrode and a gate insulating film are formed on a substrate, and the amorphous silicon film formed on the gate electrode on the upper surface of the gate insulating film is patterned by a photolithography method. By forming a semiconductor thin film and patterning the formed source / drain electrode forming film on both sides of the upper surface of the semiconductor thin film by a photolithography method, a source electrode and a drain electrode are formed. There is. (For example, refer to Patent Document 1).

特開平１−９５５６１号公報（第１図）Japanese Patent Laid-Open No. 1-95561 (FIG. 1)

しかしながら、上記従来の薄膜トランジスタパネルの製造方法では、デバイスエリアに半導体薄膜を形成するためのフォトリソグラフィ工程と、ソース電極及びドレイン電極を形成するためのフォトリソグラフィ工程とが別々であるため、フォトリソグラフィ工程数が多く、生産性が低いという問題があった。   However, in the above-described conventional method for manufacturing a thin film transistor panel, the photolithography process for forming the semiconductor thin film in the device area and the photolithography process for forming the source electrode and the drain electrode are separate, so the photolithography process There was a problem that there were many numbers and productivity was low.

そこで、この発明は、フォトリソグラフィ工程数を少なくすることができる薄膜トランジスタパネルの製造方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a method of manufacturing a thin film transistor panel that can reduce the number of photolithography processes.

この発明は、上記目的を達成するため、基板上にボトムゲート型の薄膜トランジスタが設けられた薄膜トランジスタパネルの製造方法であって、前記基板上に、ゲート電極、ゲート線及び前記ゲート線の外部接続端子となる第１金属膜を形成する工程と、前記基板の上面、並びに、前記第１の金属膜における前記ゲート電極となる領域、前記ゲート線となる領域及び前記外部接続端子となる領域の上面に、ゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜の上面に真性アモルファスシリコン膜を成膜する工程と、前記真性アモルファスシリコン膜の上面にチャネル保護膜を形成する工程と、前記真性アモルファスシリコン膜及び前記チャネル保護膜の上面にｎ型アモルファスシリコン膜を成膜する工程と、前記第１の金属膜における前記外部接続端子となる領域の端面が露出しないように前記ｎ型アモルファスシリコン膜、前記真性アモルファスシリコン膜及び前記ゲート絶縁膜にコンタクトホールを形成して、前記第１の金属膜における前記外部接続端子となる領域の一部を露出させる工程と、前記ｎ型アモルファスシリコン膜の上面に第２の金属膜を成膜する工程と、前記第２の金属膜の上面に設けられたレジストパーンをマスクにして前記第２の金属膜をウェットエッチングでパターニングすることにより、前記薄膜トランジスタにおけるソース電極とドレイン電極とを形成すると共に、前記コンタクトホールの全域と前記ｎ型アモルファスシリコン膜の上面に島状に前記第２の金属膜を残存させる工程と、前記レジストパターンを剥離した後、前記ソース電極、前記ドレイン電極及び前記島状に残存する第２の金属膜をマスクにして前記ｎ型アモルファスシリコン膜と前記真性アモルファスシリコン膜とをドライエッチングでパターニングする工程と、ＩＴＯ膜をパターニングして、前記ソース電極に接続する画素電極を形成すると共に、前記島状に残存する第２の金属膜の上面に前記ＩＴＯ膜を残存させる工程と、を含むことを特徴とするものである。
The present invention, in order to achieve the above object, there is provided a method of manufacturing a thin film transistor panel bottom gate type thin film transistor provided on the substrate, on the substrate, the external connection terminal of the gate electrode, the gate line and the gate line Forming a first metal film to be formed on the upper surface of the substrate, and on the upper surface of the region of the first metal film serving as the gate electrode, the region serving as the gate line, and the region serving as the external connection terminal. A step of forming a gate insulating film, a step of forming an intrinsic amorphous silicon film on the upper surface of the gate insulating film, a step of forming a channel protective film on the upper surface of the intrinsic amorphous silicon film, and the intrinsic amorphous silicon Forming an n-type amorphous silicon film on the upper surface of the film and the channel protective film; and Contact holes are formed in the n-type amorphous silicon film, the intrinsic amorphous silicon film, and the gate insulating film so as not to expose the end face of the region serving as a connection terminal, and serve as the external connection terminal in the first metal film. A step of exposing a part of the region; a step of forming a second metal film on the upper surface of the n-type amorphous silicon film; and a resist pattern provided on the upper surface of the second metal film as a mask. By patterning the second metal film by wet etching, a source electrode and a drain electrode in the thin film transistor are formed, and the second electrode is formed in an island shape over the entire contact hole and the upper surface of the n-type amorphous silicon film. A step of leaving a metal film, and after removing the resist pattern, the source electrode, the drain Patterning the n-type amorphous silicon film and the intrinsic amorphous silicon film by dry etching using the metal electrode and the second metal film remaining in the island shape as a mask; patterning the ITO film; and Forming a pixel electrode connected to the second metal film, and allowing the ITO film to remain on the upper surface of the second metal film remaining in an island shape .

この発明によれば、ソース・ドレイン電極、オーミックコンタクト層及び半導体薄膜を１回のフォトリソグラフィ工程で形成しているので、フォトリソグラフィ工程数を少なくすることができ、生産性を向上することができる。   According to the present invention, since the source / drain electrodes, the ohmic contact layer, and the semiconductor thin film are formed by one photolithography process, the number of photolithography processes can be reduced and the productivity can be improved. .

図１はこの発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図を示す。この場合、図１の左側から右側に向かって、画素電極１２を含む薄膜トランジスタ１１の部分の断面図、ドレイン線（信号線）１５の部分の断面図、ドレイン線１５の外部接続端子２１の部分の断面図、ゲート線（走査線）３の外部接続端子３１の部分の断面図を示す。   FIG. 1 shows a cross-sectional view of a main part of an example of a thin film transistor panel manufactured by the manufacturing method of the present invention. In this case, from the left side to the right side of FIG. 1, the cross-sectional view of the thin film transistor 11 including the pixel electrode 12, the cross-sectional view of the drain line (signal line) 15, and the external connection terminal 21 portion of the drain line 15. Sectional drawing and sectional drawing of the part of the external connection terminal 31 of the gate line (scanning line) 3 are shown.

まず、画素電極１２を含む薄膜トランジスタ１１の部分について説明する。ガラス基板１の上面の所定の箇所にはアルミニウム合金からなるゲート電極２及び該ゲート電極２に接続されたゲート線３が設けられている。ゲート電極２及びゲート線３を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜４が設けられている。   First, a portion of the thin film transistor 11 including the pixel electrode 12 will be described. A gate electrode 2 made of an aluminum alloy and a gate line 3 connected to the gate electrode 2 are provided at predetermined locations on the upper surface of the glass substrate 1. A gate insulating film 4 made of silicon nitride is provided on the upper surface of the glass substrate 1 including the gate electrode 2 and the gate line 3.

ゲート電極２上におけるゲート絶縁膜４の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜５が設けられている。半導体薄膜５の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜６が設けられている。チャネル保護膜６の上面両側及びその両側における半導体薄膜５の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層７、８が設けられている。   A semiconductor thin film 5 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the gate insulating film 4 on the gate electrode 2. A channel protective film 6 made of silicon nitride is provided at substantially the center of the upper surface of the semiconductor thin film 5. Ohmic contact layers 7 and 8 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 6 and on the upper surface of the semiconductor thin film 5 on both sides thereof.

一方のオーミックコンタクト層７の上面にはクロムからなるソース電極９が設けられている。他方のオーミックコンタクト層８の上面にはクロムからなるドレイン電極１０が設けられている。そして、ゲート電極２、ゲート絶縁膜４、半導体薄膜５、チャネル保護膜６、オーミックコンタクト層７、８、ソース電極９及びドレイン電極１０により、ボトムゲート型の薄膜トランジスタ１１が構成されている。   A source electrode 9 made of chromium is provided on the upper surface of one ohmic contact layer 7. A drain electrode 10 made of chromium is provided on the upper surface of the other ohmic contact layer 8. The gate electrode 2, the gate insulating film 4, the semiconductor thin film 5, the channel protective film 6, the ohmic contact layers 7 and 8, the source electrode 9 and the drain electrode 10 constitute a bottom gate type thin film transistor 11.

ゲート絶縁膜４の上面の所定の箇所にはＩＴＯからなる画素電極１２がソース電極９に接続されて設けられている。画素電極１２及び薄膜トランジスタ１１を含むゲート絶縁膜４の上面には窒化シリコンからなるオーバーコート膜１３が設けられている。この場合、オーバーコート膜１３の画素電極１２の大部分に対応する領域には開口部１４が設けられている。   A pixel electrode 12 made of ITO is connected to the source electrode 9 at a predetermined location on the upper surface of the gate insulating film 4. An overcoat film 13 made of silicon nitride is provided on the upper surface of the gate insulating film 4 including the pixel electrode 12 and the thin film transistor 11. In this case, an opening 14 is provided in a region corresponding to most of the pixel electrode 12 of the overcoat film 13.

次に、ドレイン線１５の部分について説明する。ドレイン線１５は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの３層構造となっており、オーバーコート膜１３によって覆われている。この場合、ドレイン線１５の一端部、つまり、真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの各一端部は、薄膜トランジスタ１１の半導体薄膜５、他方のオーミックコンタクト層８及びドレイン電極１０にそれぞれ接続されている。   Next, the drain line 15 will be described. The drain line 15 has a three-layer structure of an intrinsic amorphous silicon film 15 a, an n-type amorphous silicon film 15 b and a chromium film 15 c sequentially provided on the upper surface of the gate insulating film 4, and is covered with the overcoat film 13. . In this case, one end of the drain line 15, that is, each end of the intrinsic amorphous silicon film 15a, the n-type amorphous silicon film 15b, and the chromium film 15c is connected to the semiconductor thin film 5 of the thin film transistor 11, the other ohmic contact layer 8, and the drain electrode. 10 are connected to each other.

次に、ドレイン線１５の外部接続端子２１の部分について説明する。外部接続端子２１は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂ及びクロム膜２１ｃの３層構造となっている。このうち、最上層のクロム膜２１ｃは、オーバーコート膜１３に設けられた開口部２２を介して露出されている。   Next, the portion of the external connection terminal 21 of the drain line 15 will be described. The external connection terminal 21 has a three-layer structure of an intrinsic amorphous silicon film 21a, an n-type amorphous silicon film 21b, and a chromium film 21c sequentially provided on the upper surface of the gate insulating film 4. Among these, the uppermost chromium film 21 c is exposed through the opening 22 provided in the overcoat film 13.

そして、ドレイン線１５の他端部、つまり、真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの各他端部は、外部接続端子２１の真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂ及びクロム膜２１ｃにそれぞれ接続されている。   The other end of the drain line 15, that is, the other end of the intrinsic amorphous silicon film 15a, the n-type amorphous silicon film 15b, and the chromium film 15c is connected to the intrinsic amorphous silicon film 21a of the external connection terminal 21, the n-type amorphous silicon. The film 21b and the chromium film 21c are connected to each other.

次に、ゲート線３の外部接続端子３１の部分について説明する。外部接続端子３１は、下から順に、アルミニウム合金膜３１ａ、真性アモルファスシリコン膜３１ｂ、ｎ型アモルファスシリコン膜３１ｃ、クロム膜３１ｄ及びＩＴＯ膜３１ｅの５層構造となっている。このうち、アルミニウム合金膜３１ａは、ガラス基板１の上面に設けられ、ゲート線３を介して薄膜トランジスタ１１のゲート電極２に接続されている。   Next, the portion of the external connection terminal 31 of the gate line 3 will be described. The external connection terminal 31 has a five-layer structure of an aluminum alloy film 31a, an intrinsic amorphous silicon film 31b, an n-type amorphous silicon film 31c, a chromium film 31d, and an ITO film 31e in order from the bottom. Among these, the aluminum alloy film 31 a is provided on the upper surface of the glass substrate 1, and is connected to the gate electrode 2 of the thin film transistor 11 through the gate line 3.

真性アモルファスシリコン膜３１ｂ及びｎ型アモルファスシリコン膜３１ｃは、ゲート絶縁膜４の上面に島状に設けられている。ここで、島状とは、他の要素とは物理的及び電気的に分離されているという意味合いであり、以下において、同様の定義で用いられる。クロム膜３１ｄは、ｎ型アモルファスシリコン膜３１ｃの上面に島状に設けられ、且つ、ｎ型アモルファスシリコン膜３１ｃ、真性アモルファスシリコン膜３１ｂ及びゲート絶縁膜４に設けられた開口部３２を介してアルミニウム合金膜３１ａに接続されている。ＩＴＯ膜３１ｅは、クロム膜３１ｄの上面に島状に設けられ、且つ、オーバーコート膜１３に設けられた開口部３３を介して露出されている。   The intrinsic amorphous silicon film 31 b and the n-type amorphous silicon film 31 c are provided in an island shape on the upper surface of the gate insulating film 4. Here, the island shape means that it is physically and electrically separated from other elements, and is used in the same definition below. The chromium film 31d is provided in an island shape on the upper surface of the n-type amorphous silicon film 31c, and is formed through an opening 32 provided in the n-type amorphous silicon film 31c, the intrinsic amorphous silicon film 31b, and the gate insulating film 4. It is connected to the alloy film 31a. The ITO film 31e is provided in an island shape on the upper surface of the chromium film 31d, and is exposed through the opening 33 provided in the overcoat film 13.

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の所定の個所に、スパッタ法により成膜されたアルミニウム合金膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２、ゲート線３及びアルミニウム合金膜３１ａを形成する。次に、ゲート電極２等を含むガラス基板１の上面に、ＣＶＤ法により、窒化シリコンからなるゲート絶縁膜４、真性アモルファスシリコン膜４１及び窒化シリコン膜４２を連続して成膜する。   Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 2, an aluminum alloy film formed by sputtering at a predetermined location on the upper surface of the glass substrate 1 is patterned by photolithography to thereby obtain a gate electrode 2, a gate line 3 and an aluminum alloy. A film 31a is formed. Next, a gate insulating film 4 made of silicon nitride, an intrinsic amorphous silicon film 41, and a silicon nitride film 42 are successively formed on the upper surface of the glass substrate 1 including the gate electrode 2 and the like by CVD.

次に、窒化シリコン膜４２をフォトリソグラフィ法によりパターニングすることにより、図３に示すように、チャネル保護膜６を形成する。この場合、チャネル保護膜６下以外の領域における真性アモルファスシリコン膜４１の上面が露出されるため、この露出された上面に自然酸化膜（図示せず）が形成される。そこで、次に、この自然酸化膜をＮＨ4Ｆ（フッ化アンモニウム溶液）を用いて除去する。 Next, the silicon nitride film 42 is patterned by photolithography to form the channel protective film 6 as shown in FIG. In this case, since the upper surface of the intrinsic amorphous silicon film 41 in the region other than the region under the channel protective film 6 is exposed, a natural oxide film (not shown) is formed on the exposed upper surface. Then, next, this natural oxide film is removed using NH 4 F (ammonium fluoride solution).

次に、図４に示すように、チャネル保護膜６を含む真性アモルファスシリコン膜４１の上面に、ＣＶＤ法により、ｎ型アモルファスシリコン膜４３を成膜する。次に、図５に示すように、アルミニウム合金膜３１ａ上におけるｎ型アモルファスシリコン膜４３、真性アモルファスシリコン膜４１及びゲート絶縁膜４に、フォトリソグラフィ法により、開口部３２を連続して形成する。   Next, as shown in FIG. 4, an n-type amorphous silicon film 43 is formed on the upper surface of the intrinsic amorphous silicon film 41 including the channel protective film 6 by the CVD method. Next, as shown in FIG. 5, openings 32 are continuously formed in the n-type amorphous silicon film 43, the intrinsic amorphous silicon film 41, and the gate insulating film 4 on the aluminum alloy film 31a by photolithography.

次に、図６に示すように、開口部３２を介して露出されたアルミニウム合金膜３１ａの上面を含むｎ型アモルファスシリコン膜４３の上面に、スパッタ法により、クロム膜４４を成膜する。次に、クロム膜４４の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜４５ａ〜４５ｅを形成する。   Next, as shown in FIG. 6, a chromium film 44 is formed on the upper surface of the n-type amorphous silicon film 43 including the upper surface of the aluminum alloy film 31a exposed through the opening 32 by sputtering. Next, the resist film 45a-45e is formed in each predetermined location of the upper surface of the chromium film | membrane 44 by patterning the apply | coated resist film by the photolithographic method.

この場合、レジスト膜４５ａはドレイン電極１０を形成するためのものであり、レジスト膜４５ｂはソース電極９を形成するためのものであり、レジスト膜４５ｃはドレイン線１５を形成するためのものであり、レジスト膜４５ｄはドレイン線１５の外部接続端子２１を形成するためのものであり、レジスト膜４５ｅはゲート線３の外部接続端子３１の一部を形成するためのものである。   In this case, the resist film 45a is for forming the drain electrode 10, the resist film 45b is for forming the source electrode 9, and the resist film 45c is for forming the drain line 15. The resist film 45d is for forming the external connection terminal 21 of the drain line 15, and the resist film 45e is for forming a part of the external connection terminal 31 of the gate line 3.

次に、レジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、クロム膜４４、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１を順次エッチングすると、図７に示すようになる。すなわち、レジスト膜４５ａ下にドレイン電極１０及びオーミックコンタクト層８が形成され、レジスト膜４５ｂ下にソース電極９及びオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。   Next, when the chromium film 44, the n-type amorphous silicon film 43, and the intrinsic amorphous silicon film 41 are sequentially etched using the resist films 45a to 45e (including the channel protective film 6) as a mask, the result is as shown in FIG. That is, the drain electrode 10 and the ohmic contact layer 8 are formed under the resist film 45a, the source electrode 9 and the ohmic contact layer 7 are formed under the resist film 45b, and under both the ohmic contact layers 7 and 8 and the channel protective film 6. A semiconductor thin film 5 is formed.

また、レジスト膜４５ｃ下にクロム膜１５ｃ、ｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａからなる３層構造のドレイン線１５が形成される。また、レジスト膜４５ｄ下にクロム膜２１ｃ、ｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａからなる３層構造の外部接続端子２１が形成される。さらに、レジスト膜４５ｅ下にクロム膜３１ｄ、ｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。   A drain line 15 having a three-layer structure including a chromium film 15c, an n-type amorphous silicon film 15b, and an intrinsic amorphous silicon film 15a is formed under the resist film 45c. In addition, an external connection terminal 21 having a three-layer structure including a chromium film 21c, an n-type amorphous silicon film 21b, and an intrinsic amorphous silicon film 21a is formed under the resist film 45d. Further, a chromium film 31d, an n-type amorphous silicon film 31c, and an intrinsic amorphous silicon film 31b are formed under the resist film 45e.

次に、レジスト膜４５ａ〜４５ｅを剥離すると、図８に示すようになる。次に、図９に示すように、スパッタ法により成膜されたＩＴＯ膜（透明導電膜）をフォトリソグラフィ法によりパターニングすることにより、ゲート絶縁膜４の上面に画素電極１２をソース電極９に接続させて形成し、またクロム膜３１ｄの上面にＩＴＯ膜を３１ｅを形成する。この状態では、アルミニウム合金膜３１ａ、真性アモルファスシリコン膜３１ｂ、ｎ型アモルファスシリコン膜３１ｃ、クロム膜２３ｄ及びＩＴＯ膜３１ｅにより、ゲート線３の外部接続端子３１が形成されている。   Next, when the resist films 45a to 45e are peeled, a state as shown in FIG. 8 is obtained. Next, as shown in FIG. 9, the pixel electrode 12 is connected to the source electrode 9 on the upper surface of the gate insulating film 4 by patterning the ITO film (transparent conductive film) formed by the sputtering method by the photolithography method. An ITO film 31e is formed on the upper surface of the chromium film 31d. In this state, the external connection terminal 31 of the gate line 3 is formed by the aluminum alloy film 31a, the intrinsic amorphous silicon film 31b, the n-type amorphous silicon film 31c, the chromium film 23d, and the ITO film 31e.

ここで、ゲート線３の外部接続端子３１形成領域において、クロム膜３１ｄの上面にＩＴＯ膜を３１ｅを形成するのは、成膜されたＩＴＯ膜をＩＴＯ用のエッチング液を用いてエッチングするとき、エッチング液が開口部３２内に染み込んでアルミニウム合金膜３１ａを侵食するのを防止するためである。   Here, in the external connection terminal 31 formation region of the gate line 3, the ITO film 31e is formed on the upper surface of the chromium film 31d when the formed ITO film is etched using an etching solution for ITO. This is to prevent the etchant from penetrating into the opening 32 and eroding the aluminum alloy film 31a.

次に、図１に示すように、画素電極１２及び薄膜トランジスタ１１等を含むゲート絶縁膜４の上面に、ＣＶＤ法により、窒化シリコンからなるオーバーコート膜１３を成膜する。次に、フォトリソグラフィ法により、オーバーコート膜１３の画素電極１２の大部分に対応する領域に開口部１４を形成し、また外部接続端子２１、３１のクロム膜２１ｃ及びＩＴＯ膜３１ｅ上におけるオーバーコート膜１３に開口部２２、３３を形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。   Next, as shown in FIG. 1, an overcoat film 13 made of silicon nitride is formed on the upper surface of the gate insulating film 4 including the pixel electrode 12 and the thin film transistor 11 by the CVD method. Next, the opening 14 is formed in a region corresponding to most of the pixel electrode 12 of the overcoat film 13 by photolithography, and the overcoat on the chromium film 21c and the ITO film 31e of the external connection terminals 21 and 31 is formed. Openings 22 and 33 are formed in the film 13. Thus, the thin film transistor panel shown in FIG. 1 is obtained.

ところで、上記製造方法では、図６に示すように、レジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、クロム膜４４、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１を順次エッチングして、図７に示すように、例えば、レジスト膜４５ａ下にドレイン電極１０及びオーミックコンタクト層８を形成し、レジスト膜４５ｂ下にソース電極９及びオーミックコンタクト層７を形成し、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５を形成しているので、上記従来の場合と比較して、レジスト膜の形成（フォトリソグラフィ工程数）を１回だけ少なくすることができ、その分だけ生産性を向上することができる。   In the above manufacturing method, as shown in FIG. 6, the chromium film 44, the n-type amorphous silicon film 43, and the intrinsic amorphous silicon film 41 are sequentially etched using the resist films 45a to 45e (including the channel protective film 6) as a mask. Then, as shown in FIG. 7, for example, the drain electrode 10 and the ohmic contact layer 8 are formed under the resist film 45a, the source electrode 9 and the ohmic contact layer 7 are formed under the resist film 45b, and both the ohmic contact layers are formed. Since the semiconductor thin film 5 is formed under the layers 7 and 8 and the channel protective film 6, the formation of the resist film (the number of photolithography steps) can be reduced only once as compared with the conventional case. Productivity can be improved by that amount.

ちなみに、上記製造方法では、フォトリソグラフィ工程は、図２に示すゲート電極２等形成工程、図３に示すチャネル保護膜６形成工程、図５に示す開口部３２形成工程、図６に示すレジスト膜４５ａ〜４５ｅ形成工程、図８に示す画素電極１２等形成工程、図１に示す開口部１４、２２、３３形成工程の合計６回である。   Incidentally, in the above manufacturing method, the photolithography process includes the gate electrode 2 formation process shown in FIG. 2, the channel protection film 6 formation process shown in FIG. 3, the opening 32 formation process shown in FIG. 5, and the resist film shown in FIG. 45 a to 45 e forming process, the pixel electrode 12 forming process shown in FIG. 8, and the openings 14, 22 and 33 forming process shown in FIG.

（他の製造方法その１）
図６に示すように、レジスト膜４５ａ〜４５ｅを形成した後に、レジスト膜４５ａ〜４５ｅをマスクとして、クロム膜４４をウェットエッチングすると、図１０に示すように、レジスト膜４５ａ下にドレイン電極１０が形成され、レジスト膜４５ｂ下にソース電極９が形成され、レジスト膜４５ｃ、４５ｄ、４５ｅ下にクロム膜１５ｃ、２１ｃ、３１ｄが形成される。 (Other manufacturing method 1)
As shown in FIG. 6, after the resist films 45a to 45e are formed, the chromium film 44 is wet-etched using the resist films 45a to 45e as a mask. As shown in FIG. 10, the drain electrode 10 is formed under the resist film 45a. The source electrode 9 is formed under the resist film 45b, and the chromium films 15c, 21c, and 31d are formed under the resist films 45c, 45d, and 45e.

次に、同じレジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１をドライエッチングすると、図７に示すようになる。すなわち、レジスト膜４５ａ下のドレイン電極１０下にオーミックコンタクト層８が形成され、レジスト膜４５ｂ下のソース電極９下にオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。   Next, when the n-type amorphous silicon film 43 and the intrinsic amorphous silicon film 41 are dry-etched using the same resist films 45a to 45e (including the channel protective film 6) as a mask, the result is as shown in FIG. That is, the ohmic contact layer 8 is formed under the drain electrode 10 under the resist film 45a, the ohmic contact layer 7 is formed under the source electrode 9 under the resist film 45b, and both the ohmic contact layers 7 and 8 and the channel protective film 6 are formed. A semiconductor thin film 5 is formed below.

また、レジスト膜４５ｃ下のクロム膜１５ｃ下にｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａが形成される。また、レジスト膜４５ｄ下のクロム膜２１ｃ下にｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａが形成される。さらに、レジスト膜４５ｅ下のクロム膜３１ｄ下にｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。   Further, an n-type amorphous silicon film 15b and an intrinsic amorphous silicon film 15a are formed under the chromium film 15c under the resist film 45c. Further, an n-type amorphous silicon film 21b and an intrinsic amorphous silicon film 21a are formed under the chromium film 21c under the resist film 45d. Further, an n-type amorphous silicon film 31c and an intrinsic amorphous silicon film 31b are formed under the chromium film 31d under the resist film 45e.

そして、この製造方法によれば、例えば、ドレイン線１５形成領域において、クロム膜１５ｃ下に形成すべきｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａをドライエッチングにより形成しているため、ｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａにサイドエッチングが生じないようにすることができる。したがって、ドレイン線１５を下から順に真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの３層構造としても、そのうちの真性アモルファスシリコン膜１５ａ及びｎ型アモルファスシリコン膜１５ｂにサイドエッチングが生じないようにすることができる。   According to this manufacturing method, for example, in the drain line 15 formation region, the n-type amorphous silicon film 15b and the intrinsic amorphous silicon film 15a to be formed under the chromium film 15c are formed by dry etching. Side etching can be prevented from occurring in the amorphous silicon film 15b and the intrinsic amorphous silicon film 15a. Therefore, even if the drain line 15 has a three-layer structure of the intrinsic amorphous silicon film 15a, the n-type amorphous silicon film 15b, and the chromium film 15c in order from the bottom, side etching is performed on the intrinsic amorphous silicon film 15a and the n-type amorphous silicon film 15b. It can be prevented from occurring.

ところで、レジスト膜４５ａ〜４５ｅをマスクとしてドライエッチング（プラズマエッチング）を行なうと、レジスト膜４５ａ〜４５ｅの表面に表面変質層が形成される。その要因としては、プラズマからの紫外線等の照射によりレジスト表面が架橋して変質したり、プラズマの熱によりレジスト表面が硬化して変質したり、エッチングガス中にＦ等のハロゲン系元素が含まれていると、このハロゲン系元素とレジストとの反応によりレジスト表面が変質したりすることが挙げられる。   By the way, when dry etching (plasma etching) is performed using the resist films 45a to 45e as masks, surface-modified layers are formed on the surfaces of the resist films 45a to 45e. The cause is that the resist surface is cross-linked and altered by irradiation with ultraviolet rays from plasma, the resist surface is hardened and altered by the heat of the plasma, and halogen-based elements such as F are contained in the etching gas. In this case, the resist surface may be altered by the reaction between the halogen element and the resist.

このように、レジスト膜４５ａ〜４５ｅの表面に表面変質層が形成された場合には、表面変質層がレジスト剥離液に溶解しないため、表面変質層残渣が発生し、レジスト剥離不良となる。そこで、次に、このような表面変質層残渣が発生しないようにすることができる製造方法について説明する。   As described above, when the surface-modified layer is formed on the surfaces of the resist films 45a to 45e, the surface-modified layer is not dissolved in the resist stripping solution, and thus a surface-modified layer residue is generated, resulting in resist stripping failure. Then, the manufacturing method which can prevent such a surface alteration layer residue from generating next is demonstrated.

（他の製造方法その２）
図１０に示すように、レジスト膜４５ａ〜４５ｅ下にドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄをウェットエッチングにより形成した後に、レジスト膜４５ａ〜４５ｅを剥離すると、図１１に示すようになる。次に、ドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄ（チャネル保護膜６を含む）をマスクとして、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１をドライエッチングすると、図８に示すようになる。 (Other manufacturing method 2)
As illustrated in FIG. 10, after the drain electrode 10, the source electrode 9, and the chromium films 15c, 21c, and 31d are formed by wet etching under the resist films 45a to 45e, the resist films 45a to 45e are peeled off, and as illustrated in FIG. It becomes like this. Next, when the n-type amorphous silicon film 43 and the intrinsic amorphous silicon film 41 are dry-etched using the drain electrode 10, the source electrode 9, and the chromium films 15c, 21c, and 31d (including the channel protective film 6) as a mask, FIG. As shown.

すなわち、ドレイン電極１０下にオーミックコンタクト層８が形成され、ソース電極９下にオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。また、クロム膜１５ｃ下にｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａが形成される。また、クロム膜２１ｃ下にｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａが形成される。さらに、クロム膜３１ｄ下にｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。   That is, the ohmic contact layer 8 is formed under the drain electrode 10, the ohmic contact layer 7 is formed under the source electrode 9, and the semiconductor thin film 5 is formed under both the ohmic contact layers 7, 8 and the channel protective film 6. Further, an n-type amorphous silicon film 15b and an intrinsic amorphous silicon film 15a are formed under the chromium film 15c. Further, an n-type amorphous silicon film 21b and an intrinsic amorphous silicon film 21a are formed under the chromium film 21c. Further, an n-type amorphous silicon film 31c and an intrinsic amorphous silicon film 31b are formed under the chromium film 31d.

そして、この製造方法によれば、レジスト膜４５ａ〜４５ｅ下にドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄをウェットエッチングにより形成した状態では、レジスト膜４５ａ〜４５ｅの表面に表面変質層は形成されないので、この後にレジスト膜４５ａ〜４５ｅをレジスト剥離液を用いて剥離すると、表面変質層残渣は勿論のこと、レジスト残渣も発生しないようにすることができる。   According to this manufacturing method, in the state in which the drain electrode 10, the source electrode 9, and the chromium films 15c, 21c, and 31d are formed under the resist films 45a to 45e by wet etching, surface alteration is performed on the surfaces of the resist films 45a to 45e. Since the layer is not formed, if the resist films 45a to 45e are subsequently stripped using a resist stripping solution, not only the surface-modified layer residue but also the resist residue can be prevented from being generated.

（薄膜トランジスタパネルの他の例）
図１２はこの発明の製造方法により製造された薄膜トランジスタパネルの他の例の要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す場合と大きく異なる点は、画素電極１２をオーバーコート膜１３の上面に設けた点である。この場合の製造方法の一部について説明すると、オーバーコート膜１３を成膜した後に、ソース電極９及びクロム膜２１ｃ、３１ｄ上におけるオーバーコート膜１３に、フォトリソグラフィ法により、開口部１６、２２、３３を形成する。 (Other examples of thin film transistor panels)
FIG. 12 shows a cross-sectional view of the main part of another example of the thin film transistor panel manufactured by the manufacturing method of the present invention. In this thin film transistor panel, the main difference from the case shown in FIG. 1 is that the pixel electrode 12 is provided on the upper surface of the overcoat film 13. A part of the manufacturing method in this case will be described. After forming the overcoat film 13, the openings 16, 22, and 22 are formed on the overcoat film 13 on the source electrode 9 and the chromium films 21c and 31d by photolithography. 33 is formed.

次に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、オーバーコート膜１３の上面に画素電極１２を開口部１６を介してソース電極９に接続させて形成し、またオーバーコート膜１３の上面にＩＴＯ膜３１ｅを開口部３３を介してクロム膜３１ｄに接続させて形成する。かくして、図１２に示す薄膜トランジスタパネルが得られる。   Next, the ITO film formed by sputtering is patterned by photolithography to form the pixel electrode 12 connected to the source electrode 9 through the opening 16 on the upper surface of the overcoat film 13, and An ITO film 31e is formed on the upper surface of the overcoat film 13 by being connected to the chromium film 31d through the opening 33. Thus, the thin film transistor panel shown in FIG. 12 is obtained.

この場合の製造方法でのフォトリソグラフィ工程は、例えば、図２に示すゲート電極２等形成工程、図３に示すチャネル保護膜６形成工程、図５に示す開口部３２形成工程、図６に示すレジスト膜４５ａ〜４５ｅ形成工程、図１２に示す開口部１６、２２、３３形成工程、図１２に示す画素電極１２等形成工程の合計６回である。なお、上記各実施形態において、ソース電極９及びドレイン電極１０等の材料は、クロムに限らず、Ｔｉ、Ｗ、Ｍｏ等の他の高融点金属であってもよく、またクロムを含むそれらの合金であってもよい。   The photolithography process in the manufacturing method in this case includes, for example, the formation process of the gate electrode 2 and the like shown in FIG. 2, the formation process of the channel protective film 6 shown in FIG. 3, the formation process of the opening 32 shown in FIG. The resist film 45a to 45e forming step, the openings 16, 22, and 33 forming step shown in FIG. 12, and the pixel electrode 12 forming step shown in FIG. In each of the above embodiments, the material for the source electrode 9 and the drain electrode 10 is not limited to chromium, but may be other refractory metals such as Ti, W, and Mo, and alloys thereof containing chromium. It may be.

この発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図。Sectional drawing of the principal part of an example of the thin-film transistor panel manufactured by the manufacturing method of this invention. 図１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the thin-film transistor panel shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図１に示す薄膜トランジスタパネルの他の製造方法その１を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate the other manufacturing method 1 of the thin-film transistor panel shown in FIG. 図１に示す薄膜トランジスタパネルの他の製造方法その２を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate the other manufacturing method 2 of the thin-film transistor panel shown in FIG. この発明の製造方法により製造された薄膜トランジスタパネルの他の例の要部の断面図。Sectional drawing of the principal part of the other example of the thin-film transistor panel manufactured by the manufacturing method of this invention.

符号の説明Explanation of symbols

１ ガラス基板
２ ゲート電極
３ ゲート線
４ ゲート絶縁膜
５ 半導体薄膜
６ チャネル保護膜
７、８ オーミックコンタクト層
９ ソース電極
１０ ドレイン電極
１１ 薄膜トランジスタ
１２ 画素電極
１３ オーバーコート膜
１５ ドレイン線
２１ ドレイン線の外部接続端子
３１ ゲート線の外部接続端子 DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Gate electrode 3 Gate line 4 Gate insulating film 5 Semiconductor thin film 6 Channel protective film 7, 8 Ohmic contact layer 9 Source electrode 10 Drain electrode 11 Thin film transistor 12 Pixel electrode 13 Overcoat film 15 Drain line 21 External connection of drain line Terminal 31 External connection terminal of gate line

Claims (2)

基板上にボトムゲート型の薄膜トランジスタが設けられた薄膜トランジスタパネルの製造方法であって、
前記基板上に、ゲート電極、ゲート線及び前記ゲート線の外部接続端子となる第１金属膜を形成する工程と、
前記基板の上面、並びに、前記第１の金属膜における前記ゲート電極となる領域、前記ゲート線となる領域及び前記外部接続端子となる領域の上面に、ゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜の上面に真性アモルファスシリコン膜を成膜する工程と、
前記真性アモルファスシリコン膜の上面にチャネル保護膜を形成する工程と、
前記真性アモルファスシリコン膜及び前記チャネル保護膜の上面にｎ型アモルファスシリコン膜を成膜する工程と、
前記第１の金属膜における前記外部接続端子となる領域の端面が露出しないように前記ｎ型アモルファスシリコン膜、前記真性アモルファスシリコン膜及び前記ゲート絶縁膜にコンタクトホールを形成して、前記第１の金属膜における前記外部接続端子となる領域の一部を露出させる工程と、
前記ｎ型アモルファスシリコン膜の上面に第２の金属膜を成膜する工程と、
前記第２の金属膜の上面に設けられたレジストパーンをマスクにして前記第２の金属膜をウェットエッチングでパターニングすることにより、前記薄膜トランジスタにおけるソース電極とドレイン電極とを形成すると共に、前記コンタクトホールの全域と前記ｎ型アモルファスシリコン膜の上面に島状に前記第２の金属膜を残存させる工程と、
前記レジストパターンを剥離した後、前記ソース電極、前記ドレイン電極及び前記島状に残存する第２の金属膜をマスクにして前記ｎ型アモルファスシリコン膜と前記真性アモルファスシリコン膜とをドライエッチングでパターニングする工程と、
ＩＴＯ膜をパターニングして、前記ソース電極に接続する画素電極を形成すると共に、前記島状に残存する第２の金属膜の上面に前記ＩＴＯ膜を残存させる工程と、
を含むことを特徴とする薄膜トランジスタパネルの製造方法。 A method of manufacturing a thin film transistor panel in which a bottom gate thin film transistor is provided on a substrate,
Forming a gate electrode, a gate line, and a first metal film serving as an external connection terminal of the gate line on the substrate;
Forming a gate insulating film on the upper surface of the substrate and the upper surface of the region serving as the gate electrode, the region serving as the gate line, and the region serving as the external connection terminal in the first metal film;
Forming an intrinsic amorphous silicon film on the upper surface of the gate insulating film;
Forming a channel protective film on the upper surface of the intrinsic amorphous silicon film;
Forming an n-type amorphous silicon film on top of the intrinsic amorphous silicon film and the channel protective film;
A contact hole is formed in the n-type amorphous silicon film, the intrinsic amorphous silicon film, and the gate insulating film so that an end face of the region serving as the external connection terminal in the first metal film is not exposed. Exposing a part of the region to be the external connection terminal in the metal film;
Forming a second metal film on the upper surface of the n-type amorphous silicon film;
Using the resist pattern provided on the upper surface of the second metal film as a mask, the second metal film is patterned by wet etching to form a source electrode and a drain electrode in the thin film transistor and to form the contact hole. Leaving the second metal film in the form of islands on the entire surface and the upper surface of the n-type amorphous silicon film,
After the resist pattern is peeled off, the n-type amorphous silicon film and the intrinsic amorphous silicon film are patterned by dry etching using the source electrode, the drain electrode, and the second metal film remaining in an island shape as a mask. Process,
Patterning the ITO film to form a pixel electrode connected to the source electrode, and leaving the ITO film on the upper surface of the second metal film remaining in the island shape;
A method for producing a thin film transistor panel, comprising: 前記第１の金属膜はアルミニウム合金からなり、前記第２の金属膜はクロムまたはクロムを含む合金からなることを特徴とする請求項１に記載の薄膜トランジスタパネルの製造方法。 2. The method of manufacturing a thin film transistor panel according to claim 1, wherein the first metal film is made of an aluminum alloy, and the second metal film is made of chromium or an alloy containing chromium .
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