JP4731414B2 - 半導体集積回路装置およびそのテスト方法 - Google Patents

Description

本発明は、半導体集積回路装置およびそのテスト方法に関し、特に、ＰＬＬ（Phase Locked Loop）回路を内蔵した半導体集積回路装置における分周器のテスト技術に関する。

周波数変換を行う回路として、ＰＬＬ回路がよく知られている。このＰＬＬ回路には、リファレンスクロック信号やＬｏ（局部発振）信号の周波数を比較周波数に落とすための分周器（プリスケーラ）が備えられており、開発段階あるいは量産、出荷の際に、ＰＬＬ回路を測定・検査する必要がある。このようなＰＬＬ回路は、半導体集積回路装置に内蔵されることも多い。ＰＬＬ回路の測定においては、電圧制御発振器（ＶＣＯ）の自己発振の影響をなくして、外部機器から評価を行いたい周波数、パワーの信号を分周器に入力し、出力信号の周波数をモニタすることで入力感度を測定することが行われる。

図３は、従来の半導体集積回路装置の一つの構成例を示すブロック図である。図３において、通常の動作時には、電圧制御発振器Ｖ１００、バッファＢ１００、分周器ＰＳ、位相比較器ＰＣ、チャージポンプＣＰからなるフィードバックループによるＰＬＬ回路が構成される。そして、分周器ＰＳの出力信号と参照信号入力端子Ｓ１の信号との位相が一致するように電圧制御発振器Ｖ１００の発振周波数が制御される。

電圧制御発振器Ｖ１００の入力端子（電圧制御発振器を構成する差動アンプの出力から正帰還されたベース端子等）をキャパシタＣ１１、Ｃ１２によって外部に入力端子ＩＮ１１、ＩＮ１２として引き出す。テスト時には、入力端子ＩＮ１１、ＩＮ１２に信号発生器からＲＦテスト信号ＴＳをバランＴ１００を介して入力する。この時、ＲＦテスト信号ＴＳのパワーと周波数を掃引することで入力感度テストを行う。

すなわち、電圧制御発振器Ｖ１００は、通常タンク回路を内蔵し、特に電圧制御発振器Ｖ１００を制御するモードを設けていない場合は、動作に必要な電源を回路に与えると同時に電圧制御発振器Ｖ１００は発振を始める。そのため、テストしようとする分周器ＰＳにも、電圧制御発振器Ｖ１００の自走状態の信号が供給されることになる。しかし、外部信号発生器等によって入力端子ＩＮ１１、ＩＮ１２に、電圧制御発振器Ｖ１００の自己発振を制御するのに十分な大きさの信号を入力した場合、電圧制御発振器Ｖ１００の出力信号のパワー・周波数はコントロール可能であり、この制御された信号を分周器ＰＳに供給し、出力を測定することにより入力感度測定を行うことができる。

このような測定方法において、外部から入力する信号強度が電圧制御発振器Ｖ１００の自己発振を十分制御できる範囲内での測定であれば特に不都合はない。しかしながら、図４に示すような入力感度曲線の下限値は、周波数の変化で数十ｄＢも変化する場合がある。この下限値側の測定など、自己発振を制御不可能な低レベルのパワーを入力して測定せざるを得ない場合には、電圧制御発振器Ｖ１００の自走周波数の信号を出力して正確な測定を行うことは困難である。

そこで、正確な測定を行うためにテストモード切り替え手段を設ける半導体集積回路装置が考えられる。図５は、従来の半導体集積回路装置の他の構成例を示すブロック図である。図５において、半導体集積回路装置１０１は、電圧制御発振器Ｖ１０１、分周器ＰＳ、位相比較器ＰＣ、チャージポンプＣＰ、バッファＢ１０、Ｂ１１、電流源Ｉ１０、スイッチＳＷ、キャパシタＣ１１、Ｃ１２、テスト信号入力端子ＩＮ１１、ＩＮ１２、テスト制御端子ＣＯＮ、参照信号入力端子Ｓ１を備える。

通常の動作時には、バッファＢ１０と電圧制御発振器Ｖ１０１とが動作するように、テスト制御端子ＣＯＮの信号によって、電流源Ｉ１０の電流が供給されるようにスイッチＳＷを上側に倒す。電流源Ｉ１０の電流が供給されてバッファＢ１０と電圧制御発振器Ｖ１０１とが動作することで、電圧制御発振器Ｖ１０１、バッファＢ１０、分周器ＰＳ、位相比較器ＰＣ、チャージポンプＣＰからなるフィードバックループによるＰＬＬ回路が構成される。そして、分周器ＰＳの出力信号と参照信号入力端子Ｓ１の信号との位相が一致するように電圧制御発振器Ｖ１０１の発振周波数が制御される。

一方、分周器ＰＳのテスト時においては、バッファＢ１０と電圧制御発振器Ｖ１０１とが動作を停止してバッファＢ１１が動作するように、テスト制御端子ＣＯＮの信号によって、電流源Ｉ１０の電流がバッファＢ１１に供給されるようにスイッチＳＷを下側に倒す。ＲＦテスト信号ＴＳは、バランＴ１００を介してテスト信号入力端子ＩＮ１１、ＩＮ１２に正相および逆相の信号として入力される。さらに、それぞれキャパシタＣ１１、Ｃ１２およびバッファＢ１１を介して分周器ＰＳに入力され、分周器ＰＳのテストが行われる。

なお、関連する技術として、電圧制御発振器を停止させる方法が、例えば特許文献１、２、３において開示されている。これらはいずれも停止あるいは停止解除したときの特性に着目しているものであって、テストをする上での利便性向上を目的とするものではない。

特開昭６１−９００３号公報 特開平４−１２９３１７号公報 特開２００５−１２３９２７号公報

従来の技術によれば、切り替え手段であるスイッチによって確実にテスト信号を分周器に供給して正確なテストを行うことができる。しかし、半導体集積回路装置にテスト信号入力用のバッファＢ１１、スイッチＳＷ、テスト制御端子ＣＯＮ、およびテスト制御端子ＣＯＮに入力されるテスト制御信号によってスイッチＳＷを制御する制御回路を備える必要がある。したがって、これらを半導体集積回路装置内に設けるためにチップ面積が増大してしまう虞がある。

本発明の１つのアスペクトに係る半導体集積回路装置は、参照信号と分周器の出力信号との位相を比較して位相差を検出する位相比較器と、該位相差が一定となるように制御される発振信号を発生する電圧制御発振器と、該発振信号を分周して位相比較器に出力する分周器と、を備えるＰＬＬ回路を含む半導体集積回路装置において、テスト信号入力端子と、テスト信号入力端子と分周器の入力端との間に接続されるバラクタダイオードと、テスト信号入力端子に接続され、テスト信号入力端子に直流電圧が印加される場合に電圧制御発振器の出力側に接続されるバッファ回路を動作しないように制御する制御回路と、を備える。

本発明の１つのアスペクトに係る半導体集積回路装置のテスト方法は、参照信号と分周器の出力信号との位相を比較して位相差を検出する位相比較器と、該位相差が一定となるように制御される発振信号を発生する電圧制御発振器と、該発振信号を分周して位相比較器に出力する分周器と、を備えるＰＬＬ回路と、テスト信号入力端子と、テスト信号入力端子と分周器の入力端との間に接続されるバラクタダイオードと、テスト信号入力端子に接続され、テスト信号入力端子に直流電圧が印加される場合に電圧制御発振器の出力側に接続されるバッファ回路を動作しないように制御する制御回路と、を備え、テスト信号入力端子は、正相および逆相のテスト信号をそれぞれ入力する２個の入力端子で構成され、バラクタダイオードは、ＰＬＬ回路の通常動作時には逆バイアスにバイアスされ、ＰＬＬ回路のテスト時には順バイアスにバイアスされるように、２個の入力端子にそれぞれ接続される２個のバラクタダイオードで構成される半導体集積回路装置のテスト方法であって、２個のテスト信号入力端子に直流電圧と分周器の正相および逆相のテスト信号のそれぞれとを印加して、分周器のテストを行う。

本発明によれば、テスト信号をバイアス印加状態で入力することで電圧制御発振器の出力段を切り離してテストを行うために、従来に比べてテストのために必要な回路のチップ面積を小さくすることができる。

本発明の実施形態に係る半導体集積回路装置は、ＰＬＬ回路と、テスト信号入力端子と、テスト信号入力端子とＰＬＬ回路中の分周器の入力端との間に接続されるバラクタダイオード等の容量素子と、テスト信号入力端子に接続される制御回路と、を備える。ここで、容量素子は、ＰＬＬ回路の通常動作時には逆バイアスにバイアスされ、テスト信号入力端子に直流電圧が印加される場合には順バイアスにバイアスされるように接続されるバラクタダイオードであることが好ましい。このバラクタダイオードは、ＰＬＬ回路中の電圧制御発振器を構成するバラクタダイオードの予備として半導体集積回路装置内に配置されているバラクタダイオードであってもよい。また、制御回路は、テスト信号入力端子に直流電圧が印加される場合に電圧制御発振器の出力側に接続されるバッファ回路を動作しないように制御し、さらに、電圧制御発振器およびバッファ回路への電源電流の供給を停止するようにしてもよい。

このような構成の半導体集積回路装置をテストする際に、テスト信号入力端子に直流電圧と分周器のテスト信号（ＲＦテスト信号）とを印加し、分周器のテストを行う。テスト信号入力端子は、正相および逆相のテスト信号を入力する２個の入力端子で構成され、バラクタダイオードは、２個の入力端子にそれぞれ接続される２個のバラクタダイオードであって、２個の入力端子にバランを介して差動信号（相補信号）化した正相および逆相の分周器のテスト信号を入力するようにしてもよい。この場合、２個の入力端子にバランを介して、同時に直流電圧を印加するようにする。

以上のような半導体集積回路装置によれば、テスト信号入力端子とバラクタダイオード等の容量素子と制御回路とによってテスト回路を構成し、テスト信号をバイアス印加状態で入力することで電圧制御発振器の出力回路を実質的に切り離して（高インピーダンスにして）分周器への影響を無くすことが可能である。したがって、正確な分周器のテストを行うためのテスト回路が実現されると共に、テスト回路の占有面積を小さくすることができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の実施例に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置１０は、電圧制御発振器Ｖ１、分周器ＰＳ、位相比較器ＰＣ、チャージポンプＣＰ、バッファＢ１０、電流源Ｉ１、抵抗Ｒ１、Ｒ２、ＮＰＮトランジスタＱ０、バラクタダイオードＶＤ１、ＶＤ２、テスト信号用の入力端子ＩＮ１、ＩＮ２、参照信号入力端子Ｓ１を備える。ここで、バラクタダイオードＶＤ１、ＶＤ２は、電圧制御発振器Ｖ１の周辺に調整用として通常置かれ、電圧制御発振器Ｖ１のタンクとして用いられる同じ容量を有する予備のバラクタダイオードである。

図１において、入力端子ＩＮ１、ＩＮ２は、それぞれ抵抗Ｒ１、Ｒ２の一端に接続され、抵抗Ｒ１、Ｒ２の他端は共通にＮＰＮトランジスタＱ０のベースに接続される。ＮＰＮトランジスタＱ０のエミッタは接地され、コレクタは、電流源Ｉ１および電圧制御発振器Ｖ１の制御端子Ｖａに接続される。また、入力端子ＩＮ１、ＩＮ２は、それぞれバラクタダイオードＶＤ１、ＶＤ２のアノードに接続され、バラクタダイオードＶＤ１、ＶＤ２のカソードは、それぞれバッファＢ１０の正相および逆相の出力端子（分周器ＰＳの正相および逆相の入力端子）に接続される。さらに、電圧制御発振器Ｖ１、バッファＢ１０、分周器ＰＳ、位相比較器ＰＣ、チャージポンプＣＰからなるフィードバックループによるＰＬＬ回路が構成される。そして、分周器ＰＳの出力信号と参照信号入力端子Ｓ１の信号との位相が一致するように電圧制御発振器Ｖ１の発振周波数が制御される。

次に、電圧制御発振器Ｖ１およびバッファＢ１０の構成について説明する。図２は、電圧制御発振器Ｖ１およびバッファＢ１０の回路図である。図２において、電圧制御発振器Ｖ１は、インダクタＬ１、Ｌ２、バラクタダイオードＶＤ１１、ＶＤ１２、キャパシタＣ２１、Ｃ２２、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を備える。バッファＢ１０は、バッファ回路ＢＦ、ＮＰＮトランジスタＱ５、抵抗Ｒ１５を備える。

図２において、ＮＰＮトランジスタＱ１のコレクタは、インダクタＬ１を介して電源Ｖｃｃに接続され、バラクタダイオードＶＤ１１のアノード、キャパシタＣ２２の一端およびバッファ回路ＢＦの一つの入力端に接続される。また、ＮＰＮトランジスタＱ２のコレクタは、インダクタＬ２を介して電源Ｖｃｃに接続され、バラクタダイオードＶＤ１２のアノード、キャパシタＣ２１の一端およびバッファ回路ＢＦの他の入力端に接続される。バラクタダイオードＶＤ１１、ＶＤ１２のカソードには、チャージポンプＣＰから出力される発振制御電圧Ｖｃｐが与えられる。ＮＰＮトランジスタＱ１のベースは、キャパシタＣ２１の他端に接続され、さらに抵抗Ｒ１１を介してバイアス電圧Ｖｂが与えられる。また、ＮＰＮトランジスタＱ２のベースは、キャパシタＣ２２の他端に接続され、さらに抵抗Ｒ１２を介してバイアス電圧Ｖｂが与えられる。ＮＰＮトランジスタＱ１、Ｑ２のエミッタは、ＮＰＮトランジスタＱ４のコレクタに接続される。制御端子Ｖａは、ＮＰＮトランジスタＱ３、Ｑ４、Ｑ５のベースおよびＮＰＮトランジスタＱ３のコレクタに接続される。ＮＰＮトランジスタＱ３、Ｑ４、Ｑ５のエミッタは、それぞれ抵抗Ｒ１３、Ｒ１４、Ｒ１５を介して接地される。ＮＰＮトランジスタＱ５のコレクタは、バッファ回路ＢＦの接地側の電源に接続される。

このような構成の電圧制御発振器Ｖ１において、ＮＰＮトランジスタＱ１、Ｑ２、キャパシタＣ２１、Ｃ２２によって負性抵抗回路が形成され、インダクタＬ１、Ｌ２、バラクタダイオードＶＤ１１、ＶＤ１２によってタンク回路が構成され、発振制御電圧ＶｃｐによってバラクタダイオードＶＤ１１、ＶＤ１２の容量値が変化してタンク回路の共振周波数が制御される。ＮＰＮトランジスタＱ３、Ｑ４、Ｑ５は、ミラー回路を構成し、制御端子Ｖａから流れ込む電流によって、電圧制御発振器Ｖ１およびバッファ回路ＢＦのオンオフが制御される。すなわち、制御端子Ｖａから流れ込む電流が所定以上であれば、電圧制御発振器Ｖ１およびバッファ回路ＢＦが動作し、発振制御電圧Ｖｃｐによって制御される発振周波数の正相および逆相の発振信号が電圧制御発振器Ｖ１からバッファ回路ＢＦに供給される。そして、バッファ回路ＢＦは、分周器ＰＳに正相および逆相の発振信号を出力する。一方、制御端子Ｖａから流れ込む電流が所定未満であれば、電圧制御発振器Ｖ１およびバッファ回路ＢＦの動作が停止し、バッファ回路ＢＦの出力インピーダンスは高い状態となる。

図１において、通常使用時には、入力端子ＩＮ１、ＩＮ２は、オープン（ＮＰＮトランジスタＱ０がＮＭＯＳトランジスタの場合、入力端子はグラウンド）とされる。したがって、ＮＰＮトランジスタＱ０がオフとなって、電流源Ｉ１の電流が制御端子Ｖａを介して電圧制御発振器Ｖ１に供給される。電圧制御発振器Ｖ１、バッファ回路ＢＦが動作することで、ＰＬＬ回路が構成され、分周器ＰＳの出力信号と参照信号入力端子Ｓ１の信号との位相が一致するように電圧制御発振器Ｖ１の発振周波数が制御される。この時、入力端子ＩＮ１、ＩＮ２の電位は、グラウンドレベル付近にあるので、バラクタダイオードＶＤ１、ＶＤ２は逆バイアス状態となって、バラクタダイオードＶＤ１、ＶＤ２の容量値は、より小さくなる。また、抵抗Ｒ１、Ｒ２の抵抗値は高く、バッファ回路ＢＦの出力側におけるバラクタダイオードＶＤ１、ＶＤ２側のインピーダンスは、極めて高くなって、無視することが可能である。したがって、バラクタダイオードＶＤ１、ＶＤ２がバッファ回路ＢＦの出力側に接続されることで、ＰＬＬ回路の動作が影響されることはない。

一方、分周器ＰＳのテスト時には、評価基板上に半導体集積回路装置１０と共に配置されるバランＴ１を介してテスト制御電圧信号ＴＣおよびＲＦテスト信号ＴＳが入力端子ＩＮ１、ＩＮ２に供給される。テスト制御電圧信号ＴＣは、抵抗Ｒ１、Ｒ２を流れ、ＮＰＮトランジスタＱ０がオンとなる直流バイアスを与える。ＮＰＮトランジスタＱ０がオンとなることで、電流源Ｉ１からの電流は、ＮＰＮトランジスタＱ０を流れる。このため、電圧制御発振器Ｖ１およびバッファ回路ＢＦは、電流源Ｉ１からの電流が供給されず動作を停止し、バッファ回路ＢＦの出力インピーダンスは高い状態となる。さらに、ＲＦテスト信号ＴＳは、バラクタダイオードＶＤ１、ＶＤ２を介して分周器ＰＳに入力される。この時、入力端子ＩＮ１、ＩＮ２の電位は、テスト制御電圧信号ＴＣの電位にあるので、バラクタダイオードＶＤ１、ＶＤ２は、順バイアス状態となって、バラクタダイオードＶＤ１、ＶＤ２の容量値は、より大きくなる。したがって、入力端子ＩＮ１、ＩＮ２に供給されるＲＦテスト信号は、オフとなって出力インピーダンスの高いバッファ回路ＢＦの影響を受けることなく、分周器ＰＳに入力されることとなる。このため、ほぼ正確に設定したパワーで分周器ＰＳの特性を評価することができる。

以上のようにテスト時において、入力端子ＩＮ１、ＩＮ２から抵抗Ｒ１、Ｒ２を介して接続されたＮＰＮトランジスタＱ０にバイアスを与えるかどうかで電圧制御発振器Ｖ１の動作を制御している。このため、半導体集積回路装置の外部からテスターやＤＣ電源によって電圧制御発振器Ｖ１の制御が可能であり、半導体集積回路装置のテスト用端子が２個で済むと共にテスト制御用の回路が極めて単純な回路とすることができる。また、半導体集積回路装置における電圧制御発振器の周辺に配置された予備のバラクタダイオードを利用するため、チップ面積の増大を防ぐことができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施例に係る半導体集積回路装置の構成を示すブロック図である。 電圧制御発振器およびバッファの回路図である。 従来の半導体集積回路装置の一つの構成例を示すブロック図である。 分周器の入力感度特性を示す図である。 従来の半導体集積回路装置の他の構成例を示すブロック図である。

符号の説明

１０ 半導体集積回路装置
ＢＦ バッファ回路
Ｂ１０ バッファ
Ｃ２１、Ｃ２２ キャパシタ
ＣＰ チャージポンプ
Ｉ１ 電流源
ＩＮ１、ＩＮ２ 入力端子
Ｌ１、Ｌ２ インダクタ
Ｖ１ 電圧制御発振器
ＰＣ 位相比較器
ＰＳ 分周器
Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５ ＮＰＮトランジスタ
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５ 抵抗
Ｓ１ 参照信号入力端子
Ｔ１ バラン
ＶＤ１、ＶＤ２、ＶＤ１１、ＶＤ１２ バラクタダイオード

Claims (6)

1. 参照信号と分周器の出力信号との位相を比較して位相差を検出する位相比較器と、該位相差が一定となるように制御される発振信号を発生する電圧制御発振器と、該発振信号を分周して前記位相比較器に出力する前記分周器と、を備えるＰＬＬ（Phase Locked Loop）回路を含む半導体集積回路装置において、
   テスト信号入力端子と、
   前記テスト信号入力端子と前記分周器の入力端との間に接続されるバラクタダイオードと、
   前記テスト信号入力端子に接続され、前記テスト信号入力端子に直流電圧が印加される場合に前記電圧制御発振器の出力側に接続されるバッファ回路を動作しないように制御する制御回路と、
   を備えることを特徴とする半導体集積回路装置。
2. 前記バラクタダイオードは、前記ＰＬＬ回路の通常動作時には逆バイアスにバイアスされ、前記ＰＬＬ回路のテスト時には順バイアスにバイアスされるように接続されることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記テスト信号入力端子は、正相および逆相のテスト信号をそれぞれ入力する２個の入力端子で構成され、
   前記バラクタダイオードは、２個の入力端子にそれぞれ接続される２個のバラクタダイオードで構成され、
   前記分周器は、前記２個の入力端子に与えられる正相および逆相のテスト信号を入力するように構成されることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記制御回路は、前記テスト信号入力端子に前記直流電圧が印加される場合に前記電圧制御発振器および前記バッファ回路への電源電流の供給を停止するように制御することを特徴とする請求項１記載の半導体集積回路装置。
5. 参照信号と分周器の出力信号との位相を比較して位相差を検出する位相比較器と、該位相差が一定となるように制御される発振信号を発生する電圧制御発振器と、該発振信号を分周して前記位相比較器に出力する前記分周器と、を備えるＰＬＬ（Phase Locked Loop）回路と、
   テスト信号入力端子と、
   前記テスト信号入力端子と前記分周器の入力端との間に接続されるバラクタダイオードと、
   前記テスト信号入力端子に接続され、前記テスト信号入力端子に直流電圧が印加される場合に前記電圧制御発振器の出力側に接続されるバッファ回路を動作しないように制御する制御回路と、
   を備え、
   前記テスト信号入力端子は、正相および逆相のテスト信号をそれぞれ入力する２個の入力端子で構成され、
   前記バラクタダイオードは、前記ＰＬＬ回路の通常動作時には逆バイアスにバイアスされ、前記ＰＬＬ回路のテスト時には順バイアスにバイアスされるように、２個の入力端子にそれぞれ接続される２個のバラクタダイオードで構成される半導体集積回路装置のテスト方法であって、
   前記２個のテスト信号入力端子に前記直流電圧と前記分周器の正相および逆相のテスト信号のそれぞれとを印加して、前記分周器のテストを行うことを特徴とする半導体集積回路装置のテスト方法。
6. 前記２個の入力端子にバランを介して前記直流電圧と前記分周器のテスト信号とを印加することを特徴とする請求項５記載の半導体集積回路装置のテスト方法。

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