JP4721928B2 - Variable transconductor - Google Patents

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Description

本発明は、半導体チップ上に形成可能な可変トランスコンダクタに関するものである。   The present invention relates to a variable transconductor that can be formed on a semiconductor chip.

可変トランスコンダクタとキャパシタとで可変特性を持つフィルタが構成でき、また可変トランスコンダクタと出力抵抗とで可変ゲインアンプが構成できる。   A variable transconductor and a capacitor can constitute a filter having variable characteristics, and a variable transconductor and an output resistor can constitute a variable gain amplifier.

ＣＤ、ＤＶＤ等のディスクメディアの記録及び再生のための装置では、多種メディア及び多倍速の記録・再生のため、信号処理に用いるフィルタは最低倍速信号の約１００倍の最高倍速信号、例えば１００ＭＨｚの高周波信号に応答できる必要がある。また、メディアや光ピックアップによる信号振幅のばらつきを正規化して信号処理を行うための可変ゲインアンプでは、最小ゲインの１０倍から２０倍の最大ゲインを持つ広いゲイン可変域が要求される。   In a device for recording and playback of disk media such as CD and DVD, a filter used for signal processing is used for various media and multiple-speed recording / playback. It must be able to respond to high frequency signals. In addition, a variable gain amplifier for performing signal processing by normalizing variations in signal amplitude due to media or an optical pickup requires a wide gain variable range having a maximum gain of 10 to 20 times the minimum gain.

従来、トランスコンダクタの可変域を拡大する技術の１つとして、複数の下位トランスコンダクタを並列接続する技術が知られている（特許文献１参照）。
特開２００１−２９２０５１号公報 Conventionally, as one technique for expanding the variable range of a transconductor, a technique for connecting a plurality of lower-order transconductors in parallel is known (see Patent Document 1).
JP 2001-292051 A

複数の下位トランスコンダクタを並列接続してなる上記従来の可変トランスコンダクタには、次のような課題があった。すなわち、複数の下位トランスコンダクタの各々がＭＯＳトランジスタで構成される場合、下位トランスコンダクタの各々の出力ＭＯＳトランジスタが可変トランスコンダクタの出力端子に対して並列接続される結果、当該出力端子の寄生容量が大きくなってしまい、可変トランスコンダクタの高周波特性が劣化することである。   The conventional variable transconductor formed by connecting a plurality of lower-order transconductors in parallel has the following problems. That is, when each of the plurality of lower-order transconductors is formed of a MOS transistor, each output MOS transistor of the lower-order transconductor is connected in parallel to the output terminal of the variable transconductor. That is, the high frequency characteristics of the variable transconductor deteriorate.

本発明の目的は、トランスコンダクタンスの可変域を拡大又は維持しつつ出力端子の寄生容量を小さくできるようにすることにある。   An object of the present invention is to make it possible to reduce the parasitic capacitance of an output terminal while expanding or maintaining the variable range of transconductance.

上記目的を達成するため、本発明に係る第１の可変トランスコンダクタは、各々入力回路と、平方根圧縮回路と、電圧電流変換回路とを有する複数の下位トランスコンダクタを並列接続するに際し、これらの下位トランスコンダクタが１つの平方根圧縮回路と１つの電圧電流変換回路とを共有することとしたものである。   In order to achieve the above object, a first variable transconductor according to the present invention includes a plurality of lower-order transconductors each having an input circuit, a square root compression circuit, and a voltage-current conversion circuit. The transconductor shares one square root compression circuit and one voltage-current conversion circuit.

具体的に説明すると、本発明に係る第１の可変トランスコンダクタは、各々入力電圧に対して線形な電流信号を生成する複数の入力回路と、当該複数の入力回路の各々の電流信号を並列入力として受け取り並列入力した電流信号を平方根圧縮された電圧信号に変換する第１及び第２のＭＯＳトランジスタと、平方根圧縮された電圧信号を線形な電流信号に変換する第３及び第４のＭＯＳトランジスタとを備え、第１及び第２のＭＯＳトランジスタに流れるバイアス電流と、第３及び第４のＭＯＳトランジスタに流れるバイアス電流とを制御することにより全体のトランスコンダクタンスを変更するように構成したものである。   More specifically, the first variable transconductor according to the present invention includes a plurality of input circuits each generating a linear current signal with respect to an input voltage, and a parallel input of each current signal of the plurality of input circuits. The first and second MOS transistors convert the current signals received in parallel and converted into square root compressed voltage signals, and the third and fourth MOS transistors convert the square root compressed voltage signals into linear current signals; And the overall transconductance is changed by controlling the bias current flowing through the first and second MOS transistors and the bias current flowing through the third and fourth MOS transistors.

また、本発明に係る第２の可変トランスコンダクタは、出力バイアス回路を構成するＭＯＳトランジスタのサイズを小さくしたものである。   The second variable transconductor according to the present invention is obtained by reducing the size of the MOS transistor constituting the output bias circuit.

具体的に説明すると、本発明に係る第２の可変トランスコンダクタは、入力電圧に対して線形な電流信号を生成する入力回路と、当該電流信号を平方根圧縮された電圧信号に変換する第１及び第２のＭＯＳトランジスタと、平方根圧縮された電圧信号を線形な電流信号に変換する第３及び第４のＭＯＳトランジスタと、出力バイアス回路を構成するように第３及び第４のＭＯＳトランジスタのドレインに接続された第５及び第６のＭＯＳトランジスタと、当該第５及び第６のＭＯＳトランジスタに流れるバイアス電流を第３及び第４のＭＯＳトランジスタのドレインから流出させる第１の電流源と、第３及び第４のＭＯＳトランジスタに流れるバイアス電流を当該第３及び第４のＭＯＳトランジスタのドレインに供給する第２の電流源とを備え、第１及び第２のＭＯＳトランジスタに流れるバイアス電流と、第３及び第４のＭＯＳトランジスタに流れるバイアス電流とを制御することにより全体のトランスコンダクタンスを変更するように構成したものである。第５及び第６のＭＯＳトランジスタは、第３及び第４のＭＯＳトランジスタに流れるバイアス電流を供給する必要がないため、そのサイズを小さくすることができる。   More specifically, the second variable transconductor according to the present invention includes an input circuit that generates a current signal that is linear with respect to an input voltage, and a first and a second that convert the current signal into a voltage signal that is square root compressed. The second MOS transistor, the third and fourth MOS transistors that convert the square root compressed voltage signal into a linear current signal, and the drains of the third and fourth MOS transistors to form an output bias circuit The fifth and sixth MOS transistors connected, a first current source for causing a bias current flowing through the fifth and sixth MOS transistors to flow out from the drains of the third and fourth MOS transistors, A second current source for supplying a bias current flowing through the fourth MOS transistor to the drains of the third and fourth MOS transistors; , A bias current flowing through the first and second MOS transistors, which is constituted so as to change the overall transconductance by controlling the bias current flowing through the third and fourth MOS transistors. Since the fifth and sixth MOS transistors do not need to supply the bias current flowing through the third and fourth MOS transistors, the size of the fifth and sixth MOS transistors can be reduced.

本発明によれば、トランスコンダクタンスの可変域を拡大又は維持しつつ出力端子の寄生容量を小さくできる。   According to the present invention, the parasitic capacitance of the output terminal can be reduced while expanding or maintaining the variable range of transconductance.

図１は、本発明に係る可変トランスコンダクタの一例を示している。図１の可変トランスコンダクタ１は、第１の入力回路１０と、平方根圧縮回路２０と、電圧電流変換回路３０と、出力バイアス回路４０と、電流バッファ５０と、第２の入力回路６０と、１１個の電流源１１，１２，３１，４１，４２，５１，５２，６１，６２，７１，７２とを備えている。   FIG. 1 shows an example of a variable transconductor according to the present invention. 1 includes a first input circuit 10, a square root compression circuit 20, a voltage-current conversion circuit 30, an output bias circuit 40, a current buffer 50, a second input circuit 60, and 11. Current sources 11, 12, 31, 41, 42, 51, 52, 61, 62, 71, 72.

第１の入力回路１０は、入力端子Ｖｉｐ及びＶｉｎに差動入力電圧を受け取り、この差動入力電圧に対して線形な電流信号を生成する回路であって、２つのＮチャネルＭＯＳトランジスタＭ１及びＭ２と、抵抗Ｒ１とで構成される。電流源１１及び１２は、Ｍ１及びＭ２からそれぞれバイアス電流Ｉａを引き抜く。   The first input circuit 10 is a circuit that receives a differential input voltage at input terminals Vip and Vin and generates a linear current signal with respect to the differential input voltage, and includes two N-channel MOS transistors M1 and M2 And a resistor R1. Current sources 11 and 12 draw a bias current Ia from M1 and M2, respectively.

同様に、第２の入力回路６０は、入力端子Ｖｂｐ及びＶｂｎに差動入力電圧を受け取り、この差動入力電圧に対して線形な電流信号を生成する回路であって、２つのＮチャネルＭＯＳトランジスタＭ１１及びＭ１２と、抵抗Ｒ１とで構成される。電流源６１及び６２は、Ｍ１１及びＭ１２からそれぞれバイアス電流Ｉａを引き抜く。   Similarly, the second input circuit 60 is a circuit that receives a differential input voltage at input terminals Vbp and Vbn and generates a linear current signal with respect to the differential input voltage, and includes two N-channel MOS transistors. M11 and M12 and resistor R1. Current sources 61 and 62 draw the bias current Ia from M11 and M12, respectively.

平方根圧縮回路２０は、第１及び第２の入力回路１０，６０の各々の電流信号を並列入力として受け取り、当該並列入力した電流信号を平方根圧縮された電圧信号に変換する回路であって、２つのＮチャネルＭＯＳトランジスタＭ３及びＭ４で構成される。電流源７１及び７２は、第１及び第２の入力回路１０，６０と平方根圧縮回路２０との接続点にバイアス電流Ｉａを供給する。   The square root compression circuit 20 is a circuit that receives the current signals of the first and second input circuits 10 and 60 as parallel inputs, and converts the parallel input current signals into square root compressed voltage signals. It consists of two N-channel MOS transistors M3 and M4. The current sources 71 and 72 supply a bias current Ia to a connection point between the first and second input circuits 10 and 60 and the square root compression circuit 20.

電圧電流変換回路３０は、平方根圧縮された電圧信号を線形な電流信号に変換する回路であって、２つのＮチャネルＭＯＳトランジスタＭ５及びＭ６で構成される。電流源３１は、Ｍ５及びＭ６から合計２×Ｉｂの大きさのバイアス電流を引き抜く。   The voltage-current conversion circuit 30 is a circuit that converts a square root compressed voltage signal into a linear current signal, and includes two N-channel MOS transistors M5 and M6. The current source 31 extracts a bias current having a total size of 2 × Ib from M5 and M6.

出力バイアス回路４０を構成する２つのＰチャネルＭＯＳトランジスタＭ７及びＭ８は、電流バッファ５０を構成する２つのＮチャネルＭＯＳトランジスタＭ９及びＭ１０を介してＭ５及びＭ６のドレインに接続されている。Ｍ７及びＭ８が流すバイアス電流はＩｂｉａｓである。出力バイアス回路４０と電流バッファ５０との接続点が出力端子Ｖｏｐ及びＶｏｎである。電流源４１及び４２は、Ｍ７及びＭ８からＭ９及びＭ１０を介して流れるバイアス電流ＩｂｉａｓをＭ５及びＭ６のドレインから引き抜く。電流源５１及び５２は、Ｍ５及びＭ６に流れるバイアス電流Ｉｂを当該Ｍ５及びＭ６のドレインに供給する。   The two P-channel MOS transistors M7 and M8 constituting the output bias circuit 40 are connected to the drains of M5 and M6 via the two N-channel MOS transistors M9 and M10 constituting the current buffer 50. The bias current passed by M7 and M8 is Ibias. Connection points between the output bias circuit 40 and the current buffer 50 are output terminals Vop and Von. The current sources 41 and 42 draw the bias current Ibias flowing from M7 and M8 through M9 and M10 from the drains of M5 and M6. The current sources 51 and 52 supply the bias current Ib flowing through M5 and M6 to the drains of the M5 and M6.

ここで、第２の入力回路６０及び電流源６１，６２，７１，７２を除外して、図１の可変トランスコンダクタ１の動作を説明する。   Here, the operation of the variable transconductor 1 of FIG. 1 will be described with the second input circuit 60 and the current sources 61, 62, 71, 72 excluded.

図１の可変トランスコンダクタ１では、Ｍ１及びＭ２にそれぞれバイアス電流Ｉａが与えられた第１の入力回路１０が、電圧信号Δ（Ｖｉｐ−Ｖｉｎ）を電流に変換する。ここで、Ｍ１及びＭ２のトランスコンダクタンスを無視し、この変換で発生する電流をＩｉｐ及びＩｉｎとすると、
Δ（Ｉｉｐ−Ｉｉｎ）＝Δ（Ｖｉｐ−Ｖｉｎ）／Ｒ１ …（１）
である。平方根圧縮回路２０を構成するＭ３及びＭ４は、Ｍ１及びＭ２を介してバイアス電流Ｉａが与えられて、電流信号Δ（Ｉｉｐ−Ｉｉｎ）を平方根圧縮された電圧信号に変換する。ここで、Ｍ３及びＭ４の各々のトランスコンダクタンスをｇｍ１とし、Ｍ３及びＭ４のソース電圧をそれぞれＶｐｐ及びＶｎｎとすると、
Δ（Ｖｐｐ−Ｖｎｎ）＝Δ（Ｉｉｐ−Ｉｉｎ）／ｇｍ１ …（２）
ｇｍ１＝２×√（（β／２）×（Ｗ／Ｌ）×Ｉａ） …（３）
である。ここに、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、βはチャネルの電荷移動度である。Ｍ５及びＭ６にそれぞれバイアス電流Ｉｂが与えられた電圧電流変換回路３０は、電圧信号Δ（Ｖｐｐ−Ｖｎｎ）を電流に変換する。ここで、Ｍ５及びＭ６の各々のトランスコンダクタンスをｇｍ２とし、この変換で発生する電流をＩｏｐ及びＩｏｎとすると、
Δ（Ｉｏｐ−Ｉｏｎ）＝Δ（Ｖｐｐ−Ｖｎｎ）×ｇｍ２ …（４）
ｇｍ２＝２×√（（β／２）×（Ｗ／Ｌ）×Ｉｂ） …（５）
である。式（１）〜（５）より、図１の回路全体のトランスコンダクタンスｇｍは、
ｇｍ＝Δ（Ｉｏｐ−Ｉｏｎ）／Δ（Ｖｉｐ−Ｖｉｎ）
＝（１／Ｒ１）×（ｇｍ２／ｇｍ１）
＝（１／Ｒ１）×√（Ｉｂ／Ｉａ） …（６）
となる。つまり、図１の可変トランスコンダクタ１は、Ｍ３及びＭ４に流れるバイアス電流Ｉａと、Ｍ５及びＭ６に流れるバイアス電流Ｉｂとを制御することにより、図１の回路全体のトランスコンダクタンスｇｍを変更するように構成されている。 In the variable transconductor 1 of FIG. 1, the first input circuit 10 to which the bias current Ia is applied to M1 and M2 respectively converts the voltage signal Δ (Vip−Vin) into a current. Here, ignoring the transconductance of M1 and M2, and assuming that the current generated by this conversion is Iip and Iin,
Δ (Iip−Iin) = Δ (Vip−Vin) / R1 (1)
It is. M3 and M4 constituting the square root compression circuit 20 are given a bias current Ia via M1 and M2, and convert the current signal Δ (Iip−Iin) into a square root compressed voltage signal. Here, if the transconductance of each of M3 and M4 is gm1, and the source voltages of M3 and M4 are Vpp and Vnn, respectively,
Δ (Vpp−Vnn) = Δ (Iip−Iin) / gm1 (2)
gm1 = 2 × √ ((β / 2) × (W / L) × Ia) (3)
It is. Here, W is the gate width of the MOS transistor, L is the gate length of the MOS transistor, and β is the charge mobility of the channel. The voltage-current conversion circuit 30 to which the bias current Ib is applied to M5 and M6, respectively, converts the voltage signal Δ (Vpp−Vnn) into a current. Here, if the transconductance of each of M5 and M6 is gm2, and the current generated by this conversion is Iop and Ion,
Δ (Iop−Ion) = Δ (Vpp−Vnn) × gm2 (4)
gm2 = 2 × √ ((β / 2) × (W / L) × Ib) (5)
It is. From equations (1) to (5), the transconductance gm of the entire circuit of FIG.
gm = Δ (Iop−Ion) / Δ (Vip−Vin)
= (1 / R1) × (gm2 / gm1)
= (1 / R1) × √ (Ib / Ia) (6)
It becomes. That is, the variable transconductor 1 in FIG. 1 changes the transconductance gm of the entire circuit in FIG. 1 by controlling the bias current Ia flowing in M3 and M4 and the bias current Ib flowing in M5 and M6. It is configured.

Ｍ７及びＭ８で構成された出力バイアス回路４０は、Ｍ９及びＭ１０で構成された電流バッファ５０を動作させるためのバイアス電流Ｉｂｉａｓを供給する。一方、電流源４１及び４２は、このバイアス電流ＩｂｉａｓをＭ５及びＭ６のドレインから引き抜く。また、電流源５１及び５２は、Ｍ５及びＭ６のドレインにバイアス電流Ｉｂを供給する。したがって、Ｍ７及びＭ８は、Ｍ５及びＭ６に流れるバイアス電流Ｉｂを供給する必要がなく、トランジスタサイズが小さくてすむ。また、低インピーダンス出力の電流バッファ５０を構成するようにカスコード接続されたＭ９及びＭ１０も、小さいトランジスタサイズを有する。したがって、出力端子Ｖｏｐ及びＶｏｎの寄生容量は小さくなる。   The output bias circuit 40 composed of M7 and M8 supplies a bias current Ibias for operating the current buffer 50 composed of M9 and M10. On the other hand, the current sources 41 and 42 draw the bias current Ibias from the drains of M5 and M6. The current sources 51 and 52 supply a bias current Ib to the drains of M5 and M6. Therefore, M7 and M8 do not need to supply the bias current Ib flowing through M5 and M6, and the transistor size can be reduced. Further, M9 and M10 that are cascode-connected so as to form a current buffer 50 with a low impedance output also have a small transistor size. Therefore, the parasitic capacitances of the output terminals Vop and Von are reduced.

なお、出力端子Ｖｏｐ及びＶｏｎとＭ５及びＭ６のドレインとの間にＭ９及びＭ１０が介在しているので、大きなトランスコンダクタンスｇｍが得られるようにバイアス電流Ｉｂを大きくすべくＭ５及びＭ６のトランジスタサイズを大きくしても、これが出力端子Ｖｏｐ及びＶｏｎの寄生容量に影響を及ぼすことはない。また、電流源４１，４２，５１，５２の存在も出力端子Ｖｏｐ及びＶｏｎの寄生容量に影響を及ぼさない。   Since M9 and M10 are interposed between the output terminals Vop and Von and the drains of M5 and M6, the transistor sizes of M5 and M6 are set to increase the bias current Ib so as to obtain a large transconductance gm. Even if it is increased, this does not affect the parasitic capacitance of the output terminals Vop and Von. Further, the presence of the current sources 41, 42, 51, 52 does not affect the parasitic capacitances of the output terminals Vop and Von.

次に、第２の入力回路６０のはたらきについて説明する。ここで、仮に電流源７１及び７２がないものとすると、第１及び第２の入力回路１０，６０のバイアス電流の合計である２×ＩａがＭ３及びＭ４に流れることになり、式（３）よりＭ３及びＭ４のトランスコンダクタンスｇｍ１が√２倍になる結果、図１の回路全体のトランスコンダクタンスｇｍが１／√２倍に下がってしまう。そこで、Ｍ３及びＭ４に流れるバイアス電流がＩａを維持するように、図１に示すとおり、第１及び第２の入力回路１０，６０と平方根圧縮回路２０との接続点に電流源７１及び７２がバイアス電流Ｉａを供給する。これにより、トランスコンダクタンスｇｍの低下が抑制される。   Next, the function of the second input circuit 60 will be described. Here, assuming that there are no current sources 71 and 72, 2 × Ia, which is the sum of the bias currents of the first and second input circuits 10 and 60, flows to M3 and M4. As a result, the transconductance gm1 of M3 and M4 is multiplied by √2, so that the transconductance gm of the entire circuit of FIG. Therefore, as shown in FIG. 1, current sources 71 and 72 are connected to the connection points of the first and second input circuits 10 and 60 and the square root compression circuit 20 so that the bias current flowing in M3 and M4 maintains Ia. A bias current Ia is supplied. Thereby, the fall of transconductance gm is suppressed.

第２の入力回路６０の入力端子Ｖｂｐ及びＶｂｎの用い方には２通りある。１つはＶｂｐをＶｉｐに、ＶｂｎをＶｉｎにそれぞれ接続する用い方であり、他の１つはＶｂｐにＶｏｎを、ＶｂｎにＶｏｐをそれぞれ接続する用い方である。前者の場合には、Ｍ３及びＭ４に与えられる電流信号Δ（Ｉｉｐ−Ｉｉｎ）が２倍に拡大されるので、図１の回路全体のトランスコンダクタンスｇｍが２倍になる。後者の場合には、回路出力がＶｂｐ及びＶｂｎに逆相で帰還される結果、図１の回路全体のトランスコンダクタンスｇｍが式（６）のとおりとなる。   There are two ways to use the input terminals Vbp and Vbn of the second input circuit 60. One is a method of connecting Vbp to Vip and Vbn to Vin, and the other is a method of connecting Von to Vbp and Vop to Vbn. In the former case, since the current signal Δ (Iip−Iin) given to M3 and M4 is doubled, the transconductance gm of the entire circuit of FIG. 1 is doubled. In the latter case, the circuit output is fed back to Vbp and Vbn in reverse phase, so that the transconductance gm of the entire circuit of FIG.

なお、大きい出力ダイナミックレンジを得たい場合には、電流バッファ５０を構成するＭ９及びＭ１０とともに、電流源４１，４２，５１，５２を省略すればよい。この場合でも、第１の入力回路１０を持つ下位トランスコンダクタと第２の入力回路２０を持つ下位トランスコンダクタとが、平方根圧縮回路２０、電圧電流変換回路３０及び出力バイアス回路４０を共有するので、出力端子Ｖｏｐ及びＶｏｎの寄生容量は従来に比べて低減される。   If a large output dynamic range is desired, the current sources 41, 42, 51 and 52 may be omitted together with M9 and M10 constituting the current buffer 50. Even in this case, the lower-order transconductor having the first input circuit 10 and the lower-order transconductor having the second input circuit 20 share the square root compression circuit 20, the voltage-current conversion circuit 30, and the output bias circuit 40. The parasitic capacitances of the output terminals Vop and Von are reduced compared to the conventional case.

また、第２の入力回路６０及び電流源６１，６２，７１，７２を省略しても、電流バッファ５０及び電流源４１，４２，５１，５２の作用により、出力端子Ｖｏｐ及びＶｏｎの寄生容量が小さくなる。   Even if the second input circuit 60 and the current sources 61, 62, 71, and 72 are omitted, the parasitic capacitances of the output terminals Vop and Von are caused by the action of the current buffer 50 and the current sources 41, 42, 51, and 52. Get smaller.

図２は、図１の可変トランスコンダクタ１を用いたフィルタの回路図である。可変トランスコンダクタ１の２つの出力端子Ｖｏｐ及びＶｏｎの間にキャパシタ２が接続され、ＶｂｐにＶｏｎが、ＶｂｎにＶｏｐがそれぞれ接続されている。図２のフィルタでは、フィルタ特性の可変域を拡大又は維持しつつ、良好な高周波特性が実現できる。また、可変トランスコンダクタ１の出力端子Ｖｏｐ及びＶｏｎの寄生容量の影響を排して、フィルタ特性をキャパシタ２の静電容量で決定することができる。   FIG. 2 is a circuit diagram of a filter using the variable transconductor 1 of FIG. A capacitor 2 is connected between the two output terminals Vop and Von of the variable transconductor 1, and Von is connected to Vbp and Vop is connected to Vbn. The filter of FIG. 2 can realize a good high frequency characteristic while expanding or maintaining the variable range of the filter characteristic. Further, the filter characteristics can be determined by the capacitance of the capacitor 2 without the influence of the parasitic capacitances of the output terminals Vop and Von of the variable transconductor 1.

図３は、図１の可変トランスコンダクタ１を用いた可変ゲインアンプの回路図である。可変トランスコンダクタ１の２つの出力端子Ｖｏｐ及びＶｏｎの間に出力抵抗３が接続され、ＶｂｐがＶｉｐに、ＶｂｎがＶｉｎにそれぞれ接続されている。図３の可変ゲインアンプでは、ゲイン可変域を拡大又は維持しつつ、良好な高周波特性が実現できる。   FIG. 3 is a circuit diagram of a variable gain amplifier using the variable transconductor 1 of FIG. An output resistor 3 is connected between the two output terminals Vop and Von of the variable transconductor 1, and Vbp is connected to Vip and Vbn is connected to Vin. The variable gain amplifier of FIG. 3 can realize good high frequency characteristics while expanding or maintaining the gain variable range.

図４は、図１の可変トランスコンダクタ１を２つ用いた可変ゲインアンプの回路図である。これら２つの可変トランスコンダクタ１の出力端子Ｖｏｐ及びＶｏｎは、互いに並列接続される。入力端子Ｖｉｐ及びＶｉｎに電圧信号を受け取る一方の可変トランスコンダクタ１は、ＶｂｐがＶｉｐに、ＶｂｎがＶｉｎにそれぞれ接続されている。他方の可変トランスコンダクタ１は、１個の可変出力抵抗として機能するように、Ｖｉｐ及びＶｉｎが接地され、ＶｂｐにＶｏｎが、ＶｂｎにＶｏｐがそれぞれ接続されている。図４の可変ゲインアンプでは、図３の場合と違って抵抗素子を用いることなく、ゲイン可変域を拡大又は維持しつつ、良好な高周波特性が実現できる。   FIG. 4 is a circuit diagram of a variable gain amplifier using two variable transconductors 1 of FIG. The output terminals Vop and Von of these two variable transconductors 1 are connected in parallel to each other. One variable transconductor 1 that receives voltage signals at the input terminals Vip and Vin has Vbp connected to Vip and Vbn connected to Vin. In the other variable transconductor 1, Vip and Vin are grounded, Von is connected to Vbp, and Vop is connected to Vbn so as to function as one variable output resistor. Unlike the case of FIG. 3, the variable gain amplifier of FIG. 4 can realize a good high-frequency characteristic while expanding or maintaining the gain variable range without using a resistance element.

以上説明してきたとおり、本発明に係る可変トランスコンダクタは、トランスコンダクタンスの可変域を拡大又は維持しつつ出力端子の寄生容量を小さくできるという効果を有し、光ディスク装置におけるフィルタや可変ゲインアンプ等に好適に適用できて、有用である。   As described above, the variable transconductor according to the present invention has the effect that the parasitic capacitance of the output terminal can be reduced while expanding or maintaining the variable range of transconductance. It can be suitably applied and is useful.

本発明に係る可変トランスコンダクタの一例を示す回路図である。It is a circuit diagram which shows an example of the variable transconductor which concerns on this invention. 図１の可変トランスコンダクタを用いたフィルタの回路図である。FIG. 2 is a circuit diagram of a filter using the variable transconductor of FIG. 1. 図１の可変トランスコンダクタを１つ用いた可変ゲインアンプの回路図である。FIG. 2 is a circuit diagram of a variable gain amplifier using one variable transconductor of FIG. 1. 図１の可変トランスコンダクタを２つ用いた可変ゲインアンプの回路図である。FIG. 2 is a circuit diagram of a variable gain amplifier using two variable transconductors of FIG. 1.

符号の説明Explanation of symbols

１ 可変トランスコンダクタ
２ キャパシタ
３ 出力抵抗
１０，６０ 入力回路
１１，１２ 電流源
２０ 平方根圧縮回路
３０ 電圧電流変換回路
３１ 電流源
４０ 出力バイアス回路
４１，４２ 電流源
５０ 電流バッファ
５１，５２ 電流源
６１，６２ 電流源
７１，７２ 電流源
Ｉａ，Ｉｂ，Ｉｂｉａｓ バイアス電流
Ｍ１，Ｍ２ ＮチャネルＭＯＳトランジスタ
Ｍ３，Ｍ４ ＮチャネルＭＯＳトランジスタ（第１及び第２のＭＯＳトランジスタ）
Ｍ５，Ｍ６ ＮチャネルＭＯＳトランジスタ（第３及び第４のＭＯＳトランジスタ）
Ｍ７，Ｍ８ ＰチャネルＭＯＳトランジスタ（第５及び第６のＭＯＳトランジスタ）
Ｍ９，Ｍ１０ ＮチャネルＭＯＳトランジスタ
Ｍ１１，Ｍ１２ ＮチャネルＭＯＳトランジスタ
Ｒ１ 抵抗
Ｖｉｐ，Ｖｉｎ 入力端子
Ｖｂｐ，Ｖｂｎ 入力端子
Ｖｏｐ，Ｖｏｎ 出力端子 DESCRIPTION OF SYMBOLS 1 Variable transconductor 2 Capacitor 3 Output resistance 10, 60 Input circuit 11, 12 Current source 20 Square root compression circuit 30 Voltage current conversion circuit 31 Current source 40 Output bias circuit 41, 42 Current source 50 Current buffer 51, 52 Current source 61, 62 Current source 71, 72 Current source Ia, Ib, Ibias Bias current M1, M2 N channel MOS transistor M3, M4 N channel MOS transistor (first and second MOS transistors)
M5 and M6 N-channel MOS transistors (third and fourth MOS transistors)
M7, M8 P-channel MOS transistors (fifth and sixth MOS transistors)
M9, M10 N-channel MOS transistor M11, M12 N-channel MOS transistor R1 Resistance Vip, Vin input terminal Vbp, Vbn input terminal Vop, Von output terminal

Claims (6)

入力信号が与えられる入力信号端子対と、A pair of input signal terminals to which an input signal is applied;
出力信号を出力する出力信号端子対と、An output signal terminal pair for outputting an output signal;
第１、第２可変トランスコンダクタとを備えた可変トランスコンダクタであって、A variable transconductor comprising first and second variable transconductors,
前記第１、第２可変トランスコンダクタの各々は、Each of the first and second variable transconductors is
入力端子間に与える入力信号電圧に対して線形な電流信号を生成して出力する第１の入力回路と、A first input circuit that generates and outputs a linear current signal with respect to an input signal voltage applied between input terminals;
入力端子間に与える入力信号電圧に対して線形な電流信号を生成して出力する第２の入力回路と、A second input circuit that generates and outputs a linear current signal with respect to an input signal voltage applied between the input terminals;
前記第１、第２の入力回路の各々の出力電流信号を並列入力として受け取り、前記並列入力した電流信号を平方根圧縮された電圧信号に変換する第１及び第２のＭＯＳトランジスタと、First and second MOS transistors for receiving output current signals of the first and second input circuits as parallel inputs, and converting the parallel input current signals into square root compressed voltage signals;
前記平方根圧縮された電圧信号を前記入力信号電圧に対して線形な電流信号に変換して前記出力信号端子対に出力する第３及び第４のＭＯＳトランジスタとを備え、A third and a fourth MOS transistor for converting the square root compressed voltage signal into a linear current signal with respect to the input signal voltage and outputting the current signal to the output signal terminal pair;
前記第１可変トランスコンダクタの第１の入力回路、第２の入力回路の各入力端子対を前記信号入力端子対に接続し、Connecting each input terminal pair of the first input circuit and the second input circuit of the first variable transconductor to the signal input terminal pair;
前記第２可変トランスコンダクタの第１の入力回路の入力端子対を固定電圧に接続し、第２の入力回路の入力端子対を前記信号出力端子対に接続し、Connecting the input terminal pair of the first input circuit of the second variable transconductor to a fixed voltage, connecting the input terminal pair of the second input circuit to the signal output terminal pair;
前記第１可変トランスコンダクタ又は前記第２可変トランスコンダクタの第１及び第２のＭＯＳトランジスタに流れる直流電流と、第３及び第４のＭＯＳトランジスタに流れる直流電流とを制御することを特徴とする可変トランスコンダクタ。A variable that controls a direct current flowing in the first and second MOS transistors of the first variable transconductor or the second variable transconductor and a direct current flowing in the third and fourth MOS transistors. Transconductor. 請求項１記載の可変トランスコンダクタにおいて、
前記第１及び第２の入力回路と前記第１及び第２のＭＯＳトランジスタとの接続点に任意の電流を供給する電流源を更に備えたことを特徴とする可変トランスコンダクタ。 The variable transconductor according to claim 1, wherein
A variable transconductor, further comprising a current source for supplying an arbitrary current to a connection point between the first and second input circuits and the first and second MOS transistors. 請求項１記載の可変トランスコンダクタにおいて、
出力バイアス回路を構成するように前記第３及び第４のＭＯＳトランジスタのドレインに接続された第５及び第６のＭＯＳトランジスタと、
前記第５及び第６のＭＯＳトランジスタに流れるバイアス電流を前記第３及び第４のＭＯＳトランジスタのドレインから流出させる第１の電流源と、
前記第３及び第４のＭＯＳトランジスタに流れるバイアス電流を当該第３及び第４のＭＯＳトランジスタのドレインに供給する第２の電流源とを更に備えたことを特徴とする可変トランスコンダクタ。 The variable transconductor according to claim 1, wherein
Fifth and sixth MOS transistors connected to the drains of the third and fourth MOS transistors to form an output bias circuit;
A first current source for causing a bias current flowing through the fifth and sixth MOS transistors to flow out from drains of the third and fourth MOS transistors;
A variable transconductor further comprising: a second current source for supplying a bias current flowing through the third and fourth MOS transistors to the drains of the third and fourth MOS transistors. 請求項３記載の可変トランスコンダクタにおいて、
前記第３及び第４のＭＯＳトランジスタのドレインと前記第５及び第６のＭＯＳトランジスタとの間に介在した電流バッファを更に備えたことを特徴とする可変トランスコンダクタ。 The variable transconductor according to claim 3, wherein
The variable transconductor further comprising a current buffer interposed between the drains of the third and fourth MOS transistors and the fifth and sixth MOS transistors. 請求項１〜４のいずれか１項に記載の可変トランスコンダクタと、前記可変トランスコンダクタの出力信号端子対間に接続されたキャパシタとで構成されたフィルタ。 The filter comprised by the variable transconductor of any one of Claims 1-4 , and the capacitor connected between the output signal terminal pair of the said variable transconductor. 請求項１〜４のいずれか１項に記載の可変トランスコンダクタと、前記可変トランスコンダクタの出力信号端子対間に接続された出力抵抗とで構成された可変ゲインアンプ。 A variable gain amplifier comprising the variable transconductor according to any one of claims 1 to 4 and an output resistor connected between an output signal terminal pair of the variable transconductor.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103873066B (en) * 2014-03-17 2017-02-15 上海华虹宏力半导体制造有限公司 Square root compressor circuit
JP7081783B2 (en) * 2017-10-06 2022-06-07 ザインエレクトロニクス株式会社 Amplifier circuit

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4820932B1 (en) * 1968-01-29 1973-06-25
JPS61285809A (en) * 1985-06-12 1986-12-16 Nec Corp Totally differential analog circuit
JPS62295187A (en) * 1986-06-13 1987-12-22 Nec Corp Transistor circuit
JPH02188010A (en) * 1989-01-17 1990-07-24 Toshiba Corp Differential amplifier
JPH02210904A (en) * 1989-02-10 1990-08-22 Toshiba Corp Differential amplifier circuit
JPH02288504A (en) * 1989-04-28 1990-11-28 Hitachi Ltd Differential amplifier circuit
JPH05304438A (en) * 1992-04-27 1993-11-16 Toshiba Corp Differential filter circuit
JPH0884036A (en) * 1994-09-09 1996-03-26 Nec Corp Logarithmic amplifier circuit
JPH08172324A (en) * 1994-12-16 1996-07-02 Matsushita Electric Ind Co Ltd Gain variable differential amplifier
JPH08213877A (en) * 1994-08-08 1996-08-20 Silicon Syst Inc Filter circuit adjustment method and filter circuit
JPH11103236A (en) * 1997-09-26 1999-04-13 Sharp Corp Filter circuit
JP2002057534A (en) * 2000-08-09 2002-02-22 Asahi Kasei Microsystems Kk Amplifier circuit
JP2003046352A (en) * 2001-07-31 2003-02-14 Sony Corp Variable gain amplifier

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4820932B1 (en) * 1968-01-29 1973-06-25
JPS61285809A (en) * 1985-06-12 1986-12-16 Nec Corp Totally differential analog circuit
JPS62295187A (en) * 1986-06-13 1987-12-22 Nec Corp Transistor circuit
JPH02188010A (en) * 1989-01-17 1990-07-24 Toshiba Corp Differential amplifier
JPH02210904A (en) * 1989-02-10 1990-08-22 Toshiba Corp Differential amplifier circuit
JPH02288504A (en) * 1989-04-28 1990-11-28 Hitachi Ltd Differential amplifier circuit
JPH05304438A (en) * 1992-04-27 1993-11-16 Toshiba Corp Differential filter circuit
JPH08213877A (en) * 1994-08-08 1996-08-20 Silicon Syst Inc Filter circuit adjustment method and filter circuit
JPH0884036A (en) * 1994-09-09 1996-03-26 Nec Corp Logarithmic amplifier circuit
JPH08172324A (en) * 1994-12-16 1996-07-02 Matsushita Electric Ind Co Ltd Gain variable differential amplifier
JPH11103236A (en) * 1997-09-26 1999-04-13 Sharp Corp Filter circuit
JP2002057534A (en) * 2000-08-09 2002-02-22 Asahi Kasei Microsystems Kk Amplifier circuit
JP2003046352A (en) * 2001-07-31 2003-02-14 Sony Corp Variable gain amplifier

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