JP4721407B2

JP4721407B2 - Data transmission device

Info

Publication number: JP4721407B2
Application number: JP2005072208A
Authority: JP
Inventors: 篤郎 ▲徳▼永
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2011-07-13
Anticipated expiration: 2025-03-15
Also published as: JP2006261712A

Description

本発明は、処理の高速化が求められるデータ伝送装置に関し、より特定すると、処理ブロック間でデータ伝送を行う時に用いるクロックによるＥＭＣやＡＣタイミングの影響を低減化し得る伝送インターフェースを有するデータ伝送装置に関する。 The present invention relates to a data transmission apparatus that requires high-speed processing, and more particularly, to a data transmission apparatus having a transmission interface that can reduce the influence of EMC and AC timing caused by a clock used when data transmission is performed between processing blocks. .

近年、データ伝送装置においては、処理の高速化に対する要求は、ますます大きくなっている。例えば、文書や画像をプリント出力等として画像出力するためのデータ処理では、高画質化やカラー化が進展しており、ここには、データ量の増加というデータ処理の速度を低下させる要因があるが、こうした状況にあっても、高画質のカラー画像出力を行う高機能機が広く用いられるにつれて、以前のモノクロ機と同等の処理速度が求められる。
このような背景から、高速処理を可能にするデータ伝送装置の開発が加速されている。
文書や画像をプリント出力するためのデータ伝送装置（画像形成装置）においても、従来から、入力された画像情報（例えば、多機能を装備したＭＦＰ機では、スキャナ，ＦＡＸ，プリンタ機能等に対する処理要求とともに、画像情報の入力が行われる）をプリント出力用の画像データへ処理する過程で処理の高速化を図るために、各処理部における処理方法及び処理部間におけるデータ伝送方法として、様々な方法が用いられている。 In recent years, in data transmission apparatuses, there is an increasing demand for higher processing speed. For example, in data processing for outputting a document or image as a print output or the like, high image quality and colorization have progressed, and there is a factor that decreases the speed of data processing such as an increase in the amount of data. However, even in such a situation, processing speeds equivalent to those of previous monochrome machines are required as high-function machines that output high-quality color images are widely used.
Against this background, development of data transmission devices that enable high-speed processing has been accelerated.
Also in a data transmission apparatus (image forming apparatus) for printing out a document or an image, conventionally, input image information (for example, in a multi-function MFP, a processing request for a scanner, FAX, printer function, etc.) In addition, various methods are used as processing methods in each processing unit and data transmission methods between processing units in order to speed up processing in the process of processing image data for print output). Is used.

データ伝送装置において、処理部間で伝送されるデータには、処理対象のデータや処理部を制御するための制御信号（データ）があり、データの伝送には、処理対象のデータや制御信号に応じたインターフェース（Ｉ／Ｆ）が採用されている。
画像データの伝送に使用されるＩ／Ｆには、データバスを通常用いる。このデータ伝送方式においては、必要に応じたデータバス幅が必要となる。
図６は、バス転送方式のＩ／Ｆを説明するための概略図である。図６（Ａ）に示す様に、伝送回路部Ａを有する基板１００から伝送回路部Ｂを有する基板２００に転送されるデータが、２５６階調の画像（ビデオ）信号ならば、８bitバスデータ信号を用いるので、同図（Ｂ）における、伝送回路部Ｃを有する基板１００’から伝送回路部Ｄ，Ｅ，Ｆを有する基板２００’のように、ｎ個の制御対象或いはデータ転送先があれば、８×ｎとバス幅がｎ倍になる。
また、バス転送方式のＩ／Ｆにおいては、データ伝送用の同期が必要である。即ち、データ伝送の同期にクロック信号を用いて、クロック信号の立ち下がりや立ち上がりのエッジでデータをラッチしてデータを確定する操作を発信側と受信側の双方の伝送回路部で行う、という方式が一般的に採用されている。 In a data transmission device, data transmitted between processing units includes data to be processed and control signals (data) for controlling the processing unit. Data transmission includes data to be processed and control signals. A corresponding interface (I / F) is adopted.
A data bus is usually used for an I / F used for transmission of image data. In this data transmission system, a data bus width according to need is required.
FIG. 6 is a schematic diagram for explaining the I / F of the bus transfer method. As shown in FIG. 6A, if the data transferred from the substrate 100 having the transmission circuit unit A to the substrate 200 having the transmission circuit unit B is an image (video) signal of 256 gradations, an 8-bit bus data signal Therefore, if there are n control objects or data transfer destinations such as the board 100 ′ having the transmission circuit section C to the board 200 ′ having the transmission circuit sections D, E, and F in FIG. , 8 × n and the bus width becomes n times.
In the bus transfer type I / F, synchronization for data transmission is required. That is, a method in which a clock signal is used for synchronization of data transmission and an operation of latching data at the falling edge or rising edge of the clock signal to determine the data is performed in both the transmission side and the transmission side transmission circuit units. Is generally adopted.

この方式によるデータ伝送は、通常、図７に示す回路構成のデータ伝送Ｉ／Ｆによって行われている。
図７に示すように、伝送回路を装備した一方の基板１００に第１のクロックＣＬＫ(1)１１５に同期したデータ伝送（ＤＡＴＡ１の転送）を実現する第１のデータ伝送回路（伝送回路部１Ａ１１１と伝送回路部１Ｂ１１２よりなる）があり、伝送回路を装備した他方の基板２００に第２のクロックＣＬＫ(2)１２５に同期したデータ伝送（ＤＡＴＡ２の転送）を実現する第２のデータ伝送回路（伝送回路部２Ａ１２１と伝送回路部２Ｂ１２２よりなる）がある。ここに、第１のクロックＣＬＫ(1)と第２のクロックＣＬＫ(2)は、同じ周波数である。
この場合に、基板１００の第１のデータ伝送回路と基板２００の第２のデータ伝送回路間でデータを伝送（ＤＡＴＡ３の転送）する第３のデータ伝送回路（伝送回路部１Ｂ１１２と伝送回路部２Ａ１２１よりなる）では、通常、いずれかの発信側からデータ（ＤＡＴＡ３）とクロック（図７では、第１のデータ伝送回路１００から送るので、クロックＣＬＫ(1)）を伝送して、受信側では発信側から伝送されたクロックを用いて一度データをラッチし、ラッチしたデータを受信側のクロックで解除することでデータずれのないデータ伝送を実現することができる。なお、データとクロックの伝送方向が逆の場合でも、発信側で受信側のクロックでデータを解除（出力）して伝送することで同様に実現できる
図８は、上記データ伝送Ｉ／Ｆ（図７）の動作により、発信側から伝送されてくるデータと、受信側でデータをラッチするために発信側から伝送されてくるクロックとの関係を示すタイミングチャートである。
図８は、４bitデータの例を示すもので、４bitのデータ０〜３が、同図示の所定周期のクロックにより、ラッチされるので、データにおける立ちあがり、立下りがクロックの立ちあがりと同期して行われる。 Data transmission by this method is usually performed by a data transmission I / F having a circuit configuration shown in FIG.
As shown in FIG. 7, a first data transmission circuit (transmission circuit unit 1A111) that realizes data transmission (transfer of DATA1) in synchronization with the first clock CLK (1) 115 on one substrate 100 equipped with a transmission circuit. And a second data transmission circuit (data 2 transfer) synchronized with the second clock CLK (2) 125 on the other board 200 equipped with the transmission circuit. Transmission circuit unit 2A121 and transmission circuit unit 2B122). Here, the first clock CLK (1) and the second clock CLK (2) have the same frequency.
In this case, a third data transmission circuit (transmission circuit unit 1B112 and transmission circuit unit 2A121) that transmits data (transfer of DATA3) between the first data transmission circuit of the substrate 100 and the second data transmission circuit of the substrate 200. In general, the data (DATA3) and the clock (in FIG. 7, from the first data transmission circuit 100, the clock CLK (1)) is transmitted from one of the transmission sides, and the transmission side transmits the data. Data transmission can be realized with no data shift by latching data once using the clock transmitted from the side and releasing the latched data with the clock on the reception side. Note that even when the data and clock transmission directions are reversed, the data transmission I / F (FIG. 8) can be realized in the same way by canceling (outputting) the data on the transmission side and transmitting the data on the transmission side. 7 is a timing chart showing the relationship between the data transmitted from the transmission side and the clock transmitted from the transmission side in order to latch the data on the reception side by the operation of 7).
FIG. 8 shows an example of 4-bit data. Since 4-bit data 0 to 3 are latched by a clock having a predetermined cycle shown in the figure, the rise and fall of the data are performed in synchronization with the rise of the clock. Is called.

上記のように、従来のバス転送方式で用いるデータ伝送Ｉ／Ｆ（図７）では、クロック信号の立ち下がり又は立ち上がりのエッジでデータをラッチしてデータを確定する操作を行うためにデータとともに、クロックを伝送する必要があり、処理の高速化に応えるためには、クロックとしてより高い周波数が用いられるようになってきている。
このように、より高い周波数のクロックが用いられると問題になるのは、クロック信号によるＥＭＣ（Electro Magnetic Interference）やＡＣタイミングへの影響である。特に、図６の（Ｂ）に示したようなバス幅を広くとる必要があり、かつプリント基板上にパターンとして形成された伝送路を用いたり、ケーブルを用いるような回路構成になる場合には、伝送に用いるスペースを必要とするだけでなく、輻射電磁ノイズの問題も大きく、対策も多くの困難を伴う。つまり、信号伝送の高速化に伴って必要になるＥＭＣ対応やＡＣタイミング対応手段の付加は、製品開発工数の増加につながってくる。
本発明は、処理の高速化が求められるデータ伝送装置のデータ伝送における上述の従来技術の問題に鑑み、これを解決するためになされたもので、その解決課題は、処理ブロック間でデータ伝送を行う時に伝送回路で用いる高い周波数のクロック信号によるＥＭＣやＡＣタイミングへの影響を低減化することを可能とし、多様化したデバイス構成に対応し得る伝送インターフェースを提供することにある。 As described above, in the data transmission I / F (FIG. 7) used in the conventional bus transfer system, together with the data for performing the operation of latching the data at the falling or rising edge of the clock signal and determining the data, It is necessary to transmit a clock, and in order to respond to an increase in processing speed, a higher frequency has been used as the clock.
As described above, when a clock with a higher frequency is used, the problem is the influence of the clock signal on EMC (Electro Magnetic Interference) and AC timing. In particular, when the bus width as shown in FIG. 6 (B) needs to be wide and the circuit configuration is such that a transmission line formed as a pattern on a printed circuit board or a cable is used. In addition to requiring space for transmission, the problem of radiated electromagnetic noise is also great, and countermeasures involve many difficulties. In other words, the addition of EMC support and AC timing support means, which are required as signal transmission speeds up, increases the number of product development steps.
The present invention has been made in order to solve the above-described problems of the prior art in data transmission of a data transmission apparatus that requires high-speed processing, and the problem to be solved is that data transmission is performed between processing blocks. the effect of the EMC and AC timing due to high frequency of the clock signal used in the transmission circuit and makes it possible to reduce is to provide Hisage transmission interface that may correspond to diversified device configuration when performing.

請求項１の発明は、所定のデータを伝送する第１の伝送回路部と、前記第１の伝送回路部と同一の基板に設けられ、前記第１の伝送回路部とデータの伝送を行う第２の伝送回路部と、前記第１及び第２の伝送回路部と異なる基板に設けられ、前記第２の伝送回路部からデータが伝送される第３の伝送回路部と、前記第３の伝送回路部と同一の基板に設けられ、前記第３の伝送回路部とデータの伝送を行う第４の伝送回路部と、前記第１の伝送回路部及び前記第２の伝送回路部と同一の基板に設けられ、前記第１の伝送回路部と前記第２の伝送回路部との間及び前記第２の伝送回路部から第３の伝送回路部へのデータの伝送に用いられる第１のクロックを発生する第１のクロックジェネレータと、前記第１のクロックジェネレータと同一の基板に設けられ、前記第１のクロックに基づいて前記第１のクロックよりも長い所定周期の同期信号を生成する同期信号生成部と、前記第３の伝送回路部と前記第４の伝送回路部と同一の基板に設けられ、前記第３の伝送回路部と前記第４の伝送回路部との間及び前記第２の伝送回路部から第３の伝送回路部へのデータの伝送に用いられる第２のクロックを発生し、前記同期信号生成部からの同期信号が前記所定周期で入力されると前記第２のクロックの位相をリセットする位相制御機能を有する第２のクロックジェネレータと、を備え、前記第１のクロックを用いて前記第２の伝送回路部から発信したデータ信号を前記第２のクロックを用いて前記第３の伝送回路部で受信することにより、前記第２の伝送回路部から前記第３の伝送回路部へのデータの伝送を行うことを特徴とする。 According to a first aspect of the present invention, there is provided a first transmission circuit unit that transmits predetermined data, and a first transmission circuit unit that is provided on the same substrate as the first transmission circuit unit, and transmits data to and from the first transmission circuit unit. Two transmission circuit units, a third transmission circuit unit that is provided on a different substrate from the first and second transmission circuit units, and that transmits data from the second transmission circuit unit, and the third transmission A fourth transmission circuit unit that is provided on the same substrate as the circuit unit and transmits data to and from the third transmission circuit unit, and the same substrate as the first transmission circuit unit and the second transmission circuit unit And a first clock used for data transmission between the first transmission circuit unit and the second transmission circuit unit and from the second transmission circuit unit to the third transmission circuit unit. First clock generator to be generated and the same substrate as the first clock generator A synchronization signal generation unit that generates a synchronization signal having a predetermined period longer than the first clock based on the first clock, and is identical to the third transmission circuit unit and the fourth transmission circuit unit The second transmission circuit unit is used for data transmission between the third transmission circuit unit and the fourth transmission circuit unit and from the second transmission circuit unit to the third transmission circuit unit. A second clock generator that generates a clock and has a phase control function that resets the phase of the second clock when the synchronization signal from the synchronization signal generation unit is input at the predetermined period. By receiving the data signal transmitted from the second transmission circuit unit using the first clock by the third transmission circuit unit using the second clock, the second transmission circuit unit receives the data signal from the second transmission circuit unit. 3 to the transmission circuit section And performing transmission over data.

本発明によると、それぞれの基板が持つクロックに同期してデータを伝送する伝送回路部を設けた基板間の信号伝送を、データ信号と第１及び第２のクロックを同期させるための同期信号の伝送にしたので、従来、基板間で行っていた発信側のクロックの伝送を無くすことができ、高い周波数のクロックを伝送した場合に起きるＥＭＣやＡＣタイミングへの影響を低減することが可能になる。
また、第１及び第２のクロックを同期させるための同期信号を、第１のクロックジェネレータが発生するクロックから生成した同期信号としたので、第１及び第２のクロックジェネレータの一方に、同期信号に基づきクロック信号の位相を制御する機能を有するものを用いるだけでよく、回路を簡素化できる。
また、同期信号伝送回路が伝送する同期信号を第１のクロックジェネレータが発生するクロックよりも長い所定周期で出力するようにしたことにより、第１及び第２のクロックの周波数が異なっていても、対応することが可能になり、回路設計の自由度が増す。 According to the present invention, the signal transmission between the substrates provided with the transmission circuit unit that transmits the data in synchronization with the clock of each substrate , the synchronization signal for synchronizing the data signal and the first and second clocks. Since the transmission is performed, it is possible to eliminate the transmission of the clock on the transmission side that has been conventionally performed between the boards , and it is possible to reduce the influence on the EMC and AC timing that occurs when a high-frequency clock is transmitted. .
In addition, since the synchronization signal for synchronizing the first and second clocks is the synchronization signal generated from the clock generated by the first clock generator, the synchronization signal is transmitted to one of the first and second clock generators. It is only necessary to use the one having a function of controlling the phase of the clock signal based on the above, and the circuit can be simplified .
In addition, since the synchronization signal transmitted by the synchronization signal transmission circuit is output at a predetermined period longer than the clock generated by the first clock generator, even if the frequencies of the first and second clocks are different, It becomes possible to cope with this, and the degree of freedom in circuit design increases .

本発明は、データ伝送装置において、処理ブロック間でデータ伝送を行う時に、伝送回路で用いる高い周波数のクロック信号によるＥＭＣやＡＣタイミングへの影響を低減化することを課題としている。
従来の伝送回路方式（図７、参照）では、先に示したように、発信側から受信側にデータとともに、発信、送信双方でデータを確定するラッチ操作を行うために用いるクロックを伝送している。この従来方式で伝送される同期用クロック信号がＥＭＣやＡＣタイミングへ大きな影響を与える。
その理由を、先に従来方式の動作として図８に例示したタイミングチャート（伝送されるデータとクロックとの関係を示す）を再び参照して、説明する。同図示のように、データ０〜３の４bitのデータ信号は、そのデータ値が変化した部分でしか信号レベルに変化がない。例えば、４bitデータにおいて2hから6hに値が、変化した場合に実際に信号のレベルが変化したのは３bit目が0から1（正論理でLからH）だけであるから、クロック信号と比較して周期的に変化する割合が低くなる。しかも、例え、0h→fh→0h→fh→・・・と繰り返す状態（図中の後半部分）であっても、図示のように、立ち上がりや立ち下がりもしくはその両エッジに同期しているので、その結果として、データの周期が最小でも、同
期用クロック信号の２倍になることが示されている。従って、データによる信号の変化は、同期用クロック信号によるよりもＥＭＣへの影響が少なく、問題にならないが、同期用クロック信号は、高い周波数が用いられるようになって、影響はより大きい。 An object of the present invention is to reduce the influence of a high-frequency clock signal used in a transmission circuit on EMC and AC timing when data is transmitted between processing blocks in a data transmission apparatus.
In the conventional transmission circuit system (see FIG. 7), as shown above, a clock used for performing a latch operation for determining data in both transmission and transmission is transmitted from the transmission side to the reception side together with the data. Yes. The clock signal for synchronization transmitted by this conventional method has a great influence on EMC and AC timing.
The reason for this will be described with reference to the timing chart (representing the relationship between transmitted data and clock) shown in FIG. 8 as the operation of the conventional method. As shown in the figure, the signal level of the 4-bit data signal of data 0 to 3 changes only at the portion where the data value has changed. For example, when the value changes from 2h to 6h in 4bit data, the signal level actually changed only from 0 to 1 (positive logic L to H) in the third bit, so compare with the clock signal. The rate of periodic change becomes lower. Moreover, for example, even in a state where 0h → fh → 0h → fh →... Is repeated (as shown in the latter half of the figure), as shown in FIG. As a result, it is shown that even if the data cycle is minimum, it is twice as long as the synchronization clock signal. Therefore, the change in the signal due to the data has less influence on the EMC than that due to the synchronization clock signal, and does not become a problem. However, the synchronization clock signal has a larger influence because a higher frequency is used.

そこで、本発明では、上記従来技術における同期用クロックを伝送しないで、発信、受信双方でデータを確定するラッチ操作を行うためのクロックの同期をとることを可能にするシステムとすることによって、この課題を解決する。即ち、発信側と受信側の伝送回路に共通に用いる同期信号（即ち、それぞれの側で発生させるクロックの位相を合わせるための信号であって、クロックではない）伝送する回路を設けることにより、従来の同期用クロックを無くし、ＥＭＣへの影響を少なくすることを可能にする。
図１は、本発明の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
図１に示す例は、データ処理部（不図示）を装備した基板１０、基板２０の一方から他方に処理されたデータを伝送するためのデータ伝送Ｉ／Ｆを構成する。このデータ伝送Ｉ／Ｆは、ＤＡＴＡ１を伝送する第１のデータ伝送回路と、ＤＡＴＡ３を伝送する第３のデータ伝送回路と、ＤＡＴＡ２を伝送する第２のデータ伝送回路とよりなり、これらのデータ伝送回路を通して、基板１０と基板２０の間のデータ伝送を行う。
基板１０上には、第１のデータ伝送回路を構成する要素となる、伝送回路部１Ａ１１と、伝送回路部１Ｂ１２と、伝送回路部１Ａ１１⇔伝送回路部１Ｂ１２間のデータ伝送の同期に用いるクロック信号を発生するクロックジェネレータ・ＣＬＫ(1)１５を装備する。
基板２０上には、第２のデータ伝送回路を構成する要素となる、伝送回路部２Ａ２１と、伝送回路部２Ｂ２２と、伝送回路部２Ａ２１⇔伝送回路部２Ｂ２２間のデータ伝送の同期に用いるクロック信号を発生するクロックジェネレータ・ＣＬＫ(2)２５を装備する。 Therefore, in the present invention, this is achieved by providing a system that can synchronize the clock for performing the latch operation for determining the data in both transmission and reception without transmitting the synchronization clock in the above-described prior art. Solve the problem. That is, by providing a circuit for transmitting a synchronization signal (that is, a signal for adjusting the phase of a clock generated on each side, not a clock) that is commonly used for the transmission circuit on the transmission side and the reception side, It is possible to reduce the influence on EMC by eliminating the synchronization clock.
FIG. 1 shows a circuit configuration of a data transmission I / F according to an embodiment of the present invention.
The example shown in FIG. 1 constitutes a data transmission I / F for transmitting processed data from one of the board 10 and board 20 equipped with a data processing unit (not shown) to the other. The data transmission I / F includes a first data transmission circuit that transmits DATA1, a third data transmission circuit that transmits DATA3, and a second data transmission circuit that transmits DATA2. Data transmission between the substrate 10 and the substrate 20 is performed through the circuit.
On the board 10, a clock signal used for synchronization of data transmission between the transmission circuit unit 1A11, the transmission circuit unit 1B12, and the transmission circuit unit 1A11１transmission circuit unit 1B12, which is an element constituting the first data transmission circuit. A clock generator CLK (1) 15 is provided.
On the board 20, a clock signal used for synchronization of data transmission between the transmission circuit unit 2A21, the transmission circuit unit 2B22, and the transmission circuit unit 2A21２transmission circuit unit 2B22, which is an element constituting the second data transmission circuit. Equipped with a clock generator CLK (2) 25.

また、基板１０と基板２０の間は、第３のデータ伝送回路を構成する要素となる、伝送回路部１Ｂ１２と、伝送回路部２Ａ２１と、これらの伝送回路部間を接続するデータ伝送用の伝送媒体（ケーブル等）を設ける。さらに、伝送回路部１Ｂ１２⇔伝送回路部２Ａ２１間のデータ伝送に用いる各々のクロック信号（クロックＣＬＫ(1)とクロックＣＬＫ(2)）を同期させるために、同期信号伝送回路を設ける。この同期信号伝送回路は、同期信号源３１から伝送媒体（ケーブル等）を介して基板１０、基板２０に同期信号を伝送し、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５の双方に入力する。
従って、同期信号伝送回路からの同期信号の入力を受けるクロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５は、発生させるクロック信号の位相を制御する機能を有するクロックジェネレータである。 Further, between the board 10 and the board 20, the transmission circuit unit 1B12, the transmission circuit unit 2A21, which are elements constituting the third data transmission circuit, and the data transmission transmission for connecting these transmission circuit units. Provide a medium (cable, etc.). Further, a synchronization signal transmission circuit is provided to synchronize each clock signal (clock CLK (1) and clock CLK (2)) used for data transmission between the transmission circuit unit 1B12 and the transmission circuit unit 2A21. The synchronization signal transmission circuit transmits a synchronization signal from the synchronization signal source 31 to the substrate 10 and the substrate 20 via a transmission medium (cable or the like), and generates a clock generator CLK (1) 15 and a clock generator CLK (2) 25. To both sides.
Therefore, the clock generator CLK (1) 15 and the clock generator CLK (2) 25 that receive the synchronization signal input from the synchronization signal transmission circuit are clock generators having a function of controlling the phase of the clock signal to be generated.

図２及び図３は、ＣＬＫ(1)，ＣＬＫ(2)として用いることが可能なクロックジェネレータの内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）をそれぞれ示す。
図２（Ａ）に示すクロックジェネレータ１５，２５は、水晶発振子、セラミック発振子等の発振器５ｋとｎ進カウンタ５ｃを備え、発振器５ｋで発振した内部クロックをｎ進カウンタ５ｃに入力し、同期信号をｎ進カウンタ５ｃのリセット端子への入力としている。このクロックジェネレータ１５，２５は、図２（Ｂ）に示すように同期信号でｎ進カウンタ５ｃ（図２（Ｂ）の例では、２進の場合を示し、ＣＬＫは内部クロックの周期を４倍して出力する）をリセットすることにより、クロックＣＬＫ出力の位相を制御する。
また、図３（Ａ）に示すクロックジェネレータ１５，２５は、水晶発振子、セラミック発振子等の発振器５ｋ、ＡＮＤ回路５ａ及びｎ進カウンタ５ｃを備え、発振器５ｋで発振した内部クロックと所定のタイミングでＨ→Ｌへと状態が変化する同期信号とをＡＮＤ回路５ａを通してｎ進カウンタ５ｃに入力している。このクロックジェネレータ１５，２５は、図３（Ｂ）に示すように、同期信号でＡＮＤ回路５ａをオンして、停止していたｎ進カウンタ５ｃ（図３（Ｂ）の例では、２進の場合を示し、ＣＬＫは内部クロックの周期を４倍して出力する）を起動することにより、クロックＣＬＫ出力の位相を制御する。
なお、上記構成では、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５を同一とし、発生するクロック周波数が同じであることを前提とする例を示したが、一方のクロックジェネレータが発生するクロック周波数を他方の周波数の整数倍であるようにすれば、データ伝送密度が異なるだけで、データずれの問題は、発生しないので、このような条件により実施することも可能である。 2 and 3 show a block diagram (A) of the internal configuration of a clock generator that can be used as CLK (1) and CLK (2), and a timing chart (B) of signals related to circuit operation, respectively. .
The clock generators 15 and 25 shown in FIG. 2A include an oscillator 5k such as a crystal oscillator or a ceramic oscillator and an n-ary counter 5c, and an internal clock oscillated by the oscillator 5k is input to the n-ary counter 5c for synchronization. The signal is input to the reset terminal of the n-ary counter 5c. As shown in FIG. 2 (B), the clock generators 15 and 25 are synchronous signals with an n-ary counter 5c (in the example of FIG. 2 (B), a binary case is shown, and CLK is four times the cycle of the internal clock). The phase of the clock CLK output is controlled.
The clock generators 15 and 25 shown in FIG. 3A include an oscillator 5k such as a crystal oscillator and a ceramic oscillator, an AND circuit 5a, and an n-ary counter 5c, and an internal clock oscillated by the oscillator 5k and a predetermined timing. The synchronization signal whose state changes from H to L is input to the n-ary counter 5c through the AND circuit 5a. As shown in FIG. 3 (B), the clock generators 15 and 25 turn on the AND circuit 5a with a synchronizing signal and stop the n-ary counter 5c (in the example of FIG. 3 (B), the binary counter). In this case, CLK is output by multiplying the internal clock period by four) to control the phase of the clock CLK output.
In the above configuration, the clock generator CLK (1) 15 and the clock generator CLK (2) 25 are the same and the generated clock frequency is the same. If the clock frequency at which the signal is generated is an integer multiple of the other frequency, the data transmission density is different, and the problem of data shift does not occur. Therefore, it is possible to implement under such conditions.

上記した回路構成のデータ伝送Ｉ／Ｆ（図１）では、伝送回路部１Ａ１１と伝送回路部１Ｂ１２に用いるクロックＣＬＫ(1)及び伝送回路部２Ａ２１と伝送回路部２Ｂ２２に用いるクロックＣＬＫ(2)は、共通の同期信号源３１からの同期信号に基づきクロック信号の位相を制御する機能を有するクロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５から供給される。
よって、供給されるクロックを第１、第３、第２の各データ伝送回路の発信、受信側双方で用いることにより、データの受け渡しを行うことができ、ＤＡＴＡ１→ＤＡＴＡ３→ＤＡＴＡ２の伝送が可能になる。
つまり、基板１０と基板２０間のように、伝送回路部間を伝送媒体（ケーブル等）により接続するデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式にして、クロック伝送を必要としないシステムにする。従って、このシステムによると、クロック伝送によるＥＭＣやＡＣタイミングへの影響を低減することが可能なデータ伝送Ｉ／Ｆを用いたデータ伝送装置を提供することができる。 In the data transmission I / F having the above circuit configuration (FIG. 1), the clock CLK (1) used for the transmission circuit unit 1A11 and the transmission circuit unit 1B12 and the clock CLK (2) used for the transmission circuit unit 2A21 and the transmission circuit unit 2B22 are The clock generator CLK (1) 15 and the clock generator CLK (2) 25 have the function of controlling the phase of the clock signal based on the synchronizing signal from the common synchronizing signal source 31.
Therefore, by using the supplied clock on both the transmitting and receiving sides of the first, third, and second data transmission circuits, data can be transferred and transmission of DATA1 → DATA3 → DATA2 is possible. Become.
In other words, in the data transmission in which the transmission circuit units are connected by a transmission medium (cable or the like), such as between the board 10 and the board 20, a conventional method for transmitting a clock used for a data latching operation for both transmission and reception is transmitted. Unlike the above, a system for transmitting a synchronization signal for adjusting the phase of the clock is adopted, and the system does not require clock transmission. Therefore, according to this system, it is possible to provide a data transmission apparatus using the data transmission I / F which can reduce the influence of the EMC and AC timing by the clock transmission.

次に示す実施形態は、上記実施形態（図１）におけると同一の課題を解決することを目的とするデータ伝送Ｉ／Ｆであるが、伝送回路部にクロックを供給するクロックジェネレータを簡素化し得るようにすることを意図するものである。
上記実施形態（図１）のデータ伝送Ｉ／Ｆにおいては、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５は、いずれも同期信号に基づきクロック信号の位相を制御する機能を有するクロックジェネレータを用いており、任意の同期信号に対して対応できることから汎用性があるが、位相制御機能を有するための構成が持つクロックジェネレータがそれぞれに必要となる。
そこで、本実施形態では、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５の何れか一方に位相制御機能を持たないクロックジェネレータを用いることができるようにすることで、回路構成を簡素化する。 The following embodiment is a data transmission I / F aiming at solving the same problem as in the above embodiment (FIG. 1), but the clock generator for supplying a clock to the transmission circuit unit can be simplified. It is intended to be
In the data transmission I / F of the embodiment (FIG. 1), the clock generator CLK (1) 15 and the clock generator CLK (2) 25 both have a function of controlling the phase of the clock signal based on the synchronization signal. The clock generator has a versatility because it can cope with an arbitrary synchronization signal, but a clock generator having a configuration for having a phase control function is required for each.
Therefore, in the present embodiment, a circuit configuration is provided by using a clock generator that does not have a phase control function in either one of the clock generator CLK (1) 15 and the clock generator CLK (2) 25. To simplify.

図４は、本実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
図４に示す例は、基板１０、基板２０の一方から他方にデータを伝送するデータ伝送Ｉ／Ｆを構成し、このデータ伝送Ｉ／Ｆは、ＤＡＴＡ１を伝送する第１のデータ伝送回路と、ＤＡＴＡ３を伝送する第３のデータ伝送回路と、ＤＡＴＡ２を伝送する第２のデータ伝送回路とよりなり、これらのデータ伝送回路を通して、基板１０と基板２０の間のデータ伝送を行う、という点で基本構成は、上記実施形態（図１）と変わりが無い。従って、重複する説明は、先の上記実施形態（図１）を参照することとし、記載を省略し、以下には，クロックジェネレータ及び同期信号の伝送に係わる構成部分について述べる。
伝送回路部１Ａ１１と伝送回路部１Ｂ１２に用いるクロックＣＬＫ(1)及び伝送回路部２Ａ２１と伝送回路部２Ｂ２２に用いるクロックＣＬＫ(2)の一方のクロックジェネレータに位相制御機能を持たないクロックジェネレータを用い、図４に示す例では、これをクロックジェネレータ・ＣＬＫ(1)１５’とする。
クロックジェネレータ・ＣＬＫ(1)１５’は、位相制御機能を持たないが、伝送回路部１Ｂ１２と伝送回路部２Ａ２１間のデータ伝送に用いるクロックＣＬＫ(1)とクロックＣＬＫ(2)同士は、同期させる必要があるので、このために、同期信号伝送回路を設ける。 FIG. 4 shows a circuit configuration of the data transmission I / F according to the present embodiment.
The example illustrated in FIG. 4 configures a data transmission I / F that transmits data from one of the board 10 and the board 20 to the other, and the data transmission I / F includes a first data transmission circuit that transmits DATA1; Basically in that it comprises a third data transmission circuit that transmits DATA3 and a second data transmission circuit that transmits DATA2, and performs data transmission between the substrate 10 and the substrate 20 through these data transmission circuits. The configuration is the same as that of the above embodiment (FIG. 1). Therefore, for the overlapping explanation, refer to the above-described embodiment (FIG. 1), the description is omitted, and the components related to the transmission of the clock generator and the synchronization signal will be described below.
A clock generator having no phase control function is used for one of the clock CLK (1) used for the transmission circuit unit 1A11 and the transmission circuit unit 1B12 and the clock CLK (2) used for the transmission circuit unit 2A21 and the transmission circuit unit 2B22. In the example shown in FIG. 4, this is the clock generator CLK (1) 15 ′.
The clock generator CLK (1) 15 ′ does not have a phase control function, but the clock CLK (1) and the clock CLK (2) used for data transmission between the transmission circuit unit 1B12 and the transmission circuit unit 2A21 are synchronized with each other. Therefore, a synchronization signal transmission circuit is provided for this purpose.

この同期信号伝送回路は、この実施形態では、位相制御機能を持たないクロックジェネレータ・ＣＬＫ(1)１５’が発生するクロックから同期信号を生成する同期信号生成回路３２と、同期信号生成回路３２で生成した同期信号を基板２０のクロックジェネレータ・ＣＬＫ(2)２５に伝送する伝送媒体（ケーブル等）を装備する。
従って、同期信号伝送回路からの同期信号の入力を受けるクロックジェネレータ・ＣＬＫ(2)２５だけが、発生させるクロック信号の位相を制御する機能を持つクロックジェネレータであれば良い。
クロック信号の位相を制御する機能を持つクロックジェネレータは、上記実施形態（図１）において採用可能とした図２又は図３に記載したと同様のクロックジェネレータを用いることができる。
また、同期信号生成回路３２は、クロックジェネレータ・ＣＬＫ(1)１５’が発生するクロックＣＬＫ出力の立ち上がり或いは立下りを利用して、図２（Ｂ）又は図３（Ｂ）の同期信号として示すような波形の信号を所定のタイミングで生成する。なお、同期信号を生成するタイミングについては、後述するように、所定の間隔で生成するようにしても良い。 In this embodiment, the synchronization signal transmission circuit includes a synchronization signal generation circuit 32 that generates a synchronization signal from a clock generated by a clock generator CLK (1) 15 ′ having no phase control function, and a synchronization signal generation circuit 32. A transmission medium (such as a cable) for transmitting the generated synchronization signal to the clock generator CLK (2) 25 of the board 20 is provided.
Therefore, only the clock generator CLK (2) 25 that receives the input of the synchronization signal from the synchronization signal transmission circuit may be a clock generator having a function of controlling the phase of the generated clock signal.
As the clock generator having the function of controlling the phase of the clock signal, a clock generator similar to that described in FIG. 2 or FIG. 3 that can be employed in the above embodiment (FIG. 1) can be used.
Further, the synchronization signal generation circuit 32 uses the rising or falling edge of the clock CLK output generated by the clock generator CLK (1) 15 ′ as the synchronization signal shown in FIG. 2B or 3B. A signal having such a waveform is generated at a predetermined timing. Note that the timing for generating the synchronization signal may be generated at a predetermined interval, as will be described later.

ところで、クロックジェネレータは、必ずしも同じ周波数ではない。クロックジェネレータの発振器に用いられる水晶発振子やセラミック発振子は、精度の違いがあるにしろ、いずれも製造上のバラツキやそれぞれ異なる温度特性を持つので、発振周波数に変動が発生する。
そのため、本実施形態におけるように、クロックＣＬＫ(1)とクロックＣＬＫ(2)の２つのクロックジェネレータを利用するシステムにおいて、必要な精度を保持するためには、周波数の変動により生じるクロックＣＬＫ(1)とクロックＣＬＫ(2)の間の位相ずれを要求精度から外れない前に補正する。
この位相ずれの補正は、同期信号に位相を合わせる制御を行うことにより、位相ずれの無い状態に戻すようにする。
図５は、位相ずれの補正動作を説明するタイミングチャートを示す。
図５に示すように、クロックＣＬＫ(1)とクロックＣＬＫ(2)の間にわずかな発振周波数の違いがある場合、クロック間の位相ずれは、経時的にずれが累積する。従って、位相ずれが許容範囲を外れる前のタイミングを予め経験値として求め、この値を基に所定周期で同期信号を供給し、同期信号に位相を合わせる位相制御を行う。
図５の例では、図中に同期信号の周期を示しているが、クロックの略３倍の周期として、位相ずれをリセットしている。なお、このずれ補正方法は、原理上周期を短くするほど精度を高く保つことができる。また、図５の例は、図１に示したデータ伝送Ｉ／Ｆに対応する例を示したが、所定周期で同期信号を送信することにより、図４に示したデータ伝送Ｉ／Ｆに同様に実施することが可能である。
また、上記位相ずれ補正方法の適用の拡張をはかれば、クロックＣＬＫ(1)とクロックＣＬＫ(2)が、必ずしも同じ周波数である必要はなく、適切な所定の周期の同期信号を用いることで、異なる周波数のクロックを用いてもデータずれの無い伝送を可能とする本発明に係わるデータ伝送Ｉ／Ｆを提供できる。 By the way, clock generators do not necessarily have the same frequency. Crystal oscillators and ceramic oscillators used for clock generator oscillators have variations in manufacturing and different temperature characteristics, resulting in fluctuations in oscillation frequency.
Therefore, as in the present embodiment, in a system using two clock generators of the clock CLK (1) and the clock CLK (2), in order to maintain the necessary accuracy, the clock CLK (1 ) And the clock CLK (2) are corrected before they deviate from the required accuracy.
The correction of the phase shift is made to return to the state without the phase shift by performing a control for adjusting the phase to the synchronization signal.
FIG. 5 is a timing chart for explaining the phase shift correction operation.
As shown in FIG. 5, when there is a slight difference in oscillation frequency between the clock CLK (1) and the clock CLK (2), the phase shift between the clocks accumulates with time. Therefore, the timing before the phase shift is outside the allowable range is obtained as an empirical value in advance, and a synchronization signal is supplied at a predetermined period based on this value, and phase control is performed to match the phase with the synchronization signal.
In the example of FIG. 5, the period of the synchronization signal is shown in the figure, but the phase shift is reset as a period approximately three times that of the clock. Note that this shift correction method can maintain high accuracy as the period is shortened in principle. The example of FIG. 5 shows an example corresponding to the data transmission I / F shown in FIG. 1, but is similar to the data transmission I / F shown in FIG. 4 by transmitting a synchronization signal at a predetermined period. Can be implemented.
Further, if the application of the above-described phase shift correction method is expanded, the clock CLK (1) and the clock CLK (2) do not necessarily have the same frequency, and a synchronization signal having an appropriate predetermined period can be used. Thus, it is possible to provide a data transmission I / F according to the present invention that enables transmission without data shift even when clocks having different frequencies are used.

本発明の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。1 shows a circuit configuration of a data transmission I / F according to an embodiment of the present invention. 図１のデータ伝送Ｉ／ＦにおけるＣＬＫ(1)，ＣＬＫ(2)の内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）を示す。A block diagram (A) of the internal configuration of CLK (1) and CLK (2) in the data transmission I / F of FIG. 1 and a timing chart (B) of signals related to circuit operation are shown. 図１のデータ伝送Ｉ／ＦにおけるＣＬＫ(1)，ＣＬＫ(2)の内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）を示す。A block diagram (A) of the internal configuration of CLK (1) and CLK (2) in the data transmission I / F of FIG. 1 and a timing chart (B) of signals related to circuit operation are shown. 本発明の他の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。6 shows a circuit configuration of a data transmission I / F according to another embodiment of the present invention. 位相ずれの補正動作を説明するタイミングチャートを示す。3 is a timing chart illustrating a phase shift correction operation. バス転送方式のＩ／Ｆを説明するための概略図である。It is the schematic for demonstrating I / F of a bus transfer system. 従来のデータ伝送Ｉ／Ｆの回路構成を示す。The circuit structure of the conventional data transmission I / F is shown. 従来のデータ伝送Ｉ／Ｆ（図７）において、データとデータとともに発信側から伝送されてくるデータラッチ用のクロックとの関係を示すタイミングチャートである。9 is a timing chart showing the relationship between data and a data latch clock transmitted from the transmission side together with the data in the conventional data transmission I / F (FIG. 7).

符号の説明Explanation of symbols

１１・・伝送回路部１Ａ、１２・・伝送回路部１Ｂ、
１５，１５’・・クロックジェネレータ・ＣＬＫ(1)、
２１・・伝送回路部２Ａ、２２・・伝送回路部２Ｂ、
２５・・クロックジェネレータ・ＣＬＫ(2)、
５ｋ・・発振器、５ｃ・・ｎ進カウンタ、
５ａ・・ＡＮＤ回路、３１・・同期信号源、
３２・・同期信号生成回路。 11..Transmission circuit unit 1A, 12 .... Transmission circuit unit 1B,
15, 15 '· · Clock generator · CLK (1),
21 .. Transmission circuit part 2A, 22 .. Transmission circuit part 2B,
25 · · Clock generator · CLK (2),
5k ... oscillator, 5c ... n-adic counter,
5a ... AND circuit 31 ... Sync signal source,
32. Synchronous signal generation circuit.

Claims

所定のデータを伝送する第１の伝送回路部と、
前記第１の伝送回路部と同一の基板に設けられ、前記第１の伝送回路部とデータの伝送を行う第２の伝送回路部と、
前記第１及び第２の伝送回路部と異なる基板に設けられ、前記第２の伝送回路部からデータが伝送される第３の伝送回路部と、
前記第３の伝送回路部と同一の基板に設けられ、前記第３の伝送回路部とデータの伝送を行う第４の伝送回路部と、
前記第１の伝送回路部及び前記第２の伝送回路部と同一の基板に設けられ、前記第１の伝送回路部と前記第２の伝送回路部との間及び前記第２の伝送回路部から第３の伝送回路部へのデータの伝送に用いられる第１のクロックを発生する第１のクロックジェネレータと、
前記第１のクロックジェネレータと同一の基板に設けられ、前記第１のクロックに基づいて前記第１のクロックよりも長い所定周期の同期信号を生成する同期信号生成部と、
前記第３の伝送回路部と前記第４の伝送回路部と同一の基板に設けられ、前記第３の伝送回路部と前記第４の伝送回路部との間及び前記第２の伝送回路部から第３の伝送回路部へのデータの伝送に用いられる第２のクロックを発生し、前記同期信号生成部からの同期信号が前記所定周期で入力されると前記第２のクロックの位相をリセットする位相制御機能を有する第２のクロックジェネレータと、
を備え、
前記第１のクロックを用いて前記第２の伝送回路部から発信したデータ信号を前記第２のクロックを用いて前記第３の伝送回路部で受信することにより、前記第２の伝送回路部から前記第３の伝送回路部へのデータの伝送を行うこと
を特徴とするデータ伝送装置。 A first transmission circuit unit for transmitting predetermined data;
A second transmission circuit unit that is provided on the same substrate as the first transmission circuit unit and performs data transmission with the first transmission circuit unit;
A third transmission circuit unit that is provided on a different substrate from the first and second transmission circuit units and from which data is transmitted from the second transmission circuit unit;
A fourth transmission circuit unit that is provided on the same substrate as the third transmission circuit unit and transmits data to and from the third transmission circuit unit;
Provided on the same substrate as the first transmission circuit unit and the second transmission circuit unit, and between the first transmission circuit unit and the second transmission circuit unit and from the second transmission circuit unit. A first clock generator for generating a first clock used for transmission of data to the third transmission circuit unit;
A synchronization signal generator provided on the same substrate as the first clock generator and generating a synchronization signal having a predetermined period longer than the first clock based on the first clock;
Provided on the same substrate as the third transmission circuit unit and the fourth transmission circuit unit, between the third transmission circuit unit and the fourth transmission circuit unit and from the second transmission circuit unit A second clock used to transmit data to the third transmission circuit unit is generated, and the phase of the second clock is reset when the synchronization signal from the synchronization signal generation unit is input at the predetermined period. A second clock generator having a phase control function;
With
From the second transmission circuit unit, the data signal transmitted from the second transmission circuit unit using the first clock is received by the third transmission circuit unit using the second clock. A data transmission apparatus for transmitting data to the third transmission circuit unit .