JP2644189B2

JP2644189B2 - Clock supply circuit

Info

Publication number: JP2644189B2
Application number: JP6166858A
Authority: JP
Inventors: 俊二佐藤; 祐樹 ▲高▼橋
Original assignee: MYAGI NIPPON DENKI KK; Nippon Electric Co Ltd
Current assignee: MYAGI NIPPON DENKI KK; NEC Corp
Priority date: 1994-07-19
Filing date: 1994-07-19
Publication date: 1997-08-25
Anticipated expiration: 2012-08-25
Also published as: JPH0832566A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はクロック供給回路に関
し、特に装置内ユニット間におけるクロック供給回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock supply circuit, and more particularly to a clock supply circuit between units in a device.

【０００２】[0002]

【従来の技術】従来、この種のクロック供給回路は図３
に示す２つの供給方法がある。図３は従来例の回路構成
を示し（ａ）はデータ信号とクロックとを別個に２本の
伝送線路で供給する方法、（ｂ）はクロック情報をデー
タ信号に多重化し１本の伝送線路で供給する方法を示
す。2. Description of the Related Art Conventionally, this kind of clock supply circuit is shown in FIG.
There are two supply methods shown in FIG. 3A and 3B show a circuit configuration of a conventional example. FIG. 3A shows a method in which a data signal and a clock are separately supplied through two transmission lines, and FIG. 3B shows a method in which clock information is multiplexed into a data signal and is transmitted by one transmission line. The method of supply is shown.

【０００３】図３（ａ）の方法は送信部５でクロック８
０１を発生し、このクロックを伝送線路８を介し受信部
６へ供給し、受信部６はこのクロック８０１によりデー
タ信号７０１を取り込むものである。図３（ｂ）は送信
部９でクロックを発生しこのクロック位相を示すクロッ
ク信号をフレーム化したデータ信号の空タイムスロット
に挿入し、データ信号と一緒に伝送線路を介し受信部へ
送信する。受信部はこのデータ信号１１１に挿入された
クロック信号を抽出し、このクロック信号を同期入力と
するＰＬＬ回路などにより送信側と同期したクロックを
再生する。この従来例としては特開平４−２４０９３６
号公報「データ伝送方式」に記載されたものがある。[0003] In the method shown in FIG.
01, and supplies this clock to the receiving unit 6 via the transmission line 8. The receiving unit 6 receives the data signal 701 by the clock 801. In FIG. 3B, a clock is generated by the transmitting unit 9, a clock signal indicating the clock phase is inserted into an empty time slot of the framed data signal, and transmitted together with the data signal to the receiving unit via the transmission line. The receiving unit extracts the clock signal inserted into the data signal 111, and reproduces a clock synchronized with the transmitting side by a PLL circuit or the like using the clock signal as a synchronous input. This conventional example is disclosed in Japanese Patent Application Laid-Open No. 4-240936.
There is one described in Japanese Patent Laid-Open Publication "Data transmission system".

【０００４】[0004]

【発明が解決しようとする課題】このように従来のクロ
ック供給回路は２つの供給方法があるが、前者は回路が
極めて簡単である反面、専用の伝送線路が必要となる。
このため両者の伝送線路長に差があると受信側ではクロ
ックとデータ信号との間で位相づれを生ずる。特にクロ
ックが高速となるとこの伝送線路長の僅かな差が影響
し、受信データの取り込みに誤りが発生するという問題
がある。また高周波のクロックを直接伝送するので不要
な放射ノイズが増加するという問題がある。As described above, the conventional clock supply circuit has two supply methods. The former is extremely simple, but requires a dedicated transmission line.
For this reason, if there is a difference between the transmission line lengths, a phase shift occurs between the clock and the data signal on the receiving side. In particular, when the clock speed becomes high, there is a problem that a slight difference in the length of the transmission line influences and an error occurs in taking in the received data. Further, since a high-frequency clock is directly transmitted, there is a problem that unnecessary radiation noise increases.

【０００５】一方、後者の方法では、伝送線路が１本で
あるのでクロックと受信データ信号との位相づれは生じ
ないが、送信部においてクロック情報をデータ信号に挿
入するための回路、また受信部においてクロック情報を
抽出し再生する回路が複雑となる問題がある。特に受信
部においてはデータ信号がオール０を連続するなどのパ
ターンによりクロック情報の抽出が困難になる場合があ
り抽出回路が複雑となる。On the other hand, in the latter method, since there is only one transmission line, no phase shift occurs between the clock and the received data signal. However, a circuit for inserting clock information into the data signal in the transmitting section, and a receiving section. However, there is a problem that a circuit for extracting and reproducing clock information becomes complicated. In particular, in the receiving unit, it may be difficult to extract clock information due to a pattern in which the data signal is all 0s, and the extraction circuit becomes complicated.

【０００６】[0006]

【課題を解決するための手段】本発明のクロック供給回
路は、データ信号の各フレームの空タイムスロットにク
ロックの位相を示すクロック位相信号を挿入した送信デ
ータ信号と前記クロック位相信号の挿入位置を示すクロ
ック窓信号とをそれぞれ別個の伝送線路へ送出する送信
手段と、前記伝送線路からの前記送信データ信号と前記
クロック窓信号とを受信しこの両者の論理積をとること
により前記クロック位相信号を抽出しこのクロック位相
信号から前記クロックを再生する受信手段とを備えてい
る。A clock supply circuit according to the present invention comprises: a transmission data signal in which a clock phase signal indicating a clock phase is inserted into an empty time slot of each frame of a data signal; and a position where the clock phase signal is inserted. Transmitting means for transmitting a clock window signal to each of the separate transmission lines, receiving the transmission data signal and the clock window signal from the transmission line, and calculating the logical product of the two to obtain the clock phase signal. Receiving means for extracting and recovering the clock from the clock phase signal.

【０００７】あるいは、複数のデータ信号の各フレーム
の空タイムスロットにクロックの位相を示すクロック位
相信号をそれぞれ挿入した複数の送信データ信号と前記
クロック位相信号の挿入位置を示す共通のクロック窓信
号とをそれぞれ別個の伝送線路へ送出する送信手段と、
それぞれ対応する前記伝送線路から前記送信データ信号
と共通の前記クロック窓信号とを受信しこの両者の論理
積をとることにより前記クロック位相信号を抽出しこの
クロック位相信号から前記クロックを再生する複数の受
信手段とを備えている。Alternatively, a plurality of transmission data signals each having a clock phase signal indicating a clock phase inserted into an empty time slot of each frame of the plurality of data signals, and a common clock window signal indicating an insertion position of the clock phase signal. Transmitting means for transmitting each to a separate transmission line,
A plurality of clock signal receiving units each of which receives the transmission data signal and the common clock window signal from the corresponding transmission line, and extracts the clock phase signal by taking the logical product of the two and regenerates the clock from the clock phase signal. Receiving means.

【０００８】[0008]

【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のクロック供給回路のブロ
ック図を示す。また図２は図１における各信号の波形図
である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a block diagram of the clock supply circuit of the present embodiment. FIG. 2 is a waveform diagram of each signal in FIG.

【０００９】図１において、本クロック供給回路はクロ
ックを供給する側の送信部１とデータ信号およびクロッ
ク情報を伝送する伝送線路３，４とクロックを受信する
側の受信部２とから構成されている。尚、本実施例は装
置内のユニット間のクロック供給回路例を示すもので、
送信部１，受信部２はユニット構造のものであり、また
伝送線路３，４はユニット間配線である。In FIG. 1, the clock supply circuit comprises a transmission section 1 for supplying a clock, transmission lines 3 and 4 for transmitting data signals and clock information, and a reception section 2 for receiving a clock. I have. This embodiment shows an example of a clock supply circuit between units in the apparatus.
The transmission unit 1 and the reception unit 2 have a unit structure, and the transmission lines 3 and 4 are wirings between units.

【００１０】送信部１において、クロック挿入回路１１
は装置内部で生成されたデータ信号１０１とクロック１
０２とを入力し、データ信号１０１の各フレームの空タ
イムスロットにクロック１０２を分周して得られたクロ
ック位相信号（１ビット構成，図示せず）をパルスジェ
ネレータ１２より供給されたクロック窓信号１０３によ
り挿入し、送信データ信号２０１として伝送線路３へ送
出する。また、パルスジェネレータ（ＰＧ）１２はクロ
ック１０２を入力し、このクロックにより制御されたク
ロック窓信号１０３を発生し、先のクロック挿入回路１
１と伝送線路４とに出力する。このクロック窓信号１０
３はクロック位相信号の挿入ビット位置を示す信号でク
ロック位相信号１０３と同一周期で、かつ伝送線路３，
４間の位相差をカバーする分のパルス巾を有する。図２
は以上説明した各信号の波形を示す。In the transmitting section 1, a clock insertion circuit 11
Is a data signal 101 and a clock 1 generated inside the device.
02, and a clock phase signal (1 bit configuration, not shown) obtained by dividing the clock 102 into an empty time slot of each frame of the data signal 101 and a clock window signal supplied from the pulse generator 12. The signal is inserted into the transmission line 103 and transmitted as a transmission data signal 201 to the transmission line 3. The pulse generator (PG) 12 receives a clock 102, generates a clock window signal 103 controlled by the clock, and generates a clock window signal 103.
1 and the transmission line 4. This clock window signal 10
Reference numeral 3 denotes a signal indicating the insertion bit position of the clock phase signal, which has the same period as the clock phase signal 103, and
It has a pulse width enough to cover the phase difference between the four. FIG.
Indicates the waveform of each signal described above.

【００１１】受信部２において、伝送線路３より受信さ
れた送信データ信号２０１は受信信号抽出用のフリップ
フロップ（Ｆ／Ｆ）２３とＡＮＤ２１とに入力される。
また伝送線路４より受信されたクロック窓信号１０３は
先のＡＮＤ２１に入力される。ＡＮＤ２１は送信データ
信号２０１とクロック窓信号とのＡＮＤ出力、即ち送信
データ信号２０１に挿入されたクロック位相信号２０４
を出力する。このクロック位相信号２０４は位相同期発
振器を構成するＰＬＬ２２に同期入力信号として入力さ
れる。ＰＬＬはこのクロック位相信号に位相同期し、所
定の周波数に逓倍された再生クロック２０２を出力す
る。Ｆ／Ｆ２３はこの再生クロック２０２により、伝送
線路３からの送信データ信号２０１より受信信号２０３
を読み出す。尚、以上各信号の波形は図２に示す。In the receiving section 2, the transmission data signal 201 received from the transmission line 3 is input to a flip-flop (F / F) 23 and an AND 21 for extracting a received signal.
Further, the clock window signal 103 received from the transmission line 4 is input to the AND 21 described above. AND 21 is an AND output of the transmission data signal 201 and the clock window signal, that is, the clock phase signal 204 inserted in the transmission data signal 201.
Is output. The clock phase signal 204 is input as a synchronization input signal to the PLL 22 constituting a phase locked oscillator. The PLL outputs a reproduced clock 202 multiplied to a predetermined frequency in phase synchronization with the clock phase signal. The F / F 23 uses the reproduction clock 202 to convert the transmission data signal 201 from the transmission line 3 into a reception signal 203.
Is read. The waveform of each signal is shown in FIG.

【００１２】以上説明したように再生クロックは、デー
タ信号２０１に挿入され同一の伝送線路３で伝送された
クロック位相信号２０４から再生しているのでデータ信
号との位相づれが生ずることがない。またクロック位相
信号２０４の抽出の際は、クロック窓信号が伝送線路
３，４間に位相差があったとしても抽出に支障ない充分
なパルス巾を有しているので抽出は確実に行なわれる。As described above, since the reproduced clock is reproduced from the clock phase signal 204 inserted into the data signal 201 and transmitted through the same transmission line 3, no phase shift occurs with the data signal. When the clock phase signal 204 is extracted, the extraction is performed reliably because the clock window signal has a sufficient pulse width that does not hinder the extraction even if there is a phase difference between the transmission lines 3 and 4.

【００１３】尚、以上説明した実施例は送信部と受信部
とが１対１の場合であるが、異なるデータ信号を複数の
受信部に伝送する１対Ｎあるいはｎ対Ｎの場合も同様に
適用することができる。この場合クロック窓信号の伝送
は１本の伝送線路で共用することができる。In the above-described embodiment, the transmitting unit and the receiving unit are in a one-to-one correspondence. However, the same applies to a one-to-N or n-to-N case in which different data signals are transmitted to a plurality of receiving units. Can be applied. In this case, the transmission of the clock window signal can be shared by one transmission line.

【００１４】本実施例ではクロック窓信号を伝送するた
めに専用の伝送線路を要するが、ユニット間配線は、通
常ケーブルを使用するのでこの空き線を利用することが
でき、また、バックボードによる印刷配線の場合もある
のでこの伝送線路のための配線の負担は少ない。In this embodiment, a dedicated transmission line is required to transmit the clock window signal. However, since wiring between the units is usually made of a cable, this empty line can be used. Since the wiring may be used, the wiring load for the transmission line is small.

【００１５】[0015]

【発明の効果】以上説明したように、本発明のクロック
供給回路は、送信部でデータ信号の空タイムスロットに
クロック位相信号を挿入し受信部に伝送し、受信部で別
の伝送線路で伝送されたクロック窓信号とのＡＮＤをと
ることによりクロック位相信号を抽出してクロックを再
生しているので、受信データ信号と再生クロックとの位
相づれが発生せず、更に抽出回路が簡単になるという効
果がある。またクロックを直接伝送線路で供給する方法
に比べるとクロックよりはるかに低周波のクロック窓信
号を伝送するので不要な放射ノイズの発生が抑圧される
という効果がある。As described above, according to the clock supply circuit of the present invention, the transmitting section inserts the clock phase signal into the empty time slot of the data signal and transmits it to the receiving section, and the transmitting section transmits the clock phase signal through another transmission line. Since the clock is recovered by extracting the clock phase signal by ANDing the obtained clock window signal, no phase shift occurs between the received data signal and the recovered clock, and the extraction circuit is further simplified. effective. Further, as compared with a method in which a clock is directly supplied through a transmission line, a clock window signal having a frequency much lower than that of a clock is transmitted, so that there is an effect that generation of unnecessary radiation noise is suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】図１における各信号の波形図である。FIG. 2 is a waveform diagram of each signal in FIG.

【図３】従来例を示す（ａ）はクロック専用線路を用い
て供給する方法、（ｂ）はクロックを多重化して供給す
る方法のブロック図である。3A and 3B are block diagrams showing a conventional example in which a clock is supplied using a dedicated clock line, and FIG. 3B is a method in which a clock is multiplexed and supplied.

【符号の説明】[Explanation of symbols]

１送信部２受信部３，４伝送線路１１クロック挿入回路１２パルスジェネレータ（ＰＧ）２１ＡＮＤ２２ＰＬＬ２３フリップフロップ（Ｆ／Ｆ） DESCRIPTION OF SYMBOLS 1 Transmitting part 2 Receiving part 3, 4 Transmission line 11 Clock insertion circuit 12 Pulse generator (PG) 21 AND 22 PLL 23 Flip-flop (F / F)

フロントページの続き (56)参考文献特開平５−22272（ＪＰ，Ａ) 特開昭61−182344（ＪＰ，Ａ) 特開平４−240936（ＪＰ，Ａ) 特開平１−143435（ＪＰ，Ａ) 特開平１−154618（ＪＰ，Ａ) 特開昭62−2731（ＪＰ，Ａ) 特開平５−336154（ＪＰ，Ａ) 特開平１−136439（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-5-22272 (JP, A) JP-A-61-182344 (JP, A) JP-A-4-240936 (JP, A) JP-A-1-143435 (JP) JP-A-1-154618 (JP, A) JP-A-62-2731 (JP, A) JP-A-5-336154 (JP, A) JP-A-1-136439 (JP, A)

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】データ信号の空タイムスロットにクロッ
クの位相を示すクロック位相信号を挿入した送信データ
信号と前記クロック位相信号の挿入位置を示すクロック
窓信号とをそれぞれ別個の伝送線路へ送出する送信手段
と、前記伝送線路からの前記送信データ信号と前記クロ
ック窓信号とを受信しこの両者の論理積をとることによ
り前記クロック位相信号を抽出しこのクロック位相信号
から前記クロックを再生する受信手段とを備えることを
特徴とするクロック供給回路。1. A transmission for transmitting a transmission data signal in which a clock phase signal indicating a clock phase is inserted into an empty time slot of a data signal and a clock window signal indicating an insertion position of the clock phase signal to separate transmission lines. Means for receiving the transmission data signal and the clock window signal from the transmission line, extracting the clock phase signal by taking the logical product of the two, and recovering the clock from the clock phase signal; A clock supply circuit comprising:

【請求項２】複数のデータ信号の各フレームの空タイ
ムスロットにクロックの位相を示すクロック位相信号を
それぞれ挿入した複数のデータ信号と前記クロック位相
信号の挿入位置を示す共通のクロック窓信号とをそれぞ
れ別個の伝送線路へ送出する送信手段と、それぞれ対応
する前記伝送線路から前記送信データ信号と共通の前記
クロック窓信号とを受信しこの両者の論理積をとること
により前記クロック位相信号を抽出しこのクロック位相
信号から前記クロックを再生する複数の受信手段とを備
えることを特徴とするクロック供給回路。2. A plurality of data signals each having a clock phase signal indicating a clock phase inserted into an empty time slot of each frame of the plurality of data signals, and a common clock window signal indicating an insertion position of the clock phase signal. The transmitting means for transmitting to the respective separate transmission lines, the transmission data signal and the common clock window signal are received from the corresponding transmission lines, and the clock phase signal is extracted by taking the logical product of the two. A clock supply circuit comprising: a plurality of receiving means for reproducing the clock from the clock phase signal.