JP4715949B2 - 回路基板及び液晶表示装置 - Google Patents
回路基板及び液晶表示装置 Download PDFInfo
- Publication number
- JP4715949B2 JP4715949B2 JP2009129752A JP2009129752A JP4715949B2 JP 4715949 B2 JP4715949 B2 JP 4715949B2 JP 2009129752 A JP2009129752 A JP 2009129752A JP 2009129752 A JP2009129752 A JP 2009129752A JP 4715949 B2 JP4715949 B2 JP 4715949B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate
- semiconductor device
- anisotropic conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83194—Lateral distribution of the layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
Landscapes
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Wire Bonding (AREA)
- Thin Film Transistor (AREA)
Description
まず、気相成長法(スパッタリング法、CVD法、PVD法等)によって絶縁性透明基板2にゲート膜をべた一面に成膜し、フォトリソグラフィー法及びエッチング法によってゲート膜をパターニングする。これにより、複数のゲートライン3、複数の薄膜トランジスタ5のゲート31、複数のキャパシタライン41、複数の引き回し配線12、ゲート端子42及び短絡用配線を同時に形成する。
1.透明基板上に気相成長法により導電膜を成膜し、フォトリソグラフィー法、エッチング法により導電膜をパターニングし、ゲートライン、複数の薄膜トランジスタのゲート、複数のキャパシタライン、複数の引き回し配線、ゲート端子等を形成した。
2.基板全面に、1.で形成したパターンを覆うように気相堆積法によりゲート絶縁膜を成膜した。
3.ゲート絶縁膜上に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタのチャネル保護膜、不純物半導体膜、画素電極等を順次形成した。
4.3.のチャネル保護膜、不純物半導体膜、画素電極等の上に、気相成長法により導電膜を成膜し、フォトリソグラフィー法により導電膜をパターニングし、複数のドレインライン、複数の薄膜トランジスタのドレイン及びソース、複数の引き回し配線、ドレイン端子等を形成した。
7.6.のトランジスタアレイ回路基板のドライバ取付領域に、ゲート端子42が露出するようにゲート絶縁膜及び保護絶縁膜にコンタクトホールを形成するとともに、ドレイン端子が露出するように保護絶縁膜にコンタクトホールを形成した。
8.7.のドライバ取付領域に、異方導電性接着材の寸法公差、貼り合わせ公差を考慮して、該領域よりも僅かに大きい異方導電性接着材を貼付した。
9.8.の異方導電性接着材上に半導体装置を載置し、半導体装置の電極が、7.のコンタクトホール上に配置されるように位置合わせした。
10.9.の半導体装置の上面側から比較的低温の熱を加えて異方導電性接着材を溶融し、異方導電性接着材に含まれる導電性粒子を介して半導体装置の電極がゲート端子またはドレイン端子と導通するように半導体装置を押圧し、さらに半導体装置に比較的高温(ただし半導体装置に適した温度)の熱を加えて異方導電性接着材を熱硬化させることで、半導体装置のトランジスタアレイ回路基板への熱圧着を完了した。
プラズマCVD法による保護絶縁膜の成膜において、圧力条件を170Paに変えた点以外は実施例1と同様にして液晶ディスプレイパネルを作成した。
実施例1、実施例2及び比較例1のトランジスタアレイ回路基板の保護絶縁膜の内部応力を評価したところ、実施例1では−39MPa、実施例2では−129MPa、比較例1では270MPaであった。なお、正は引張応力、負は圧縮応力である。
実施例1、実施例2及び比較例1の液晶ディスプレイパネルに、半導体装置を取り付けた。まず、基板の半導体装置が固定される位置にエポキシ系の異方導電性接着材を配置した。その上から半導体装置を電極がコンタクトホールの位置に配置されるように載置し、半導体装置を上から加熱・押圧することにより、異方導電性接着材のバインダ樹脂を熱硬化させ、半導体装置をトランジスタアレイ回路基板に固定した。
半導体装置を取り付けた各液晶ディスプレイパネルを、温度80℃、湿度90%の環境におき、15時間毎に1ラインあたりの腐食発生数、1パネルあたりの断線数を計測した。なお、評価に使用した液晶ディスプレイパネルの配線数は1パネルあたり384本である。
図7は実施例1、2及び比較例1の液晶ディスプレイパネルの1ラインあたりの腐食発生数と試験時間との関係を示したグラフである。実施例1の液晶ディスプレイパネルでは、60時間後から平均で0.003個/ラインの腐食が検出された。その後徐々に増加し、195時間後には平均で0.1個/ラインの腐食が検出された。
実施例2のパネルでは、断線は検出されなかった。
12 引き回し線
2 絶縁性透明基板(基板)
39 保護絶縁膜(絶縁膜)
42 ゲート端子
43 ドレイン端子
46 異方導電性接着材
7 半導体装置
71 電極
Claims (10)
- 基板と、
前記基板上に形成された第1の導電膜と、
前記第1の導電膜上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の導電膜と、
前記第2の導電膜上に当該第2の導電膜に直接接触するとともに内部応力が圧縮応力となるように形成され且つ前記第2の導電膜を露出する穴が形成された第2の絶縁膜と、
前記穴により露出された前記第2の導電膜上に配置されるように且つ前記第2の絶縁膜上において前記第2の絶縁膜に直接接触させて設けられた熱硬化性の異方導電性接着材と、
電極が前記異方導電性接着材を介して前記第2の導電膜に接続するように、前記異方導電性接着材の一部と重ねて且つ前記異方導電性接着材の残りの部分と重ねずに配置された半導体装置とを備え、
前記異方導電性接着材は、少なくとも前記半導体装置と重なる部分が熱硬化されていることを特徴とする回路基板。 - 前記異方導電性接着材は、前記半導体装置と重ならない部分の少なくとも一部が未硬化で残るように熱硬化されていることを特徴とする請求項1に記載の回路基板。
- 前記第1の絶縁膜は、内部応力が圧縮応力となるように形成されていることを特徴とする請求項1又は2に記載の回路基板。
- 前記第1の絶縁膜および前記第2の絶縁膜は、前記第2の導電膜を覆って、前記半導体装置が実装される領域全面に亘って形成されたことを特徴とする請求項1〜3の何れか一項に記載の回路基板。
- 基板と、前記基板上に形成されそれぞれ複数のゲート端子を有する複数のゲートラインと、前記複数のゲートライン上および前記基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されそれぞれ複数のドレイン端子を有する複数のドレインラインと、前記複数のドレインライン上および前記ゲート絶縁膜上に当該複数のドレインラインおよび当該ゲート絶縁膜に直接接触するとともに内部応力が圧縮応力となるように設けられ、前記複数のゲート端子または前記複数のドレイン端子を露出する複数の穴が形成された保護膜とを有するトランジスタアレイ回路基板と、
前記複数の穴により露出された前記複数のゲート端子または前記複数のドレイン端子上にそれぞれ配置されるように且つ前記保護膜上において前記保護膜に直接接触させて設けられた熱硬化性の異方導電性接着材と、
複数の電極が前記異方導電性接着材を介して前記複数のゲート端子または前記複数のドレイン端子に接続するように、前記異方導電性接着材の一部と重ねて且つ前記異方導電性接着材の残りの部分と重ねずに配置された半導体装置とを備え、
前記異方導電性接着材は、少なくとも前記半導体装置と重なる部分が熱硬化されていることを特徴とする液晶表示装置。 - 前記異方導電性接着材は、前記半導体装置と重ならない部分の少なくとも一部が未硬化で残るように熱硬化されていることを特徴とする請求項5に記載の液晶表示装置。
- 前記ゲート絶縁膜および前記保護膜は前記基板の全面に設けられ、前記ゲート絶縁膜および前記保護膜には前記複数のゲート端子の全てと対応させて前記複数の穴が形成されていることを特徴とする請求項5又は6に記載の液晶表示装置。
- 前記複数のゲート端子および前記複数のドレイン端子は、前記基板の一辺側に設けられ、前記複数のゲート端子および前記複数のドレイン端子のすべてが、前記半導体装置の複数の電極のいずれかに前記異方導電性接着材を介して接続されていることを特徴とする請求項7に記載の液晶表示装置。
- 前記半導体装置は、前記複数のゲート端子または前記複数のドレイン端子に接続される前記複数の電極を全て有する1つの半導体装置であることを特徴とする請求項8に記載の液晶表示装置。
- 前記ゲート絶縁膜は内部応力が圧縮応力とされたことを特徴とする請求項5〜9の何れか一項に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009129752A JP4715949B2 (ja) | 2009-05-29 | 2009-05-29 | 回路基板及び液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009129752A JP4715949B2 (ja) | 2009-05-29 | 2009-05-29 | 回路基板及び液晶表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005073155A Division JP4576558B2 (ja) | 2005-03-15 | 2005-03-15 | 回路基板への半導体装置の実装方法及び液晶表示装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009217284A JP2009217284A (ja) | 2009-09-24 |
JP4715949B2 true JP4715949B2 (ja) | 2011-07-06 |
Family
ID=41189119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009129752A Expired - Fee Related JP4715949B2 (ja) | 2009-05-29 | 2009-05-29 | 回路基板及び液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4715949B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63284522A (ja) * | 1987-05-18 | 1988-11-21 | Oki Electric Ind Co Ltd | 液晶ディスプレイ装置 |
JP2000349292A (ja) * | 1999-06-02 | 2000-12-15 | Toshiba Corp | 薄膜トランジスタ |
JP2003068795A (ja) * | 2001-08-24 | 2003-03-07 | Sharp Corp | 表示装置およびその製造方法 |
JP2004296977A (ja) * | 2003-03-28 | 2004-10-21 | Casio Comput Co Ltd | 半導体素子の製造方法 |
-
2009
- 2009-05-29 JP JP2009129752A patent/JP4715949B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63284522A (ja) * | 1987-05-18 | 1988-11-21 | Oki Electric Ind Co Ltd | 液晶ディスプレイ装置 |
JP2000349292A (ja) * | 1999-06-02 | 2000-12-15 | Toshiba Corp | 薄膜トランジスタ |
JP2003068795A (ja) * | 2001-08-24 | 2003-03-07 | Sharp Corp | 表示装置およびその製造方法 |
JP2004296977A (ja) * | 2003-03-28 | 2004-10-21 | Casio Comput Co Ltd | 半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2009217284A (ja) | 2009-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4576558B2 (ja) | 回路基板への半導体装置の実装方法及び液晶表示装置の製造方法 | |
US10340328B2 (en) | Display device | |
JP4723283B2 (ja) | 液晶パネルの製造方法 | |
US9748505B2 (en) | Display device with bent portion in peripheral area | |
US8908117B2 (en) | Thin film transistor array substrate and liquid crystal display apparatus comprising a transparent conductive film pattern having a first type pattern and a second type pattern | |
JP5318302B2 (ja) | 表示装置 | |
JP5192052B2 (ja) | 表示装置 | |
CN111352270B (zh) | 液晶显示面板及其制作方法、液晶显示装置 | |
KR101425717B1 (ko) | 액정 표시 장치 | |
US8772781B2 (en) | Wiring structure, thin film transistor array substrate including the same, and display device | |
JP2007025562A (ja) | 液晶表示装置及びその製造方法 | |
US20180040645A1 (en) | Semiconductor circuit substrate and display device using the same | |
KR101039158B1 (ko) | 액정 표시 장치 | |
TW550426B (en) | Liquid crystal display panel, method of manufacturing liquid crystal display panel, liquid crystal display device, method of manufacturing liquid crystal display device, and connected body of substrates | |
US9086588B2 (en) | Liquid crystal display device and method of manufacturing the same | |
CN107735724B (zh) | 显示装置及显示装置的制造方法 | |
JP4439004B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
JP2014149482A (ja) | 液晶表示装置 | |
JP4715949B2 (ja) | 回路基板及び液晶表示装置 | |
US20120127396A1 (en) | Active matrix substrate, liquid crystal display panel, liquid crystal display device, and method for manufacturing active matrix substrate | |
CN113534511B (zh) | 绑定结构及其制作方法、显示装置 | |
JP2009128779A (ja) | 液晶表示装置及びその製造方法 | |
JP2004046245A (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090629 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100810 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101007 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110301 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110314 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |