JP4714133B2 - Semiconductor memory device equipped with redundancy system - Google Patents

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Description

本発明は、半導体記憶装置のリダンダンシーシステムに関し、特にレーザーフューズと電気フューズが混載されたシステムに使用されるものである。   The present invention relates to a redundancy system for a semiconductor memory device, and more particularly to a system in which a laser fuse and an electric fuse are mixedly mounted.

半導体メモリーにおいて、歩留まりを向上させる為に不良エレメントをリダンダンシーエレメントで置き換えるリダンダンシーシステムが利用されてきた。リダンダンシーシステムにおいては、不良エレメントのアドレスを記憶しなければならないが、アドレスを記憶する方法としてフューズが利用されていて、その種類としてはレーザーによってフューズを溶断するレーザーフューズが主流である。これは、レーザーフューズだとフューズの状態を変える為の回路（装置）をチップ内部に備える必要が無い事と、レーザーフューズの技術がブロウ装置を含めて確立された技術である事による。リダンダンシーによる欠陥救済の手順は、まずウェハ段階でテストを実施し、パッケージング前にフューズをブロウすることにより、欠陥を含むエレメントのアドレスをプログラミングする。   In a semiconductor memory, a redundancy system that replaces a defective element with a redundancy element has been used to improve the yield. In a redundancy system, the address of a defective element must be stored, but a fuse is used as a method for storing the address, and a laser fuse in which the fuse is blown by a laser is the mainstream. This is because it is not necessary to provide a circuit (device) for changing the state of the fuse inside the chip in the case of a laser fuse, and the technology of the laser fuse is an established technology including a blow device. In the defect repair procedure by redundancy, a test is first performed at the wafer stage, and the address of an element including a defect is programmed by blowing a fuse before packaging.

一方、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術も、にわかに脚光を浴びてきている。これは、電気フューズでは、フューズの状態を変える為の回路（装置）がチップに内蔵されている為、パッケージング後に現れる欠陥を救済する事が可能であるという特徴を有している。   On the other hand, the electric fuse technology that can electrically change the state of the fuse after packaging is also attracting attention. This is because the electric fuse has a circuit (device) for changing the state of the fuse built in the chip, so that defects appearing after packaging can be relieved.

しかしながら、ウェハ段階でテストを実施し、リダンダンシーによる欠陥救済が行われているにも係わらず、パッケージ製品に不良が発生する事がある。その原因としては、１）システム上、リダンダンシーエレメントをテストできない様になっているケース。２）ウェハレベルのテストがパッケージング後のテストを全て網羅していないケース。３）シンクロナスＤＲＡＭやラムパスＤＲＡＭの様な高速ＤＲＡＭなどにおいて、もともと回路動作にマージンが少ない為、パッケージング前後のわずかな条件の違いだけでも不良してしまうケース。等が考えられる。現在主流であるレーザーフューズの欠点は、パッケージング後には、フューズを溶断できないため、このようにパッケージング後に欠陥が現れた場合、そのチップは救済できないという事がある。   However, a defect may occur in the package product even though the test is performed at the wafer stage and the defect is relieved by the redundancy. The reasons are as follows: 1) The system cannot test the redundancy element. 2) The case where the wafer level test does not cover all the tests after packaging. 3) In a high-speed DRAM such as a synchronous DRAM or a Rampass DRAM, the circuit operation originally has a small margin, so that even a slight difference in conditions before and after packaging causes a failure. Etc. are considered. A drawback of the currently mainstream laser fuse is that the fuse cannot be blown after packaging, and if the defect appears after packaging in this way, the chip cannot be relieved.

この様な問題は、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術によって克服可能である。しかしながら、その電気フューズ技術にもフューズの状態を変える為の回路（装置）をチップに内蔵しなければならない事と、フューズ自身がレーザーフューズの様に特定の配線層の単純な並びでなかったりする為にリダンダンシー回路全体の面積が大きくなるという問題がある。   Such a problem can be overcome by an electric fuse technique that can electrically change the state of the fuse after packaging. However, in the electric fuse technology, a circuit (device) for changing the fuse state must be built in the chip, and the fuse itself is not a simple arrangement of specific wiring layers like the laser fuse. Therefore, there is a problem that the entire area of the redundancy circuit is increased.

従って、本発明は、上記従来の問題点を克服し、歩留まりが高く占有面積の小さいリダンダンシーシステムを搭載した半導体記憶装置を提供することを目的としたものである。   SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a semiconductor memory device equipped with a redundancy system that overcomes the above-mentioned conventional problems and has a high yield and a small occupied area.

即ち、上記目的を達成するため本発明による半導体記憶装置は、複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられ、前記一方のフューズの並びにあるギャップの繰り返しピッチが、前記他方のフューズの並びにあるギャップの繰り返しピッチの整数倍である事を特徴とする。 That is, in order to achieve the above object, a semiconductor memory device according to the present invention includes a two-stage fuse arranged in a back-to-back manner in a redundancy system in which at least two fuses are arranged back to back in a plurality of fuses. With respect to the arrangement of the two fuses, a gap of one fuse and a gap of the other fuse are aligned , and the repetition pitch of the gap of the one fuse is an integral multiple of the repetition pitch of the gap of the other fuse. It is characterized by being.

又、好適な実施例では、前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする。   In a preferred embodiment, one of the two-stage fuses is a row redundancy fuse, and the other is a column redundancy fuse.

以上説明したように、この発明によれば、歩留まりのよいリダンダンシーシステムを搭載した半導体記憶装置を小型に構成できる。   As described above, according to the present invention, a semiconductor memory device equipped with a redundancy system with a high yield can be configured in a small size.

以下、図面を用いてこの発明の実施形態を説明する。図１は、半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図であり、図２は、リダンダンシーコントロール回路のフューズラッチ回路を説明する図であり、図３は、フューズラッチ回路に入力される制御信号の波形図であり、図４は、リダンダンシーコントロール回路の比較回路を説明する図である。以上の図面には，本発明の特徴部分を図示していないが、本発明と従来の構成の共通回路を構成する部分を示している。従って、同等の機能を有する他の構成も、本発明における同様の目的で採用することができる。   Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram for explaining an outline of an address bus and a redundancy control circuit of a semiconductor memory device, FIG. 2 is a diagram for explaining a fuse latch circuit of the redundancy control circuit, and FIG. 3 is an input to the fuse latch circuit. FIG. 4 is a diagram illustrating a comparison circuit of the redundancy control circuit. In the above drawings, the characteristic part of the present invention is not shown, but the part constituting the common circuit of the present invention and the conventional structure is shown. Therefore, other configurations having equivalent functions can be employed for the same purpose in the present invention.

一般に、ＤＲＡＭでは、プログラムされた特定の入力アドレス時においてリダンダンシー用スペアエレメントを活性化するためにスペアエレメントのそれぞれに対し、図１に示されるリダンダンシーコントロール回路６が存在する。リダンダンシーコントロール回路６は、スペアエレメントを選択するために必要なアドレス数分のフューズラッチ回路（図２参照）からなるフューズラッチ回路群４と比較回路５（図４参照）から構成されている。   In general, in a DRAM, there is a redundancy control circuit 6 shown in FIG. 1 for each spare element in order to activate a redundancy spare element at a specific programmed input address. The redundancy control circuit 6 includes a fuse latch circuit group 4 including fuse latch circuits (see FIG. 2) corresponding to the number of addresses necessary for selecting spare elements, and a comparison circuit 5 (see FIG. 4).

フューズラッチ回路は、図２に示されるように、フューズラッチイニシャライズ信号Ａがゲートに入力されるＰＭＯＳトランジスタＴｒ１、ソース／ドレインの一方がトランジスタＴｒ１のソース／ドレインの一方に接続され、他方がレーザーフューズ３に接続され、フューズラッチイニシャライズ信号Ｂがゲートに入力されるＮＭＯＳトランジスタＴｒ２と、入力側がトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され、ＮＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の入力側に接続されたトランスミッションゲートＴｒ３と、ＮＭＯＳトランジスタのゲートがトランスミッションゲートＴｒ３のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の入力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されたトランスミッションゲートＴｒ４と、入力側がトランスミッションゲートＴｒ４のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の出力側に接続され、出力側がインバータＩＮＶ１の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ２とから構成されている。トランスミッションゲートＴｒ３にはアドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力される。   As shown in FIG. 2, the fuse latch circuit includes a PMOS transistor Tr1 to which a fuse latch initialize signal A is input at the gate, one of the source / drain is connected to one of the source / drain of the transistor Tr1, and the other is a laser fuse. 3, an NMOS transistor Tr2 to which the fuse latch initialize signal B is input to the gate, an inverter INV1 whose input side is connected to one of the sources / drains of the transistors Tr1 and Tr2, a PMOS transistor and an NMOS transistor. , The gate of the NMOS transistor is connected to the output side of the inverter INV1, the gate of the PMOS transistor is connected to the input side of the inverter INV1, and the NMOS transistor The transmission gate Tr4 is connected to the gate of the PMOS transistor of the transmission gate Tr3 and the input side of the inverter INV1, the gate of the PMOS transistor is connected to the output side of the inverter INV1, and the input side is the gate of the PMOS transistor of the transmission gate Tr4 The inverter INV1 is connected to the output side of the inverter INV1. The output side of the inverter INV1 is connected to the input side of the inverter INV1 and one of the sources / drains of the transistors Tr1 and Tr2. Address ADD <i> is input to transmission gate Tr3, and FOUT <i> is output.

トランスミッションゲートＴｒ４にはアドレスｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補信号）を表わす。以下、同じである。）が入力され、ＦＯＵＴ〈ｉ〉が出力される。 Address bADD <i> (“b” represents an inverted signal (complementary signal) of the signal. The same applies hereinafter) is input to transmission gate Tr4, and FOUT <i> is output.

比較回路５は、図４に示されるように、入力側のＮＡＮＤ回路とこれに直列接続された出力側のＮＯＴ回路から構成されている。フューズラッチ回路群４を構成するフューズラッチ回路にはアドレスバス（アドレス線）からローカル配線を介して相補的なアドレス信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、このためにはアドレスバス自体が相補的な信号であってもローカルに相補信号を生成しても構わない。フューズラッチ回路は、パワーオン時、図３のようなフューズラッチイニシャライズ信号Ａ、Ｂによってイニシャライズされる。アドレスが遷移すると、フューズの状態に応じてＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。   As shown in FIG. 4, the comparison circuit 5 includes an input-side NAND circuit and an output-side NOT circuit connected in series therewith. Complementary address signals ADD <i> and bADD <i> are input from the address bus (address line) through the local wiring to the fuse latch circuit constituting the fuse latch circuit group 4. For this purpose, the address bus Even if the signal itself is complementary, a complementary signal may be generated locally. When the power is turned on, the fuse latch circuit is initialized by fuse latch initialize signals A and B as shown in FIG. When the address transitions, either ADD <i> or bADD <i> is connected to the output FOUT <i> of the fuse latch circuit depending on the fuse state.

そして、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又はロウ）になるようなアドレスが入力した場合にリダンダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発生されてリダンダンシーエレメントを活性化する。又、リダンダンシーエレメント（スペアエレメント）のそれぞれに、複数のアドレスに対応した複数のフューズからなるフューズセットが存在する。   When an address that makes all FOUT <i> high (or low) is input in the comparison circuit, the redundancy element enable signal RENABLE is generated to activate the redundancy element. Each redundancy element (spare element) has a fuse set including a plurality of fuses corresponding to a plurality of addresses.

又、レーザーフューズ３は、図５に示したＤＲＡＭのレイアウトの例にあるように、ＤＲＡＭの各バンクのメモりアレイ７の傍らに参照番号３’の様に複数並んで配置されている。このレーザーフューズ３を、適宜レーザーによって溶断し、リダンダンシーエレメントのアドレスの各ビットをプログラムすることが出来る。   Further, as shown in the example of the DRAM layout shown in FIG. 5, a plurality of laser fuses 3 are arranged side by side as indicated by reference numeral 3 'alongside the memory array 7 of each bank of the DRAM. The laser fuse 3 can be appropriately blown by a laser, and each bit of the address of the redundancy element can be programmed.

本発明は、ＤＲＡＭのこのレーザーフューズ３の一部を電気フューズに置き換えている。一般に、電気フューズは、絶縁膜を挟み二つの電極で形成された素子を含んでいる。この素子に選択的に高電圧を印可し、絶縁破壊を起こして導通状態にすることによってプログラムが行われる。この絶縁破壊によって選択的に導通する素子で、直接レーザーフューズ３を置き換えてもよいが、そうではなくこの絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子でレーザーフューズ３を置き換えてもよい。即ち、図６に示されているように、トランジスタ３ａでレーザーフューズ３を置き換えてもよいし、図７に示されているように、レーザーフューズ３を選択的に絶縁破壊を行う素子３ｂで直接置き換えてもよい。いずれにせよ、パッケージング後に現れる欠陥を救済する事が可能である。   In the present invention, a part of the laser fuse 3 of the DRAM is replaced with an electric fuse. In general, an electric fuse includes an element formed by two electrodes with an insulating film interposed therebetween. The device is programmed by selectively applying a high voltage to the element and causing a dielectric breakdown to make it conductive. The laser fuse 3 may be directly replaced with an element that selectively conducts by this breakdown, but the laser fuse may be replaced by an element such as a transistor whose conduction state is controlled by the element that is selectively conducted by this breakdown. 3 may be replaced. That is, as shown in FIG. 6, the laser fuse 3 may be replaced by a transistor 3a, or as shown in FIG. 7, the laser fuse 3 is directly replaced by an element 3b that selectively performs dielectric breakdown. It may be replaced. In any case, it is possible to relieve defects that appear after packaging.

ここでは、レーザーフューズ３を置き換える素子、即ち絶縁破壊によって選択的に導通した素子又は絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子を電気フューズエレメントと呼ぶことにする。このような電気フューズ技術ははよく知られ、例えばＵＳＰ５，３２４，６８１又は（ＵＳＰ５，１１０、７５４）に開示されている。   Here, an element that replaces the laser fuse 3, that is, an element that is selectively turned on by dielectric breakdown or an element such as a transistor whose conduction state is controlled by an element that is selectively turned on by dielectric breakdown is referred to as an electric fuse element. . Such electric fuse technology is well known and is disclosed, for example, in USP 5,324,681 or (USP 5,110,754).

（１）第１の実施形態
一つのリダンダンシーエレメントがその領域内のいかなる不良エレメントをも置き換える事が出来る領域を、リダンダンシーエレメントに対する救済領域と言うが、メモリアレイの規模をＸ（Ｍｂ）、救済領域の規模をＹ（Ｍｂ）とすると、このメモリアレイに対する電気フューズエレメントは最低Ｘ／Ｙ個必要である。これは、パッケージング後の欠陥が何処に現れるかはわからない為、電気フューズエレメントがメモリアレイ全体をカバーしなければならないからである。 (1) First Embodiment An area in which one redundancy element can replace any defective element in the area is called a relief area for the redundancy element. The scale of the memory array is X (Mb), and the relief area. Is Y (Mb), at least X / Y electric fuse elements are required for this memory array. This is because the electrical fuse element must cover the entire memory array because it is not known where the defects after packaging will appear.

本発明の第１の実施形態においては、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシーエレメントに対する救済領域が大きい方に電気フューズを組み込む。こうすれば、メモリアレイ全体をカバーする為の最低必要な電気フューズのエレメント数は少なくなるし、リダンダンシーエレメント数が一定ならば対応する救済領域が大きいほど救済効率が良くなるという事実を考慮すれば、結果として搭載しなければならない電気フューズエレメントの数を少なく出来るという効果がある。元々、このようなフューズの混載システムにおいては、電気フューズはパッケージング後に現れる少数の不良を救済する事を目的としている事から、電気フューズエレメントの数が多い必要はない。   In the first embodiment of the present invention, in the redundancy system in which the laser fuse and the electric fuse are mounted together, when the electric fuse is incorporated in either the row or the column redundancy, the electric fuse is incorporated in the one having a larger relief area for the redundancy element. . In this way, considering the fact that the minimum number of electric fuse elements required to cover the entire memory array is reduced, and that if the number of redundancy elements is constant, the greater the corresponding relief area, the better the relief efficiency. As a result, there is an effect that the number of electric fuse elements to be mounted can be reduced. Originally, in such a mixed fuse system, the electric fuse is intended to relieve a small number of defects that appear after packaging, and therefore the number of electric fuse elements need not be large.

また電気フューズをパッケージング後に現れる少数の不良を救済するだけに使う事を前提とすれば、アレイ全体をカバーする為に多くの電気フューズを搭載するということは、そのロウまたはカラムのリダンダンシーシステムにおけるる電気フューズエレメント数／レーザーフューズエレメント数数の割合が大きくなる
事につながるので、その電気フューズを混載している方のロウまたはカラムのリダンダンシーシステムにおいて、有効に使用できるレーザーフューズ数が相対的に少なくなってしまうという問題があるが、本発明は第１の実施形態はそれを回避する事も出来る。 Also, assuming that the electrical fuse is used only to relieve a small number of defects that appear after packaging, mounting many electrical fuses to cover the entire array means that the row or column redundancy system As a result, the ratio of the number of electrical fuse elements / number of laser fuse elements increases, so that the number of laser fuses that can be used effectively is relatively low in the row or column redundancy system in which the electrical fuses are mixed. Although there is a problem that the number is reduced, the first embodiment can avoid it.

さらに電気フューズのシステムがチップ面積を増大させる傾向がある事を考えれば、この実施形態では結果としてリダンダンシーシステム全体の面積を小さく抑えられるという効果も得られる。   Further, considering that the electric fuse system tends to increase the chip area, this embodiment also has the effect of reducing the area of the entire redundancy system as a result.

（２）第２の実施形態
本発明の第２の実施形態は、ロウまたはカラムどちらかのリダンダンシーが、リダンダンシー用の別アレイになっている場合に、リダンダンシーの別アレイになっている方に電気フューズを組み込む。 (2) Second Embodiment In the second embodiment of the present invention, when the redundancy of either the row or the column is a separate array for redundancy, the second embodiment of the present invention is Incorporate fuses.

まず図８は、別アレイになっていないリダンダンシーシステムのレイアウトの概略を現している。メモリアレイ全体が、いくつかのブロックに分割されそれらが救済領域になると同時に各ブロック内にノーマルエレメントと共にリダンダンシーエレメントを含む。そして、メモリアレイに隣接してノーマルおよびリダンダンシーエレメント様のロウまたはカラムデコーダ１１が配置される。この場合、フューズ、フューズラッチ回路、そしてリダンダンシーコントロール回路などのリダンダンシー回路１３は、リダンダンシーエレメントの近く、ノーマルおよびリダンダンシーエレメント用のロウまたはカラムデコーダに隣接して配置しないと相互間の配線が困難であるし、回路動作のスピードが悪化する可能性がある。またリダンダンシー回路はおおよそリダンダンシーエレメントを含むメモリーブロックの繰り返しピッチ内にレイアウトされるのが普通である。   First, FIG. 8 shows a schematic layout of a redundancy system that is not in a separate array. The entire memory array is divided into several blocks, which become a relief area, and at the same time, each block includes a redundancy element together with a normal element. A row or column decoder 11 like normal and redundancy elements is arranged adjacent to the memory array. In this case, if the redundancy circuit 13 such as the fuse, the fuse latch circuit, and the redundancy control circuit is not arranged near the redundancy element and adjacent to the row or column decoder for the normal and redundancy elements, it is difficult to wire between the redundancy circuits. In addition, the circuit operation speed may deteriorate. In general, the redundancy circuit is laid out approximately within the repetition pitch of the memory block including the redundancy element.

こういった事は、別アレイになっていないリダンダンシーシステムに電気フューズを混載した場合も同様で、電気フューズに関係する回路（電気フューズ、フューズラッチ回路、リダンダンシーコントロール回路等）を何処に配置するかという点でも、レイアウト的に大きな制限を受けてしまう。レイアウト的に制限が多い事は一般的にチップ面積の増大につながる。又、電気フューズに関係する回路には、電気フューズ特有の回路、配線などが有るが、これらをメモりブロックごとにレーザーフューズ回路とともに分散配置することは無駄が多い。   The same applies to the case where an electric fuse is mixedly mounted in a redundancy system that is not in a separate array. Where are the circuits related to the electric fuse (electric fuse, fuse latch circuit, redundancy control circuit, etc.) placed? Even in this respect, the layout is subject to significant limitations. Many restrictions on the layout generally lead to an increase in chip area. The circuits related to the electric fuse include circuits and wirings specific to the electric fuse. However, it is wasteful to disperse these together with the laser fuse circuit for each memory block.

またチップに内蔵された電気フューズの状態を変える為のコントロール回路は比較的大きな回路となるために、リダンダンシーエレメントの近く、メモリーブロックの繰り返しピッチ内にレイアウトする事は困難である事から、電気フューズに関係する回路と、電気フューズの状態を変える為のコントロール回路の配線が難しいという問題もある。   Also, since the control circuit for changing the state of the electric fuse built into the chip is a relatively large circuit, it is difficult to lay out within the repeat pitch of the memory block near the redundancy element. There is also a problem that it is difficult to wire a circuit related to the control circuit and a control circuit for changing the state of the electric fuse.

一方、図９は第２の実施形態の場合で、別アレイになっているリダンダンシーシステムに電気フューズを混載する。リダンダンシー用の別アレイ１５はノーマルアレイ１７の端に独立している為、電気フューズに関係する回路を何処に配置するかという点で自由度が大きい。つまり、リダンダンシー用のロウまたはカラムデコーダの近く、図のＡに配置したりＢに配置したり出来る。さらに電気フューズの状態を変える為の回路をＡまたはＢに配置された電気フューズに関係する回路の近くに配置する事が容易となり、相互間の配線が楽になるというメリットもある。このようにレイアウトの自由度が大きくなる事は、リダンダンシーシステム全体の面積を抑えられるという効果ももたらす。   On the other hand, FIG. 9 shows the case of the second embodiment, in which electric fuses are mixedly mounted in a redundancy system in a separate array. Since the separate array 15 for redundancy is independent at the end of the normal array 17, the degree of freedom is high in terms of where the circuit related to the electric fuse is arranged. That is, it can be arranged in A or B near the redundancy row or column decoder. Further, it is easy to arrange a circuit for changing the state of the electric fuse near a circuit related to the electric fuse arranged in A or B, and there is an advantage that wiring between them becomes easy. Such an increase in the degree of freedom of layout also brings about an effect that the area of the entire redundancy system can be suppressed.

また別アレイのリダンダンシーシステムは一般的にリダンダンシーエレメントに対する救済領域を大きく出来るので、第１実施形態で述べた効果も得られる。   In addition, since the redundancy system of another array can generally increase the relief area for the redundancy element, the effects described in the first embodiment can also be obtained.

（３）第３の実施形態
本発明の第３の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシー回路（フューズ、フューズラッチ回路、リダンダンシーコントロール回路）がデコーダに隣接していない方のリダンダンシーに電気フューズを組み込む。 (3) Third Embodiment In the third embodiment of the present invention, when an electric fuse element is incorporated into either a row or a column redundancy in a redundancy system in which a laser fuse and an electric fuse are mounted together, a redundancy circuit (fuse, The fuse latch circuit and the redundancy control circuit) incorporate an electric fuse into the redundancy that is not adjacent to the decoder.

図１０は、本発明の第３の実施形態の場合で、カラムリダンダンシー回路３５は、カラムデコーダ３３に隣接して配置されるのに対して、ローリダンダンシー回路３７は、ローデコーダ３１には隣接せず、このローリダンダンシーに電気フューズが組み込まれている。デコーダに隣接するカラムデコーダに関しては、第２の実施形態のところで述べたようなレイアウト的な制限が大きくなるが、アレイの端に独立しているローリダンダンシー回路は、第２の実施形態のところで述べた効果と同様に、レイアウトの自由度が大きくなるので、リダンダンシーシステム全体の面積を押さえられるという効果が得られる。 FIG. 10 shows the case of the third embodiment of the present invention, in which the column redundancy circuit 35 is disposed adjacent to the column decoder 33, while the row redundancy circuit 37 is adjacent to the row decoder 31. First, an electric fuse is incorporated in this low redundancy. Regarding the column decoder adjacent to the decoder, the layout limitation as described in the second embodiment becomes large, but the row redundancy circuit independent of the end of the array is described in the second embodiment. As with the effects described above, the degree of freedom in layout is increased, so that the area of the entire redundancy system can be reduced.

又、「隣接していない」とは、リダンダンシー回路からデコーダへのコントロール信号３９が、図１０の様に、複数のデコーダを横断する形で配置されているということである。   Also, “not adjacent” means that the control signal 39 from the redundancy circuit to the decoder is arranged across the plurality of decoders as shown in FIG.

（４）第４の実施形態
本発明の第４の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、電気フューズエレメントで置き換えなければならない欠陥を含むエレメントが、レーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントである可能性が低い方に電気フューズを組み込む。 (4) Fourth Embodiment In the fourth embodiment of the present invention, in a redundancy system in which a laser fuse and an electric fuse are mixedly mounted, when the electric fuse element is incorporated into either a row or a column redundancy, the electric fuse element is replaced. Incorporate an electrical fuse where the element that contains the defect must be less likely to be a redundancy element that has already been replaced with a laser fuse element.

パッケージング後に現れる欠陥は何処に現れるかはわからないので、その欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性がある。既に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられる様にする事は、回路を複雑にし結果としてチップサイズを大きくしてしまうので、一般に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられない。したがってそのような確立が低くなるようにする事で、製品の歩留まりの低下を抑える事が出来る。   Since it is not known where the defects that appear after packaging will appear, the defects may be included in a redundancy element that has already been replaced using a laser fuse element. Since replacing a laser fuse element that has already replaced a defective element with an electric fuse element further complicates the circuit and consequently increases the chip size, the laser fuse element that replaces the defective element is generally replaced. Furthermore, it cannot be replaced with an electric fuse element. Therefore, it is possible to suppress a decrease in product yield by reducing the probability of such establishment.

具体的には、救済領域内の総エレメント数をｔ本とし、その救済領域に対応するリダンダンシーレーザーフューズエレメントの数をｕ本とすれば、レーザーフューズエレメント全てを救済に使用している場合を仮定すると、パッケージング後に現れる欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性はｕ／ｔという事になる。ロウまたはカラムリダンダンシーにおいてこの数値が低い方に、電気フューズを組み込めば良い。   Specifically, assuming that the total number of elements in the relief area is t and the number of redundancy laser fuse elements corresponding to the relief area is u, it is assumed that all the laser fuse elements are used for relief. Then, the possibility that a defect that appears after packaging is included in the redundancy element that has already been replaced using the laser fuse element is u / t. An electric fuse may be incorporated in the lower row or column redundancy.

（５）第５の実施形態
本発明の第５の実施形態は、ある救済領域に対するリダンダンシーシステムが複数のレーザーフューズエレメントと複数の電気フューズエレメントの両方を含む場合に、それぞれのリダンダンシーエレメントに対する複数のフューズからなるフューズセットに関して、複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置する。ここでの隣接するフューズセットとはフューズ自身でもよいし、それぞれに対応するフューズラッチ回路でも良い。 (5) Fifth Embodiment In the fifth embodiment of the present invention, when a redundancy system for a certain relief region includes both a plurality of laser fuse elements and a plurality of electric fuse elements, a plurality of redundancy elements for each redundancy element are provided. With respect to a fuse set composed of fuses, fuse sets for at least two elements among the redundancy elements of a plurality of electric fuses are arranged adjacent to each other. Here, the adjacent fuse sets may be fuses themselves or corresponding fuse latch circuits.

図１１は、本発明とは異なり複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合、つまり分散配置される場合を表している。この場合、電気フューズの状態を変える為のコントロール回路２３から分散されたそれぞれの電気フューズに関係する回路２１（電気フューズ、対応するフューズラッチ回路、リダンダンシーコントロール回路等）へコントロール信号を配線しなければならない。   FIG. 11 shows a case where the fuse sets for a plurality of electric fuse elements are not arranged adjacent to each other, that is, distributedly arranged, unlike the present invention. In this case, a control signal must be wired to the circuit 21 (electric fuse, corresponding fuse latch circuit, redundancy control circuit, etc.) related to each electric fuse distributed from the control circuit 23 for changing the state of the electric fuse. Don't be.

それに対して図１２は、本発明の場合で複数（図１２では２つ）の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している。こうすれば、電気フューズの状態を変える為のコントロール回路２３から電気フューズに関係する回路へのコントロール信号を、図中のａ）もしくはｂ）の様にまとめる事が出来るので、レイアウトが容易であり、チップ面積が小さくなる効果もある。   On the other hand, in FIG. 12, in the case of the present invention, fuse sets for at least two of the redundancy elements by a plurality of (two in FIG. 12) electric fuses are arranged adjacent to each other. In this way, the control signal from the control circuit 23 for changing the state of the electric fuse to the circuit related to the electric fuse can be collected as shown in a) or b) in the figure, so that the layout is easy. There is also an effect of reducing the chip area.

また図１２は説明を簡単にする為、それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトする場合（grouped fuse set）を示しているが、あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合（distributed fusee set）でも同様の効果が得られる。   Also, FIG. 12 shows a case where fuse sets for each redundancy element are laid out collectively (grouped fuse set) for simplicity of explanation, but a plurality of fuses corresponding to a certain address are extracted from a plurality of fuse sets. The same effect can be obtained when they are arranged adjacent to each other (distributed fuse set).

例えば、図面で説明すれば、図１３は、それぞれのリダンダンシーエレメントに対するフューズセットＡｎ．．．．Ａｏをまとめてレイアウトしている場合を示している。それに対して、図１４は、あるアドレスに対応する複数のフューズＡｏ．．．．Ａｏ乃至Ａｎ．．．．Ａｎを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示している。   For example, referring to the drawings, FIG. 13 shows a fuse set An. . . . The case where Ao is collectively laid out is shown. On the other hand, FIG. 14 shows a plurality of fuses Ao. . . . Ao to An. . . . The case where An is extracted from a plurality of fuse sets and arranged adjacent to each other is shown.

即ち、本発明では、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）が隣り合わない様に分散配置するのではなく、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）のうち少なくとも２つを隣り合わせに配置するという事である。   That is, in the present invention, a plurality of electric fuses (or corresponding fuse latch circuits) corresponding to a certain address are not dispersedly arranged so as not to be adjacent to each other, but a plurality of electric fuses (or corresponding fuses) corresponding to a certain address are used. That is, at least two of the latch circuits are arranged next to each other.

図１５（Ｂ）は、図４において電気フューズの状態を変える為のコントロール回路からの信号を図１５（Ａ）の様にフューズの並びの横から配置する場合の拡大図で、レーザーフューズ部２９ｌはレーザーで溶断する必要性から、フューズの上下には他の信号線を配置できないが、電気フューズ部では多層配線を駆使できるので、電気フューズ２９ｅの状態を変える為のコントロール回路からの信号線２７をフューズ部を横断して配線する事が出来る。そしてうまくレイアウトすれば、それら全ての信号線をレーザーフューズの高さの間に配線する事が出来る。   FIG. 15B is an enlarged view of the case where the signal from the control circuit for changing the state of the electric fuse in FIG. 4 is arranged from the side of the fuse arrangement as shown in FIG. Since it is necessary to blow with a laser, no other signal lines can be placed above and below the fuse, but since the multi-layer wiring can be used in the electric fuse portion, the signal line 27 from the control circuit for changing the state of the electric fuse 29e. Can be wired across the fuse. If well laid out, all these signal lines can be routed between the laser fuses.

例えば図１５（Ｂ）は複数のレーザーフューズが背合わせにレイアウトされている場合に、その一方のフューズの並びの端にまとまって電気フューズが配置されている場合を示しているが、もし電気フューズの状態を変える為のコントロール回路からの信号がレーザーフューズの高さの間に配線できれば、背合わせになっているレーザーフューズ同士を最小の距離で配線できるので、電気フューズを混載する事によるチップ面積の増加を最小限に抑えられる。   For example, FIG. 15B shows a case where a plurality of laser fuses are laid out back to back, and an electric fuse is arranged at the end of one of the fuses. If the signal from the control circuit for changing the state of the laser can be routed between the heights of the laser fuses, the back-to-back laser fuses can be routed at the minimum distance, so the chip area can be obtained by mounting electrical fuses together. Increase is minimized.

（６）第６の実施形態
図１６は、本発明の第６の実施形態で、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃える。特別な場合には、一方のレイアウトのギャップの繰り返しピッチを他方のレイアウトのギャップの繰り返しピッチの整数倍にする。尚、ここで「背合わせ」とは、２段のフューズエレメントの並びの間には、機能回路が置かれないという意味である。言い替えれば、並びの間には、ウェルコンタクトであるガードリングや配線などしか置かれていないということである。 (6) Sixth Embodiment FIG. 16 is a sixth embodiment of the present invention, and when a row redundancy fuse and a column redundancy fuse are arranged back to back, a certain gap and column redundancy of a row for a row redundancy fuse are arranged. Align a certain gap of the fuses for use. In a special case, the repeat pitch of one layout gap is an integer multiple of the repeat pitch of the other layout gap. Here, “back to back” means that no functional circuit is placed between two rows of fuse elements. In other words, only a guard ring or wiring that is a well contact is placed between the rows.

即ち、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合には、ロウリダンダンシーとカラムリダンダンシーではフューズの総数が異なる為、たとえ両者のフューズの並びにギャップがあったとしてもギャップの位置が食い違っていると、両者の間に信号線を通す事は困難であるが、図１７の様に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃えれば、ロウリダンダンシー側に走っているロウアドレス信号ＡＲｎを、その揃えたギャップを通してカラムリダンダンシー側で使用する事が出来る。   In other words, when the row redundancy fuse and the column redundancy fuse are arranged back to back, the total number of fuses differs between the row redundancy and the column redundancy. However, it is difficult to pass a signal line between the two, but as shown in FIG. 17, if the gap between the row redundancy fuse and the column redundancy fuse are aligned, the row redundancy side Can be used on the column redundancy side through the aligned gap.

従って、わざわざカラムリダンダンシー側に別のロウアドレス信号を走らす必要が無いのでその分チップサイズを小さくする事が出来る。また、レイアウトにおける一方のギャップの繰り返しピッチをもう一方のギャップの繰り返しピッチの整数倍にすれば、通すロウアドレス信号のレイアウトが楽になるし、ギャップが微妙にずれても配線が通せるように両者のギャップの大きさに余裕を持たせる必要が無いのでギャップの大きさをミニマムに抑えられる。ギャップの大きさをミニマムに抑えられるという事は、リダンダンシー回路全体の大きさを小さく出来たり、限られたエリアにより多くのフューズを並べられるという効果が得られる。   Therefore, it is not necessary to run another row address signal on the column redundancy side, so that the chip size can be reduced accordingly. Also, if the repeat pitch of one gap in the layout is an integral multiple of the repeat pitch of the other gap, the layout of the row address signal to be passed will be easier, and both lines will pass through even if the gap is slightly shifted. Since there is no need to provide a sufficient gap size, the gap size can be kept to a minimum. The fact that the size of the gap can be kept to a minimum has the effect that the size of the entire redundancy circuit can be reduced and that more fuses can be arranged in a limited area.

この様にカラムリダンダンシーで利用されるロウアドレス信号を、ロウ及びカラムリダンダンシーで共用する際、利用されるロウアドレス信号線は、ロウリダンダンシー内を走る複数のロウアドレス信号線内ではよりカラムリダンダンシー側に配置すれば、ギャップを通すローカル配線の長さを抑えられるのでそのグローバルなロウアドレス信号線の寄生容量を抑える事が出来るし、さらにロウリダンダンシー側でリドライブした信号をギャップに通せば寄生容量は更に抑える事が出来る。   In this way, when the row address signal used for column redundancy is shared by the row and column redundancy, the row address signal line used is closer to the column redundancy side in the plurality of row address signal lines running in the row redundancy. If placed, the length of the local wiring that passes through the gap can be suppressed, so that the parasitic capacitance of the global row address signal line can be suppressed. Further, if the signal redriven on the row redundancy side is passed through the gap, the parasitic capacitance can be reduced. It can be further suppressed.

尚、カラムリダンダンシーでロウアドレス信号が利用される例としては次のような場合がある。即ち、図１７の様に、一本のスペアＣＳＬをロウアドレスで分割して使用することにより、不良カラムセレクトラインをリダンダンシーのスペアカラムセレクトラインで置き換える場合である。図１７では、二つのロウアドレスＲＡＰ＜ｘ＞，ＲＡＰ＜ｙ＞で一本のスペアＣＳＬを４分割してしようとしている。ここで、カラムダンダンシーシステムでロウアドレスが必要になる。この様にすることで、一本のスペアＣＳＬで、最大４本の不良を救済できる。   An example in which a row address signal is used for column redundancy is as follows. That is, as shown in FIG. 17, one spare CSL is divided into row addresses and used to replace a defective column select line with a redundant spare column select line. In FIG. 17, one spare CSL is divided into four by two row addresses RAP <x> and RAP <y>. Here, a row address is required in the column redundancy system. In this way, up to four defects can be relieved with one spare CSL.

（７）第７の実施形態
本発明の第７の実施形態を図１８を用いながら説明する。図１８は、１／２ピッチセルアレイのアレイ構成を表わした図である。メモリセルはチップに入力されたデータ状態（極性）と実際にセルに書き込まれるデータ状態（極性）が一致するかどうかに応じて２種類に分けられ、図１８においてその２種類は、Ｔ(True)セル及びＣ(Complement)セルで表わされている。１／２ピッチセルアレイでは、この様なデータ状態の物理的な最小の繰り返し単位はワード線４（=２ ２ ）本分であり、この事は各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できる事を表わしている。 (7) Seventh Embodiment A seventh embodiment of the present invention will be described with reference to FIG. FIG. 18 shows an array configuration of a 1/2 pitch cell array. Memory cells are divided into two types depending on whether the data state (polarity) input to the chip matches the data state (polarity) actually written to the cell. In FIG. ) Cell and C (Complement) cell. In a ½ pitch cell array, the minimum physical repeating unit of such a data state is the number of word lines 4 (= 2 2 ), which is whether each cell is a T cell or a C cell. This means that the determination can be made by a combination of 2-bit physical addresses (APP11, APP00) for the word line.

今、ノーマルアレイにおいて物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していて、リダンダンシーの置き換え単位がワード線２本である場合を考える。またリダンダンシーセルもノーマルアレイと同じアレイ構成になっている。つまり、論理アドレスALL00＝APP00の割り当て順番が同一である。リダンダンシーのスペアワード線を選択する際、入力アドレスALL00に応じてリダンダンシーのスペアワード線２本のうち１本を選択する訳だが、このALL00をリダンダンシーセルの物理アドレスRAPP00に一致させると置き換えの前後で、セルのデータ状態が反転しまう場合が起こるという問題がある。   In the normal array, the physical row address (APP11, APP00) and the logical address (ALL11, ALL00) input to the chip are the same, and the redundancy replacement unit is two word lines. Think. The redundancy cell has the same array configuration as the normal array. That is, the allocation order of the logical address ALL00 = APP00 is the same. When selecting a redundant spare word line, one of the two redundant spare word lines is selected according to the input address ALL00, but if this ALL00 is matched with the physical address RAPP00 of the redundancy cell, before and after replacement There is a problem that the data state of the cell may be reversed.

具体的にはＡの位置のノーマル２本をＡの位置のスペア２本で置き換えたり、Ｂの位置のノーマル２本をＢの位置のスペア２本で置き換えれば、問題ないがＡをＢで置き換えたり、ＢをＡで置き換えたりするとデータ状態は反転する。たとえばＡ位置の２本のノーマルワード線において、ALL00=1 とすればそれはＴセルが選ばれる訳だが、これをＢの位置のスペアの物理アドレスRAPP00に一致させるとＣセルが選ばれてしまう。   Specifically, if two normals at position A are replaced with two spares at position A, or two normals at position B are replaced with two spares at position B, there is no problem, but A is replaced with B. If B is replaced with A, the data state is reversed. For example, in two normal word lines at the A position, if ALL00 = 1, a T cell is selected. However, if this is matched with the spare physical address RAPP00 at the B position, the C cell is selected.

これはノーマルセルに物理的なＨＨレベルを書き込もうとしていた場合にリダンダンシーセルに物理的にははＬＬレベルが書かれしまったりする事を意味する。   This means that when an attempt is made to write a physical HH level to a normal cell, the LL level is physically written to the redundancy cell.

これは、ポーズテストのように、全てのセルに同一の極性のレベルを書き込みたい時に問題となり、テスト時間が増えるという問題が有る。また、このようなデータ状態の反転を避ける為に、Ａの位置のノーマルはＡの位置のスペアで置き換えたり、Ｂの位置のノーマルはＢの位置のスペアで置き換える様にするというように、置き換え方に制限を加える事も出来るがそうすると、リダンダンシー効率が低くなってしまうという問題がある。   This is a problem when it is desired to write the same polarity level to all cells as in the pause test, and there is a problem that the test time increases. In order to avoid such inversion of the data state, the normal at the A position is replaced with a spare at the A position, and the normal at the B position is replaced with a spare at the B position. However, there is a problem that the redundancy efficiency is lowered.

そこで本発明の第６の実施形態では、ノーマルセルの最下位から２番面の物理アドレスAPP11とそれを置き換えるスペアセルの最下位から２番目の物理アドレスRAPP11が一致しない場合には、最下位アドレスAPP00（これは論理アドレスALL00に一致している）を反転した値が、２本のうち１本のスペアワード線を選択する為の最下位物理アドレスRAPP00の値と一致するように対応させる。この様にする事で置き換えの前後でデータ状態が反転することを防ぎ、かつリダンダンシー効率の低下を避けられる。図１９は、これを実現する為の回路である。   Therefore, in the sixth embodiment of the present invention, when the physical address APP11, which is the second lowest from the normal cell, does not match the second physical address RAPP11, which is the lowest physical address of the spare cell replacing it, the lowest address APP00. The value obtained by inverting (which matches the logical address ALL00) is made to correspond to the value of the lowest physical address RAPP00 for selecting one of the two spare word lines. By doing so, it is possible to prevent the data state from being inverted before and after the replacement, and to avoid a reduction in redundancy efficiency. FIG. 19 is a circuit for realizing this.

（８）実施形態８
実施形態８では、ノーマルアレイにおける物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していたので、各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できたが、実施形態８では、論理ロウアドレスALL00１ビットでビット状態が判定できるように論理アドレスの割付を図２０の様に変更している。この様にする事で、ALL00１ビットの状態で選ばれるセルがＴセルかＣセルかを判定できる。 (8) Embodiment 8
In the eighth embodiment, since the physical row address (APP11, APP00) in the normal array matches the logical address (ALL11, ALL00) which is an address input to the chip, whether each cell is a T cell or not C Although it was possible to determine whether the cell is a combination of 2-bit physical addresses (APP11, APP00) for the word line, in the eighth embodiment, the logical address is allocated so that the bit state can be determined by the logical row address ALL001 bits. Is changed as shown in FIG. In this way, it is possible to determine whether the cell selected in the state of the ALL001 bit is a T cell or a C cell.

図２１は１／４ピッチセルアレイの場合の論理アドレスの割付け方を表わしていて、Ａ側のセンスアンプに接続するセルでは、ALL11（＝APP11）１ビットで、Ｂ側のセンスアンプに接続するセルでは、ALL00１ビットでビット状態を判定できる。   FIG. 21 shows how logical addresses are assigned in the case of a 1/4 pitch cell array. In a cell connected to the A side sense amplifier, ALL11 (= APP11) 1 bit is a cell connected to the B side sense amplifier. Then, the bit state can be determined by the ALL001 bit.

セルアレイのデータ状態の物理的な最小繰り返し単位が２ ｎ である場合には、ｎビットの物理アドレスでＴセルかＣセルかを判定できる訳だが、ｎビットより少ないｍビットの論理アドレスでデータ状態が判定できるように、セルアレイにおける論理アドレスの割付（ビットマップ）をすると、ビット数が少ない分、データ状態の判定が簡略化できる。特開平８−１９５０９９（［請求項１０］、図１７）では、アドレスによりセルのデータ状態を判定し入力データがセルに巻き込まれる物理的なデータ状態に一致させるシステムが提案されているが、この様なシステムにおいて上記の様にデータ状態の判定が簡略化できることは、判定のスピートが早くできるし、回路のレイアウト面積を抑える事が可能となる。 If physical minimal repeating unit of the data state of the cell array is 2 n is a translation that can determine whether T cells or C cells at the physical address of n bits, the data state at the logical address of the smaller m bits than n bits If the logical addresses are allocated (bitmap) in the cell array, the determination of the data state can be simplified because the number of bits is small. JP-A-8-195099 ([Claim 10], FIG. 17) proposes a system for determining the data state of a cell based on an address and making the input data coincide with the physical data state involved in the cell. In such a system, the determination of the data state can be simplified as described above, so that the speed of the determination can be increased and the layout area of the circuit can be reduced.

さらに図２０でリダンダンシーの置き換え単位をワード線２本とした場合に、リダンダンシーのメモリアレイにおける物理アドレスに対する論理アドレスALL0１ビットの割付け順をノーマルアレイにおける物理アドレスに対する論理アドレスALL00１ビットの割付け順と同じにすれば、置き換えの前後でデータ状態の反転は起こらない。この様に本実施形態では、リダンダンシーの置き換え単位内の各々のワード線を選ぶ（区別する）為のアドレスに関して、実施形態７の様に条件によりその入力アドレス（論理アドレス）を変換して（反転して）リダンダンシーのアレイにおける物理アドレスに対応させる必要がなく、入力論理アドレスALL00をそのままリダンダンシーのメモリアレイにおける論理アドレスALL00として使う事が出来る。したがって実施形態７よりもはるかに簡単に置き換えの前後でデータ状態の反転を防ぐ事が可能となる。これがリダンダンシー選択のスピード及び回路面積に関して有利である事は明らかである。   Further, in FIG. 20, when the redundancy replacement unit is two word lines, the allocation order of the logical address ALL01 bits to the physical address in the redundancy memory array is the same as the allocation order of the logical address ALL001 bits to the physical address in the normal array. In this case, the data state does not reverse before and after the replacement. As described above, in this embodiment, the input address (logical address) is converted (inverted) according to the condition as in the seventh embodiment with respect to the address for selecting (discriminating) each word line in the redundancy replacement unit. It is not necessary to correspond to the physical address in the redundancy array, and the input logical address ALL00 can be used as it is as the logical address ALL00 in the redundancy memory array. Therefore, it is possible to prevent the inversion of the data state before and after replacement much more easily than in the seventh embodiment. Obviously, this is advantageous in terms of redundancy selection speed and circuit area.

本実施形態の特徴を一般的な言葉で述べれば、ビットマップがｎビットより少ないｍビットの論理アドレスでデータ状態が判定できる様になっていてリダンダンシーの置き換え単位が２ ｍ である場合に、２ ｍ のそれぞれを選ぶｍビットのアドレスに関して、ノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにすることで、ｍビットの論理アドレスをそのまま２ ｍ のリダンダンシーエレメントから各々を選択するのに使用できるという事である。またここで２ ｍ のリダンダンシーの置き換え単位は必ずしも物理的に連続するものである必要はない。 The characteristics of the present embodiment can be described in general terms. When the data state can be determined by a logical address of m bits smaller than n bits in the bitmap and the redundancy replacement unit is 2 m , 2 For m- bit addresses for selecting each of m, by assigning the same logical address allocation to physical addresses in the normal cell array and redundancy cell array, each of the m-bit logical addresses can be selected from 2 m redundancy elements as they are. It can be used. Here, the replacement unit of 2 m redundancy does not necessarily have to be physically continuous.

半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図。2 is a diagram for explaining an overview of an address bus and a redundancy control circuit of a semiconductor memory device. FIG. リダンダンシーコントロール回路のフューズラッチ回路を説明する図。The figure explaining the fuse latch circuit of a redundancy control circuit. フューズラッチ回路に入力される制御信号の波形図。The wave form diagram of the control signal input into a fuse latch circuit. リダンダンシーコントロール回路の比較回路を説明する図。The figure explaining the comparison circuit of a redundancy control circuit. ＤＲＡＭのレイアウトの例を説明する図。FIG. 5 is a diagram illustrating an example of a DRAM layout. トランジスタでレーザーフューズを置き換えた例を説明する図。The figure explaining the example which replaced the laser fuse with the transistor. 絶縁破壊素子でレーザーフューズを置き換えた例を説明する図。The figure explaining the example which replaced the laser fuse with the dielectric breakdown element. 別アレイになっていないリダンダンシーシステムのレイアウトの概略を示す図。The figure which shows the outline of the layout of the redundancy system which is not another array. 第２の実施形態を示す図。The figure which shows 2nd Embodiment. 第３の実施形態を示す図。The figure which shows 3rd Embodiment. 複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合を示す図。The figure which shows the case where each of the fuse set with respect to a some electrical fuse element is not arrange | positioned adjacently. 複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している場合を示す図。The figure which shows the case where the fuse set with respect to at least 2 element is arrange | positioned adjacently among the redundancy elements by several electric fuses. それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトしている場合を示す図。The figure which shows the case where the fuse set with respect to each redundancy element is laid out collectively. あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示す図。The figure which shows the case where the several fuse corresponding to a certain address is extracted from several fuse sets, and arrange | positions them adjacently. 図１２において電気フューズの状態を変える為のコントロール回路からの信号をフューズの並びの横から配置する場合を示す図。The figure which shows the case where the signal from the control circuit for changing the state of an electric fuse in FIG. 12 is arrange | positioned from the side of the arrangement | sequence of a fuse. 図１６は第６の実施形態を示す図。FIG. 16 is a diagram showing a sixth embodiment. 一本のスペアＣＳＬをロウアドレスで分割して使用する場合の図。The figure in the case of dividing and using one spare CSL by a row address. １／２ピッチセルアレイのアレイ構成を表わした図。The figure showing the array structure of a 1/2 pitch cell array. 第７の実施形態を示す図。The figure which shows 7th Embodiment. 第８の実施形態を示す図。The figure which shows 8th Embodiment. 第８の実施形態を示す図。The figure which shows 8th Embodiment.

符号の説明Explanation of symbols

１ 論理ロウアドレス
２ スペアワード線 ３ レーザーフューズ
３ａ トランジスタ
３ｂ 絶縁破壊素子
４ フューズラッチ回路群
５ 比較回路
６ リダンダンシーコントロール回路
７ メモりアレイ
１１ カラムデコーダ又はローデコーダ
１３ リダンダンシー回路
１５ 別アレイ
１７ ノーマルアレイ
２３ コントロール回路
２７ 信号線 DESCRIPTION OF SYMBOLS 1 Logic row address 2 Spare word line 3 Laser fuse 3a Transistor 3b Breakdown element 4 Fuse latch circuit group 5 Comparison circuit 6 Redundancy control circuit 7 Memory array 11 Column decoder or row decoder 13 Redundancy circuit 15 Separate array 17 Normal array 23 Control Circuit 27 Signal line

Claims (2)

複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムであって、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられ、前記一方のフューズの並びにあるギャップの繰り返しピッチが、前記他方のフューズの並びにあるギャップの繰り返しピッチの整数倍である事を特徴とするリダンダンシーシステムを搭載した半導体記憶装置。   A redundancy system in which at least two fuses are arranged back-to-back in a plurality of fuses, wherein a gap between one fuse and the other in relation to the two-stage fuses arranged back-to-back A semiconductor memory equipped with a redundancy system, characterized in that a certain gap of the fuses is aligned, and a repetition pitch of the gap of the one fuse is an integral multiple of a repetition pitch of the gap of the other fuse apparatus. 前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする前記請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein one of the two stages of fuses is a fuse for row redundancy and the other is a fuse for column redundancy.
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