JP4701584B2

JP4701584B2 - 溶接機または切断機

Info

Publication number: JP4701584B2
Application number: JP2003124106A
Authority: JP
Inventors: 憲和大崎; 明彦北島; 芳行田畑
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-04-28
Filing date: 2003-04-28
Publication date: 2011-06-15
Anticipated expiration: 2023-04-28
Also published as: JP2004322189A

Description

【０００１】
【発明の属する技術分野】
本発明は、アーク発生を目的とする装置、特に溶接機、切断機に関するものである。
【０００２】
【従来の技術】
一般に、溶接機やプラズマ切断機等の電極からのアーク発生により母材を溶融せしめる装置においては、電極と母材間または陽極と陰極間に発生するアーク電流やアーク電圧を制御するための電力制御回路が備えられている。
【０００３】
近年、機器の高性能化や小型化に対応するため、この電力制御回路は、高速スイッチング素子と電力変換用のトランスを用いたインバータ回路で構成されるのが一般的となっており、インバータ制御溶接機やインバータ制御切断機として普及している。
【０００４】
このインバータ制御溶接機や切断機は、フルブリッジやハーフブリッジ構成のインバータ回路を備え、通常、数ｋＨｚ〜１００ｋＨｚ程度のインバータ周波数にてブリッジを構成するスイッチング素子であるＩＧＢＴやＭＯＳＦＥＴ等のパワー半導体を駆動し、トランスの一次電流導通幅を制御することにより、出力として定電流特性や定電圧特性を得ている。そしてインバータ制御方式としてはパルス幅変調（以下ＰＷＭ）方式が実用化されている。（例えば特許文献１参照）
以下、従来のＰＷＭインバータによる電力制御回路を備えた溶接機について、図９を参照しながら説明する。
【０００５】
図９において、１は三相または単相交流入力を整流する第一整流部、２は第一のスイッチング素子、３は第二のスイッチング素子、４は第三のスイッチング素子、５は第四のスイッチング素子、６は電力変換用のトランス、７はトランス６の出力を整流する第二整流部、８は出力電流を検出する出力電流検出器、９および１０は出力端子、１１は出力電流検出器８の出力信号と出力設定信号の誤差を増幅する誤差増幅部、１７は第一のスイッチング素子２を駆動する駆動回路、１８は第二のスイッチング素子３を駆動する駆動回路、１９は第三のスイッチング素子４を駆動する駆動回路、２０は第四のスイッチング素子５を駆動する駆動回路、２９は三角波発生回路、３０は誤差増幅部１１の出力と三角波発生回路２９の出力を比較する比較回路、３１は比較回路３０の出力パルスを分離しそれぞれを交互に出力する同期回路である。２８はパルス幅変調回路で三角波発生回路２９と比較回路３０と同期回路３１から構成される。また、これらを同一素子内に集積したＰＷＭ制御素子も市販されており、一般にはこのＰＷＭ制御素子を使用することが多い。
【０００６】
スイッチング素子２とスイッチング素子３は直列に接続され第一のスイッチング回路を構成する。スイッチング素子４とスイッチング素子５は直列に接続され第二のスイッチング回路を構成する。これらのスイッチング回路は第一整流部１の出力間に接続され、スイッチング素子２とスイッチング素子５を介して第一の方向に１次電流が流れ、スイッチング素子３とスイッチング素子４を介して第一の方向とは逆となる第二の方向に１次電流が流れるように電力変換用のトランス６が接続される。
【０００７】
以上のように構成された、従来のＰＷＭインバータによる電力制御回路を備えた溶接機について、その動作を以下に説明する。
【０００８】
溶接機の出力制御には、出力電流を電流設定値に一致させる定電流制御、または、出力電圧を電圧設定値に一致させる定電圧制御が用いられる。
【０００９】
図９は定電流制御を実現する構成であるが、出力電流検出器８を出力電圧検出器とすれば、定電圧制御を実現する構成となる。
【００１０】
第一整流部１で整流された三相または単相交流入力は、スイッチング素子２から５で構成されるフルブリッジインバータ回路で周波数の高い交流に変換され電力変換用のトランス６の１次側に入力される。電力変換用のトランス６の２次側出力は第二整流部７にて整流され、出力端子９，１０を通してアーク負荷部へ供給される。
【００１１】
溶接機の出力電流は出力電流検出器８で検出され、出力電流検出器８から出力電流に比例した帰還信号が誤差増幅部１１に入力される。誤差増幅部１１では、電流設定値と前記帰還信号が比較され、両者の誤差増幅信号を出力する。誤差増幅信号はパルス幅変調回路２８内の比較回路３０にて、三角波発生回路２９からの基準三角波と比較され、誤差増幅信号レベルに応じた幅のパルスに変換される。
【００１２】
このパルスは１パルスおきに２系統に分離され、同期回路３１の駆動出力１と駆動出力２からインバータ駆動用の２系統の駆動信号１および駆動信号２として出力される。三角波発生回路２９で生成される基準三角波がインバータ周波数を決定する波形であり、実際にはインバータ周波数の２倍となる。すなわち、パルス幅変調回路２８の２つの出力からは、インバータ周波数に固定された周期で、交互にパルス幅が制御された駆動信号が出力される。
【００１３】
駆動信号１は駆動回路１７と駆動回路２０に入力され、スイッチング素子２とスイッチング素子５が同期してＯＮ／ＯＦＦを繰り返す。駆動信号２は駆動回路１８と駆動回路１９に入力され、スイッチング素子３とスイッチング素子４が同期してＯＮ／ＯＦＦを繰り返す。駆動出力１と駆動出力２は交互に誤差増幅信号に応じた幅のパルスを駆動信号１と駆動信号２として出力し、このパルス幅に相当するトランス電流がスイッチング素子を介して流れる。図１０はスイッチング素子２から５の動作とトランス１次電流を模擬的に表わしたものである。
【００１４】
図１０によると、ある電流設定値に対して出力負荷が小さい時は、スイッチング素子のＯＮ時間が短くトランス電流が少なく、出力負荷が大きい時は、スイッチング素子のＯＮ時間が拡大しトランス電流が増加して、出力電流を一定に制御するように導通幅を制御されていることがわかる。
【００１５】
【特許文献１】
特開昭６１−２９５８７７号公報
【００１６】
【発明が解決しようとする課題】
しかしながら上記のような従来の溶接機では、インバータ周波数を決定している三角波発生回路２９で生成される三角波が周波数の上昇とともに歪むため、インバータ周波数の高速化に精度良く対応できないという問題点と、出力を制御するためのトランス電流の最小導通幅が駆動回路の動作速度に依存するという問題点を有していた。
【００１７】
また、従来の溶接機では、スイッチング素子２〜５が同時にＯＦＦする期間が存在し、この時発生するトランスの逆起電圧によるスイッチング素子の破壊を防止するため、各スイッチング素子に対するスナバ回路を付加したり、逆起電圧を第一整流部１に回生するため、第一整流部１をスイッチング素子２、3、4、５の近傍に配置しなければならないという制約を有していた。
【００１８】
本発明は、上記従来の問題点を解決するもので、汎用部品を使用した簡単な構成で高速制御可能なインバータ回路を実現するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を行うことができる溶接機または切断機を提供する。
【００１９】
また、電力変換用のトランスで発生する逆起電圧をブリッジ内で素早く回生することで、スイッチング素子へ印加されるサージ電圧を大幅に抑制することができる溶接機または切断機を提供する。
【００２０】
【課題を解決するための手段】
上記課題を解決するため本発明の溶接機または切断機は、交流入力を整流する第一整流部と、前記第一整流部の出力間に挿入され第一のスイッチング回路を構成する直列接続された第一のスイッチング素子と第二のスイッチング素子と、前記第一整流部の出力間に挿入され第二のスイッチング回路を構成する直列接続された第三のスイッチング素子と第四のスイッチング素子と、一次巻線の一方が前記第一のスイッチング素子と前記第二のスイッチング素子の接続部に接続され、他方が前記第三のスイッチング素子と前記第四のスイッチング素子の接続部に接続される電力変換用のトランスと、前記トランスの出力を整流する第二整流部と、出力電流を検出する出力電流検出器と、前記出力電流検出器からの出力信号と出力設定信号の誤差を増幅する誤差増幅部と、前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させるための駆動信号を発生する第一の駆動部と、前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させるための駆動信号を発生する第二の駆動部と、前記誤差増幅部からの出力信号に応じて前記第一の駆動部に対する前記第二の駆動部の動作タイミングを遅延させる遅延回路と、基準クロックを発生するクロック発生器を備え、前記第一の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第一のカウンタと、前記第一のカウンタからの出力パルスを入力として前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させる第１の駆動回路を備え、第二の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第二のカウンタと、前記第二のカウンタからの出力パルスを入力として前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させる第２の駆動回路を備え、前記遅延回路が、前記誤差増幅部からの出力信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記第一のカウンタからの出力信号を用いて前記Ａ／Ｄ変換回路と前記第二のカウンタの動作タイミングを生成する同期信号生成部で構成されるとともに、前記第二のカウンタをプログラムカウンタとし、前記Ａ／Ｄ変換回路からの出力を前記第二のカウンタのデータ入力とするように接続されるものである。
【００２１】
以上により、簡単な構成で高速制御可能なインバータ回路を実現するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を行うことができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を示す溶接機について、図面を参照しながら具体的に説明する。
【００２３】
（実施の形態１）
本発明の実施の形態１の溶接機について説明する。
【００２４】
図１は本発明の形態１の溶接機の回路構成を示すブロック図である。図１において、１は三相または単相交流入力を整流する第一整流部、２は第一のスイッチング素子、３は第二のスイッチング素子、４は第三のスイッチング素子、５は第四のスイッチング素子、６は電力変換用のトランス、７は電力変換用のトランス６の出力を整流する第二整流部、８は出力電流を検出する出力電流検出器、９および１０は出力端子、１１は出力電流検出器８の出力信号と出力設定信号の誤差を増幅する誤差増幅部、１２は遅延回路、１３は第１のカウンタ、１４は第２のカウンタ、１５はスイッチング素子２と３を交互にＯＮする第１の駆動部で、カウンタ１３と２１の信号反転素子とスイッチング素子２を駆動する駆動回路１７とスイッチング素子３を駆動する駆動回路１８を含む構成、１６はスイッチング素子４と５を交互にＯＮする第２の駆動部で、カウンタ１４と２２の信号反転素子とスイッチング素子４を駆動する駆動回路１９とスイッチング素子５を駆動する駆動回路２０を含む構成である。
【００２５】
スイッチング素子２とスイッチング素子３は直列に接続され第一のスイッチング回路を構成する。スイッチング素子４とスイッチング素子５は直列に接続され第二のスイッチング回路を構成する。これらのスイッチング回路は第一整流部１の出力間に接続され、スイッチング素子２とスイッチング素子５を介して第一の方向に１次電流が流れ、スイッチング素子３とスイッチング素子４を介して第一の方向とは逆となる第二の方向に１次電流が流れるように電力変換用のトランス６が接続される。なお、インバータ駆動部１５はカウンタ１３と信号反転素子２１と駆動回路１７と駆動回路１８を含む構成としたが、例えば、図６のようにパルストランスを用いた駆動回路、また、図７のようにフォトカプラ等を用いた駆動回路が考えられる。インバータ駆動部１６についても同様である。
【００２６】
図６は駆動部にパルストランスを用いた例で、図６において、１３はインバータ駆動パルスを出力するカウンタ、２１はカウンタ１３からのパルスを反転する信号反転素子、４１は駆動パルスを絶縁伝達する２次巻線を２回路備えたパルストランス、４２はパルストランスからの出力をスイッチング素子２を駆動するのに適した信号に変換する駆動回路、４３はパルストランスからの出力をスイッチング素子３を駆動するのに適した信号に変換する駆動回路である。
【００２７】
図７は駆動部にフォトカプラを用いた例で、図７において、１３はインバータ駆動パルスを出力するカウンタ、２１はカウンタ１３からのパルスを反転する信号反転素子、４６および４７はスイッチング素子を駆動するための電源、４４はスイッチング素子２を駆動するのに適した信号を出力する駆動回路、４５はスイッチング素子３を駆動するのに適した信号を出力する駆動回路、４８および４９はカウンタ１３からのパルス信号を駆動回路４４および４５に絶縁伝達するフォトカプラである。
【００２８】
以上のように構成された溶接機について、その動作を以下に説明する。
【００２９】
第一整流部１で整流された三相または単相交流入力は、スイッチング素子２から５で構成されるフルブリッジインバータ回路で周波数の高い交流に変換され電力変換用のトランス６の１次側に入力される。電力変換用のトランス６の２次側出力は第二整流部７にて整流され、出力端子９，１０を通してアーク負荷部へ供給される。
【００３０】
溶接機の出力電流は出力電流検出器８で検出され、出力電流検出器８から出力電流に比例した帰還信号が誤差増幅部１１に入力される。誤差増幅部１１は、電流設定値と前記帰還信号を比較し、両者の誤差増幅信号を出力する。誤差増幅信号は遅延回路１２に入力され、誤差増幅信号に応じた時間設定信号に変換される。
【００３１】
駆動部１５は、カウンタ１３から出力されるパルスを駆動回路１７で駆動信号に変換しスイッチング素子２を駆動、カウンタから出力されるパルスを信号反転素子２１で反転したものを駆動回路１８で駆動信号に変換しスイッチング素子３を駆動することにより、第１のスイッチング回路を構成するスイッチング素子２と３を交互にＯＮする。
【００３２】
駆動部１６は、駆動部１５と同様に第２のスイッチング回路を構成するスイッチング素子４と５を交互にＯＮする。
【００３３】
遅延回路１２は、駆動部１５の動作に対して、時間設定信号分、駆動部１６の動作タイミングを遅延させるように働く。
【００３４】
これにより、第１のスイッチング回路を構成するスイッチング素子２と３および第２のスイッチング回路を構成するスイッチング素子４と５は、それぞれ交互にＯＮを繰り返しながら、誤差増幅信号に相当する時間分、動作位相がずれ、電力変換用のトランス６に１次電流が流れる。図８はスイッチング素子２から５の動作とトランス１次電流を模擬的に表わしたものである。ある電流設定値に対して出力負荷が小さい時は、第１のスイッチング回路と第２のスイッチング回路の動作位相差は小さく、トランス電流も少ないが、出力負荷が大きい時は、両スイッチング回路の動作位相差が大きくなり、トランス電流が増加することがわかる。図８と図１０を比較すれば明らかなように、図１０の従来のＰＷＭ回路では、出力電流を低減するためにはスイッチング素子２から５のＯＮ時間を短縮しなければならず、このことは、駆動回路の動作を高速化しなければならないことを意味する。しかしながら、スイッチング素子自体の動作遅れや駆動回路が持つ遅れ時間により、スイッチング素子のＯＮ時間をある時間より短縮することは不可能である。これに対し図８に示す本発明の動作では、スイッチング素子２と３およびスイッチング素子４と５は常に５０％または５０％に近いＯＮデューティーで交互にＯＮしているため、駆動回路のＯＮ時間を短縮する必要はない。トランス電流は第１のスイッチング回路と第２のスイッチング回路の動作タイミングの時間差に応じて流れるため、出力電流すなわちトランス電流を低減するためには、両スイッチング回路の動作タイミングの位相差を短縮すればよく、これは遅延回路１２にて容易に実現できる。また、インバータ周波数と駆動パルスの精度は、従来のＰＷＭ制御のように三角波発生器の速度と精度で決定されるのではなく、本発明の構成ではカウンタ１３およびカウンタ１４の速度と精度で決定される。カウンタは一般に基準クロックにより動作する高速デジタル素子であるため、インバータ制御を高速かつ高精度に行うことが可能となる。
【００３５】
また、図８から明らかなように、本発明ではインバータを構成する４つスイッチング素子のうち、常に２つのスイッチング素子が導通している。トランスに電流が流れていない期間はスイッチング素子２と４またはスイッチング素子３と５のいずれか２組の素子が導通することで、トランスで発生する逆起電圧をこれらスイッチング素子を介して回生することができる。
【００３６】
すなわち、本構成を用いれば、汎用部品を使用した簡単な構成で高速制御可能なインバータ回路を実現するとともに高精度の出力制御を行うことができる溶接機を提供する。
【００３７】
また、電力変換用のトランスで発生する逆起電圧をブリッジ内で素早く回生することで、スイッチング素子へ印加されるサージ電圧を大幅に抑制できる溶接機を提供する。
【００３８】
（実施の形態２）
本発明の実施の形態２の溶接機について説明する。
【００３９】
図２は本発明の形態２の溶接機の回路構成を示すブロック図である。
【００４０】
図２において、１ないし２２は図１の溶接機の場合と同じであるので、それらの説明は省略する。また、図２は図１に対して、１４をデータ入力可能なプログラムカウンタとし、遅延回路１２をＡ／Ｄ変換回路と同期信号生成部で構成し、カウンタを動作させるクロック発生器を設けたものである。すなわち、２３は誤差増幅部１１からの出力をデジタル信号に変換するＡ／Ｄ変換回路、２４はカウンタ１３に対するＡ／Ｄ変換回路２３とカウンタ１４の同期をとるための同期信号生成部、２５は基準クロックを発生するクロック発生器、１４はデータ入力可能なプログラムカウンタであり、Ａ／Ｄ変換回路２３および同期信号生成部２４およびクロック発生器２５以外の構成は図１と同じである。
【００４１】
そして、図２に示す溶接機において、誤差増幅部１１からの誤差増幅信号はＡ／Ｄ変換回路２３でデジタル信号に変換され、プログラムカウンタ１４にプリセットデータとして入力される。カウンタ１３はクロック発生器２５の基準クロックにより第１のスイッチング回路駆動用のパルスを発生する。カウンタ１３の出力パルスは同期信号生成部２４でカウンタ１４のカウント動作開始とＡ／Ｄ変換回路２３のデータ入出力の同期信号に変換される。カウンタ１４はこの同期信号によりプリセットされたデータからカウントを開始するため、カウンタ１３に対してプリセットデータ分遅延したパルスを発生する。
【００４２】
（実施の形態３）
本発明の実施の形態３の溶接機について説明する。
【００４３】
図３は本発明の形態３の溶接機の回路構成を示すブロック図である。
【００４４】
図３において、１ないし２５は図２の溶接機の場合と同じであるので、それらの説明は省略する。また、図３は図２に対して、カウンタ１３とカウンタ１４と同期信号生成部２４をプログラム可能な論理集積素子に置き換えたもの、あるいは誤差増幅部とＡ／Ｄ変換回路をプログラム可能な論理集積素子に置き換えたもの、あるいは両方を実施したものである。すなわち、２６はカウンタ１３とカウンタ１４と同期信号生成部２４が内部にプログラムされた論理集積回路、２７は誤差増幅部１１とＡ／Ｄ変換回路２３が内部にプログラムされた論理集積回路であり、機能的な構成は図２と同じである。
【００４５】
そして、図３に示す溶接機において、論理集積回路２６としてＣＰＵやＰＬＤ（プログラマブル・ロジック・デバイス）を使用することで内部論理を書き換えることによって多様な特性の溶接機を簡単に実現できる。
【００４６】
例えば、カウンタ１３およびカウンタ１４として１６ビット出力のカウンタを使用し、インバータ駆動パルスとして使用する出力のビットをプログラムで変更することにより、基本クロックに対して２倍から２^１６倍のパルス周波数を得ることが可能となる。
【００４７】
また、図３に示す溶接機において、論理集積回路２７としてＣＰＵやＰＬＤ（プログラマブル・ロジック・デバイス）やＤＳＰ（デジタル・シグナル・プロセッサ）を使用することで内部論理を書き換えることによって多様な特性の溶接機を簡単に実現できる。
【００４８】
例えば、誤差増幅部１１とＡ／Ｄ変換回路２３の分解能をプログラムで変更することにより、制御精度を簡単に変更することが可能となる。
【００４９】
（実施の形態４）
本発明の実施の形態４の溶接機について説明する。
【００５０】
図４は本発明の形態４の溶接機の回路構成を示すブロック図である。
【００５１】
図４において、１ないし２７は図３の溶接機の場合と同じであるので、それらの説明は省略する。また、図４は図３に対して、カウンタ１３と駆動回路の間にフリップフロップ３２を接続し、カウンタ１４と駆動回路の間にフリップフロップ３３を接続し、起動スイッチ３４によるインバータ起動信号をフリップフロップ３２とフリップフロップ３３の制御入力とし、フリップフロップからの出力パルスの起動タイミングと停止タイミングを入力パルスに同期させるように構成したものである。すなわち、３２はフリップフロップ１、３３はフリップフロップ２、３４は起動スイッチである。
【００５２】
そして、図４に示す溶接機において、起動スイッチ３４からインバータ起動または停止信号がフリップフロップ３２および３３に入力されると、フリップフロップはカウンタ１３および１４からのパルス入力の立ち上がりあるいは立ち下がりエッジに同期して出力パルスを起動または停止する。
【００５３】
例えば、インバータ動作中に、カウンタ１３からのパルスが出力された直後にインバータ停止信号が入力された場合、フリップフロップ３２が無ければ駆動信号は幅の狭い駆動パルスを出力して停止する。この時、駆動回路にはスイッチング素子を駆動するのに十分な電圧が発生しないため、スイッチング素子への駆動力不足による素子破壊を引き起こす可能性が生じる。フリップフロップを設けることによって、カウンタからのパルスの状態とは非同期に停止していたインバータ発振を、パルスと同期させてスイッチング素子の信頼性を向上させることが可能となる。
【００５４】
（実施の形態５）
本発明の実施の形態５の溶接機について説明する。
【００５５】
図５は本発明の形態５の溶接機の回路構成を示すブロック図である。
【００５６】
図５において、１ないし２７および３２ないし３４は図４の溶接機の場合と同じであるので、それらの説明は省略する。また、図５は図４に対して、第一のスイッチング回路または第二のスイッチング回路の電流を検出する電流検出器３５とその出力を増幅する電流検出回路３６と第一のスイッチング回路または第二のスイッチング回路の両端電圧を検出する電圧検出回路３９と、電流検出回路３６または電圧検出回路３９からの出力を所定の設定値と比較判定する判定回路３７と判定回路３７の出力によりインバータ起動信号を停止する停止回路３８を設けたものである。すなわち、３５は電流検出器２、３６は電流検出回路、３７は判定回路、３８は停止回路、３９は電圧検出回路である。
【００５７】
そして、図５に示す溶接機において、電流検出器３５は第２のスイッチング回路に通電される電流値を検出し、この検出信号は電流検出回路３６で増幅された後、判定回路３７に入力される。
【００５８】
例えば、判定回路３７の電流判定レベルを第２のスイッチング回路を構成するスイッチング素子４と５が同時に導通した場合（スイッチング回路短絡時）に流れる短絡電流とインバータが正常に動作している時に流れるトランス電流の間に設定しておけば、短絡電流が流れた場合に判定回路３７は停止信号を出力する。この停止信号により停止回路３８はインバータを停止し、スイッチング素子を破壊から保護できる。
【００５９】
また、図５に示す溶接機において、電圧検出回路３９は第１のスイッチング回路または第２のスイッチング回路の両端電圧を検出し、この検出信号は判定回路３７に入力される。
【００６０】
例えば、判定回路３７の電圧判定レベルをスイッチング回路短絡時の電圧以上に設定しておけば、スイッチング回路短絡時にはスイッチング回路の両端電圧が低下するので、スイッチング回路短絡時に判定回路３７は停止信号を出力する。この停止信号により停止回路３８はインバータを停止し、スイッチング素子を破壊から保護できる。
【００６１】
以上により、汎用部品を使用した簡単な構成で高速制御可能なインバータ回路を実現するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を行うことができる。
【００６２】
また、電力変換用のトランスで発生する逆起電圧をブリッジ内で素早く回生することで、スイッチング素子へ印加されるサージ電圧を大幅に抑制した、信頼性の高い溶接機を実現することができる。
【００６３】
また、基準クロックにより動作する高速デジタル素子であるカウンタを使用することで、高速かつ高精度なインバータ制御を実現することができる。
【００６４】
また、汎用部品を使用した簡単な部品構成により、高速かつ高精度なインバータ制御を実現することができる。
【００６５】
また、構成の一部にＰＬＤ（プログラマブル・ロジック・デバイス）等の汎用部品を使用して部品点数を大幅に削減しつつ、多様なインバータ回路への適用を簡単に実現することができる。
【００６６】
また、構成の一部にＣＰＵやＤＳＰ（デジタル・シグナル・プロセッサ）等の汎用演算素子を使用して、より高精度な制御を実現することができる。
【００６７】
また、インバータ起動または停止信号によってインバータが起動または停止する時に、インバータ動作がカウンタからのパルスに同期するため、スイッチング素子への駆動電力不足が発生せず、信頼性の高いインバータ制御を実現することができる。
【００６８】
また、スイッチング回路を構成する上下のスイッチング素子が同時に導通した場合に、インバータを停止してスイッチング素子の破壊を防ぐ、信頼性の高いインバータ回路を実現することができる。
【００６９】
また、本発明を定電圧制御に適用し、消耗電極式溶接機等において、スイッチング素子ＯＦＦ期間に発生するトランス逆起電圧を抑制するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を実現することができる。
【００７０】
また切断機において、スイッチング素子ＯＦＦ期間に発生するトランス逆起電圧を抑制するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を実現することができる。
【００７１】
【発明の効果】
以上のように本発明によれば、汎用部品を使用した簡単な構成で高速制御可能なインバータ回路を実現し、スイッチング素子ＯＦＦ期間に発生するトランス逆起電圧を抑制するとともに、トランスの最小導通幅を駆動回路の速度に関係なく絞り込めることで高精度の出力制御を実現することができる。また、スイッチング素子へ印加されるサージ電圧を抑制した信頼性の高い溶接機を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の溶接機の回路構成を示すブロック図
【図２】本発明の実施の形態２の溶接機の回路構成を示すブロック図
【図３】本発明の実施の形態３の溶接機の回路構成を示すブロック図
【図４】本発明の実施の形態４の溶接機の回路構成を示すブロック図
【図５】本発明の実施の形態５の溶接機の回路構成を示すブロック図
【図６】インバータ駆動部の一例を示すブロック図
【図７】インバータ駆動部の一例を示すブロック図
【図８】本発明の溶接機のインバータ動作を示すブロック図
【図９】従来の溶接機の回路構成を示すブロック図
【図１０】従来の溶接機のインバータ動作を示すブロック図
【符号の説明】
１：第１整流部
２：第１のスイッチング素子
３：第２のスイッチング素子
４：第３のスイッチング素子
５：第４のスイッチング素子
６：トランス
７：第２整流部
８：出力電流検出器
１１：誤差増幅部
１２：遅延回路部
１３：第１のカウンタ
１４：第２のカウンタ
１５：インバータ駆動部１
１６：インバータ駆動部２
１７：ドライブ回路１
１８：ドライブ回路２
１９：ドライブ回路３
２０：ドライブ回路４
２３：Ａ／Ｄ変換回路
２４：同期信号生成部
２５：クロック発生器
２６：論理集積回路１
２７：論理集積回路２
２８：パルス幅変調回路（ＰＷＭ）
２９：三角波発生回路
３０：比較回路
３１：同期回路
３２：フリップフロップ１
３３：フリップフロップ２
３４：起動スイッチ
３５：電流検出器
３６：電流検出回路
３７：判定回路
３８：停止回路
３９：電圧検出回路
４０：出力電圧検出回路
４１：パルストランス
４２：ドライブ回路５
４３：ドライブ回路６
４４：ドライブ回路７
４５：ドライブ回路８
４６：ドライブ電源１
４７：ドライブ電源２
４８：フォトカプラ１
４９：フォトカプラ２

Claims

交流入力を整流する第一整流部と、前記第一整流部の出力間に挿入され第一のスイッチング回路を構成する直列接続された第一のスイッチング素子と第二のスイッチング素子と、前記第一整流部の出力間に挿入され第二のスイッチング回路を構成する直列接続された第三のスイッチング素子と第四のスイッチング素子と、一次巻線の一方が前記第一のスイッチング素子と前記第二のスイッチング素子の接続部に接続され、他方が前記第三のスイッチング素子と前記第四のスイッチング素子の接続部に接続される電力変換用のトランスと、前記トランスの出力を整流する第二整流部と、出力電流を検出する出力電流検出器と、前記出力電流検出器からの出力信号と出力設定信号の誤差を増幅する誤差増幅部と、前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させるための駆動信号を発生する第一の駆動部と、前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させるための駆動信号を発生する第二の駆動部と、前記誤差増幅部からの出力信号に応じて前記第一の駆動部に対する前記第二の駆動部の動作タイミングを遅延させる遅延回路と、基準クロックを発生するクロック発生器を備え、前記第一の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第一のカウンタと、前記第一のカウンタからの出力パルスを入力として前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させる第１の駆動回路を備え、第二の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第二のカウンタと、前記第二のカウンタからの出力パルスを入力として前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させる第２の駆動回路を備えた溶接機であって、前記遅延回路が、前記誤差増幅部からの出力信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記第一のカウンタからの出力信号を用いて前記Ａ／Ｄ変換回路と前記第二のカウンタの動作タイミングを生成する同期信号生成部で構成されるとともに、前記第二のカウンタをプログラムカウンタとし、前記Ａ／Ｄ変換回路からの出力を前記第二のカウンタのデータ入力とするように接続される溶接機。
第一のカウンタと第二のカウンタと同期信号生成部をプログラム可能な論理集積素子に置き換えた請求項１記載の溶接機。
誤差増幅部とＡ／Ｄ変換回路をプログラム可能な論理集積素子に置き換えた請求項１または２記載の溶接機。
第一のカウンタ出力と第１の駆動回路の間に第一のフリップフロップを接続し、第二のカウンタの出力と第２の駆動回路の間に第二のフリップフロップを接続し、インバータ起動信号を前記第一のフリップフロップと前記第二のフリップフロップの制御入力とし、出力パルスの起動と停止を入力パルスに同期させるように構成した請求項１から３のいずれかに記載の溶接機。
第一のスイッチング回路または第二のスイッチング回路の電流を検出する第二の電流検出器と前記第二の電流検出器の出力を増幅する電流検出回路と前記電流検出回路の出力を所定の設定値と比較判定する判定回路と前記判定回路の出力によりインバータ起動信号を停止する停止回路を備えた請求項４記載の溶接機。
第一のスイッチング回路または第二のスイッチング回路の両端電圧を検出する電圧検出回路と前記電圧検出回路の出力を所定の設定値と比較判定する判定回路と前記判定回路の出力によりインバータ起動信号を停止する停止回路を備えた請求項４記載の溶接機。
交流入力を整流する第一整流部と、前記第一整流部の出力間に挿入され第一のスイッチング回路を構成する直列接続された第一のスイッチング素子と第二のスイッチング素子と、前記第一整流部の出力間に挿入され第二のスイッチング回路を構成する直列接続された第三のスイッチング素子と第四のスイッチング素子と、一次巻線の一方が前記第一のスイッチング素子と前記第二のスイッチング素子の接続部に接続され、他方が前記第三のスイッチング素子と前記第四のスイッチング素子の接続部に接続される電力変換用のトランスと、前記トランスの出力を整流する第二整流部と、出力電流を検出する出力電流検出器と、前記出力電流検出器からの出力信号と出力設定信号の誤差を増幅する誤差増幅部と、前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させるための駆動信号を発生する第一の駆動部と、前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させるための駆動信号を発生する第二の駆動部と、前記誤差増幅部からの出力信号に応じて前記第一の駆動部に対する前記第二の駆動部の動作タイミングを遅延させる遅延回路と、基準クロックを発生するクロック発生器を備え、前記第一の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第一のカウンタと、前記第一のカウンタからの出力パルスを入力として前記第一のスイッチング素子と前記第二のスイッチング素子を交互に導通させる第１の駆動回路を備え、第二の駆動部が、前記クロック発生器の基準クロックを入力しインバータ駆動パルスを出力する第二のカウンタと、前記第二のカウンタからの出力パルスを入力として前記第三のスイッチング素子と前記第四のスイッチング素子を交互に導通させる第２の駆動回路を備えた切断機であって、前記遅延回路が、前記誤差増幅部からの出力信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記第一のカウンタからの出力信号を用いて前記Ａ／Ｄ変換回路と前記第二のカウンタの動作タイミングを生成する同期信号生成部で構成されるとともに、前記第二のカウンタをプログラムカウンタとし、前記Ａ／Ｄ変換回路からの出力を前記第二のカウンタのデータ入力とするように接続される切断機。
第一のカウンタと第二のカウンタと同期信号生成部をプログラム可能な論理集積素子に置き換えた請求項７記載の切断機。
誤差増幅部とＡ／Ｄ変換回路をプログラム可能な論理集積素子に置き換えた請求項７または８記載の切断機。
第一のカウンタ出力と第１の駆動回路の間に第一のフリップフロップを接続し、第二のカウンタの出力と第２の駆動回路の間に第二のフリップフロップを接続し、インバータ起動信号を前記第一のフリップフロップと前記第二のフリップフロップの制御入力とし、出力パルスの起動と停止を入力パルスに同期させるように構成した請求項７から９のいずれかに記載の切断機。
第一のスイッチング回路または第二のスイッチング回路の電流を検出する第二の電流検出器と前記第二の電流検出器の出力を増幅する電流検出回路と前記電流検出回路の出力を所定の設定値と比較判定する判定回路と前記判定回路の出力によりインバータ起動信号を停止する停止回路を備えた請求項１０記載の切断機。
第一のスイッチング回路または第二のスイッチング回路の両端電圧を検出する電圧検出回路と前記電圧検出回路の出力を所定の設定値と比較判定する判定回路と前記判定回路の出力によりインバータ起動信号を停止する停止回路を備えた請求項１０記載の切断機。