JP4692313B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4692313B2 JP4692313B2 JP2006036220A JP2006036220A JP4692313B2 JP 4692313 B2 JP4692313 B2 JP 4692313B2 JP 2006036220 A JP2006036220 A JP 2006036220A JP 2006036220 A JP2006036220 A JP 2006036220A JP 4692313 B2 JP4692313 B2 JP 4692313B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- partial region
- partial
- semiconductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
SJ構造は、一般的に、部分領域の幅に適した不純物量(総チャージ量ともいう)が設定され、n型の部分領域に含まれる不純物量とp型の部分領域に含まれる不純物量が一致するように形成されている。これにより、SJ構造では、半導体装置がオフしたときに、n型の部分領域とp型の部分領域の接合面から伸びる空乏層が、双方の部分領域を実質的に完全空乏化することができる。「実質的に完全空乏化する」とは、半導体装置がオフしたときに、部分領域のキャリアが完全に除かれて、部分領域の全体が空間電荷によって占められることをいう。これにより、部分領域は、広い範囲に亘って実質的に完全空乏化され、多くの電界を保持することができる。一方、電流は、半導体装置がオンしたときに、n型の部分領域を介して流れることができる。したがって、SJ構造は、部分領域の実質的な完全空乏化を実現しながら、電流が流れるn型の部分領域の不純物濃度を濃くすることができる。SJ構造は、上記の現象を利用して、耐圧とオン抵抗(又はオン電圧)の間のトレードオフ関係を改善することができる。
本発明は、アスペクト比に係る制約を緩和するために、従来の構造とは全く異なる新規で斬新な構造を有する半導体装置を提供することを目的としている。また、本発明は、この種の半導体装置を製造する方法を提供することも目的としている。
なお、一般的に、SJ構造は、複数のp型の部分領域と複数のn型の部分領域の組合せで、半導体層の横方向に繰返し形成されたものを指すことが多い。本発明の半導体層は、絶縁領域によって複数の領域に区画されており、それぞれの領域のSJ構造は、複数のp型の部分領域と複数のn型の部分領域の組合せで構成されていないことが多い。しかしながら、本明細書では、一つのp型の部分領域と一つのn型の部分領域の組合せが、半導体装置がオフしたときに、実質的に空乏化されるように形成されている場合であっても、そのような構造はSJ構造の範疇に含まれると解釈する。本明細書のSJ構造は、部分領域の個数を要件としない。本明細書のSJ構造は、より広義の意味で解釈される。また、本明細書では、「実質的に空乏化される」と「実質的に完全空乏化される」は、異なる意味を持つ。「実質的に空乏化される」は、半導体装置がオフしたときに、部分領域のキャリアが完全に除かれて、部分領域の全体が空間電荷によって占められる場合の他に、部分領域のキャリアの一部が残存する場合も含む。部分領域の不純物濃度が、キャリアの一部が残存するように調整されていると、オン抵抗特性を改善することもある。即ち、「実質的に空乏化される」には、残存する耐圧が顕著に損なわれない程度に空乏化される場合も含む。
上記の半導体装置によると、第1部分領域と第2部分領域は、第1領域において、SJ構造を構成している。第3部分領域と第4部分領域は、第2領域において、SJ構造を構成している。第1領域と第2領域は、半導体層の表面から中間に向けて伸びる絶縁領域によって区画されている。ただし、絶縁領域は、半導体層の表面から裏面にまで達していない。したがって、第2部分領域と第4部分領域は、半導体層の裏面部を介して接している。第3部分領域と第1部分領域も、半導体層の裏面部を介して接している。このため、第1主電極と第2主電極の間の電位差を保持する領域が、U字状に構成されている。第1主電極と第2主電極の間には、2つのSJ構造が存在している。したがって、半導体装置がオフしたときには、第1部分領域と第2部分領域の接合面から伸びる空乏層が、双方の部分領域を実質的に空乏化することができる。半導体装置がオフしたときには、第3部分領域と第4部分領域の接合面から伸びる空乏層が、双方の部分領域を実質的に空乏化することができる。それぞれのSJ構造は、トレンチ加工技術のアスペクト比に係る制約を受け入れる。しかしながら、半導体装置の全体は、一対の主電極の間に2つのSJ構造を備えている。したがって、本発明の半導体装置は、アスペクト比に係る制約を受け入れながら、実質的なSJ構造の厚みを2倍に向上させることができる。本発明の半導体装置は、耐圧とオン抵抗(又はオン電圧)の間のトレードオフ関係を格段に改善することができる。
絶縁領域に、絶縁破壊耐圧の大きい材料を用いると、一対の主電極間の横方向の耐圧を確保することができる。
上記の製造方法によると、半導体層内にトレンチを形成することで、第1領域と第2領域を形成することができる。さらに、そのトレンチを利用して不純物を導入することによって、第1部分領域と第2部分領域で構成されるSJ構造を第1領域に形成することができる。同様に、第3部分領域と第4部分領域で構成されるSJ構造を第2領域に形成することができる。上記の製造方法を利用することによって、本発明の半導体装置を得ることができる。
(第1形態) 絶縁領域には、絶縁破壊電界の大きいものが充填されるのが好ましい。絶縁領域には、固体材料の他に、空気等の気体を充填してもよい。
(第2形態) 半導体層の裏面部に、チャージ補償領域が形成されているのが好ましい。
図1及び図2(A)に、半導体装置10の要部縦断面図を模式的に示す。図1及び図2(A)は、同一箇所の縦断面図であるが、図1はそのうちの主要な構成要素にのみ符号を付したものである。図1は、説明の便宜の上で用いられる。図2(B)は、図2(A)のB−B線に対応する横断面図の一部である。図3は、図2(A)のIII−III線に対応する横断面図の一部である。
絶縁領域62は、半導体層26を第1領域12と第2領域14に区画している。第1領域12と第2領域14は、平面視したときに、ストライプ状に形成されている。図3に示すように、第1領域12と第2領域14は、Y方向に長手方向を持って形成されている。第1領域12と第2領域14の組は、X方向に繰返し形成されている。また、図3に示すように、絶縁領域62は、X方向において、半導体層26を第1領域12と第2領域14に区画している。さらに、絶縁領域62は、Y方向においても、半導体層26を第1領域12と第2領域14に区画している。この形態は、図2(B)の横断面図に示される。図2(B)は、第1領域12のY方向の端部を示している。図2(B)に示すように、絶縁領域62は、第1領域12を一巡して形成されている。絶縁領域62は、第1領域12と第2領域14を、Y方向においても区画している。換言すると、絶縁領域62は、半導体層26内に、島状の第1領域12を区画している。ただし、前記したように、絶縁領域62は、半導体層26の表面から裏面にまで達していない。したがって、第1領域12と第2領域は、半導体層26の裏面部を介して接している。
第1部分領域46は、第1領域12の中心側に形成されており、第2部分領域33によって挟まれている。第1部分領域46は、薄板状の形状を有している。第1部分領域46の幅(X方向の厚み)は、概ね0.1〜50μmに調整されている。第1部分領域46の不純物濃度は、概ね1×1014〜1×1018cm-3に調整されている。
第2部分領域33は、絶縁領域62の側面に沿って形成されている。第2部分領域33は、薄板状の形状を有している。第2部分領域33の幅(X方向の厚み)は、概ね0.05〜25μmに調整されている。第2部分領域33の不純物濃度は、概ね1×1014〜1×1018cm-3に調整されている。
第1部分領域46に含まれる不純物量と第2部分領域33に含まれる不純物量(総チャージ量ともいう)は、半導体装置10がオフしたときに、第1部分領域46と第2部分領域33が実質的に空乏化されるように形成されている。したがって、第1部分領域46と第2部分領域33は、第1領域12にSJ構造を形成している。なお、不純物量は、それぞれの部分領域の不純物濃度と部分領域の体積の積として算出される。
第3部分領域42は、第2領域14の中心側に形成されており、第4部分領域31によって挟まれている。第3部分領域42は、薄板状の形状を有している。第3部分領域42の幅(X方向の厚み)は、概ね0.1〜50μmに調整されている。第3部分領域42の不純物濃度は、概ね1×1014〜1×1018cm-3に調整されている。
第4部分領域31は、絶縁領域62の側面に沿って形成されている。第4部分領域31は、薄板状の形状を有している。第4部分領域31の幅(X方向の厚み)は、概ね0.05〜25μmに調整されている。第4部分領域31の不純物濃度は、概ね1×1014〜1×1018cm-3に調整されている。
第3部分領域42に含まれる不純物量と第4部分領域31に含まれる不純物量は、半導体装置10がオフしたときに、第3部分領域42と第4部分領域31が実質的に空乏化されるように形成されている。したがって、第3部分領域42と第4部分領域31は、第2領域14にSJ構造を形成している。
第2部分領域33と第4部分領域31は、p型裏面部領域32を介して接している。第1部分領域46と第3部分領域42は、n型裏面部領域44を介して接している。このため、ソース電極53は、第2部分領域33及びp型裏面部領域32を介して第4部分領域31に電気的に接続されている。ドレイン電極63は、第3部分領域42及びn型裏面部領域44を介して第1部分領域46に電気的に接続されている。
なお、p型裏面部領域32に含まれる不純物量とn型裏面部領域44に含まれる不純物量は、一致しているのが好ましい。この場合、半導体装置10がオフしたときに、半導体層26の裏面部においても、空乏層を形成することができる。
半導体装置10の第1領域12は、ソース領域54と、ボディ領域51と、ボディコンタクト領域52を備えている。
ソース領域54は、半導体層26の表面部に選択的に形成されており、ソース電極53に接している。ソース領域54は、n型の不純物(典型的にはリン)を含有しており、その不純物濃度は、概ね1×1019〜1×1021cm-3に調整されている。
ボディ領域51は、ソース領域54と第1部分領域46を隔てている。ボディ領域51は、p型の不純物(典型的にはボロン)を含有しており、その不純物濃度は、概ね1×1016〜1×1018cm-3に調整されている。
ボディコンタクト領域52は、半導体層26の表面部に選択的に形成されており、ソース電極53に接している。ボディコンタクト領域52は、p型の不純物(典型的にはボロン)を含有しており、その不純物濃度は、概ね1×1019〜1×1021cm-3に調整されている。ソース電極53と第2部分領域33は、ボディコンタクト領域52とボディ領域51を介して電気的に接続されている。
半導体装置10がオフすると、第1領域12では、第1部分領域46と第2部分領域33の接合面から伸びる空乏層が、第1部分領域46と第2部分領域33を実質的に空乏化する。同様に、第2領域14では、第3部分領域42と第4部分領域31の接合面から伸びる空乏層が、第3部分領域42と第4部分領域31を実質的に空乏化する。したがって、第1領域12に構成されているSJ構造と第2領域14に構成されているSJ構造によって、ドレイン電極63とソース電極53の間に存在する半導体層26は、広い範囲に亘って実質的に空乏化される。即ち、ドレイン電極63とソース電極53の間の半導体層26に加わる電位差は、第1領域12のSJ構造と第2領域14のSJ構造で構成されているU字状の空乏化領域によって保持される。このため、半導体装置10の実質的なSJ構造の厚みは、第1領域12のSJ構造と第2領域14のSJ構造を合計した大きさになる。さらに、半導体装置10の実質的なSJ構造の厚みは、p型裏面部領域32とn型裏面部領域44が実質的に空乏化している場合には、その裏面部も加えた大きさになる。
(1)半導体装置10では、ドレイン電極63とソース電極53の間の電位差は、第1領域12のSJ構造と第2領域14のSJ構造で構成されるU字状の空乏化領域で保持するとともに、横方向でも保持しなければならない。ドレイン電極63とソース電極53の間の横方向の電位差は、絶縁領域62が負担する。絶縁領域62には、酸化シリコンが用いられている。酸化シリコンの絶縁破壊電界は、シリコンの絶縁破壊電界に比して極めて大きい。具体的には、酸化シリコンの絶縁破壊電界は、1×107V/cmであり、シリコンの絶縁破壊電界は、3×105V/cmである。したがって、半導体装置10において、3000Vの耐圧を確保しようとすると、理論上は、U字状の空乏化領域の全長を100μmとし、絶縁領域62の横方向の幅を3μmにすればよい。即ち、3000Vの耐圧を確保しようとする場合でも、絶縁領域62の横方向の幅は、極めて小さい値でよい。このことから、半導体装置10の構造は、その面積を著しく増大させる必要がない。
(2)半導体装置10の構造によると、必要な耐圧を確保するための半導体層26の厚みを小さくすることができる。このため、半導体装置10の放熱特性を改善することができる。
(3)図4に、変形例の半導体装置100の要部断面図を模式的に示す。半導体装置100は、半導体層26の裏面部に、チャージ補償領域35を備えている。チャージ補償領域35は、p型の不純物(典型的にはボロン)を含有している。チャージ補償領域35は、p型裏面部領域32の不純物量と、n型裏面部領域44の不純物量を調整するために形成されている。第1領域12の第1部分領域33と第2部分領域44、及び第2領域14の第3部分領域31と第4部分領域42の不純物量を一致させようとすると、n型裏面部領域44とp型裏面部領域32の不純物量を一致させることが難しくなる。したがって、チャージ補償領域35を設けることで、n型裏面領域44とp型裏面領域32の不純物量を一致させることができる。
次に、図5〜11を参照して、半導体装置10の製造方法を説明する。
まず、図5に示すように、半導体基板22と、埋込み絶縁膜24と、半導体層26が積層したSOI基板を準備する。
次に、図6に示すように、エッチング法を利用して、半導体層26の表面から中間に向けて伸びる複数のトレンチ72を形成する。トレンチ72は、埋込み絶縁膜24に達しないように形成される。トレンチ72は、半導体層26を第1領域12と第2領域14に区画する。次に、トレンチ72の側面が露出する方向からp型の不純物(典型的にはボロン)を斜めイオン注入する。これにより、第1領域12では、不純物が導入されなかった領域に第1部分領域46が形成され、不純物が導入された領域に第2部分領域33が形成される。第2領域では、不純物が導入されなかった領域に第3部分領域42が形成され、不純物が導入された領域に第4部分領域31が形成される。この斜めイオン注入工程では、トレンチ72の底面が露出する方向からもp型の不純物(典型的にはボロン)をイオン注入する。これにより、半導体層26の裏面部では、不純物が導入されなかった領域にn型裏面部領域44が形成され、不純物が導入された領域にp型裏面部領域32が形成される。
次に、図8に示すように、リソグラフィー技術及びイオン注入技術を利用して、半導体層26の表面部のうち第1領域12の範囲に、p型の不純物(典型的はボロン)を導入し、ボディ領域51を形成する。
次に、図9に示すように、エッチング法を利用して、ボディ領域51の表面から第1部分領域46にまで達するトレンチを形成する。次に、そのトレンチの内壁を熱酸化し、ゲート絶縁膜55を形成する。次に、トレンチ内にポリシリコンを充填することによって、トレンチゲート電極56を形成する。
次に、図10に示すように、リソグラフィー技術及びイオン注入技術を利用して、半導体層26の表面部に、ドレイン領域64、ソース領域52及びボディコンタクト領域54を形成する。
次に、図11に示すように、半導体層26の表面上に層間絶縁膜61をパターニングした後に、その層間絶縁膜61を覆って電極配線80を形成する。次に、リソグラフィー技術及びエッチング技術を利用して、電極配線80をパターニングし、ドレイン電極63及びソース電極53を形成する。
これらの工程を経て、半導体装置10を得ることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
14:第2領域
22:半導体基板
24:埋込み絶縁膜
26:半導体層
31:第4部分領域
32:n型裏面部領域
33:第2部分領域
35:チャージ補償領域
42:第3部分領域
44:p型裏面部領域
46:第1部分領域
51:ボディ領域
52:ボディコンタクト領域
53:ソース電極
54:ソース領域
55:ゲート絶縁膜
56:トレンチゲート電極
61:層間絶縁膜
62:絶縁領域
63:ドレイン電極
64:ドレイン領域
Claims (3)
- 一対の主電極を半導体層の一方の面に有する半導体装置であって、
半導体層の一部に形成されている第1領域と、
半導体層の他の一部に形成されている第2領域と、
第1領域と第2領域の間に形成されており、半導体層の表面から中間に向けて伸びる絶縁領域と、
第1領域の表面に形成されている第1主電極と、
第2領域の表面に形成されている第2主電極と、
第1領域に形成されているゲート電極と、
半導体層の裏面部に形成されており、第2導電型の不純物を含む裏面部領域と、を備えており、
第1領域は、
第1導電型の不純物を含む第1部分領域と、絶縁領域の側面に沿って形成されているとともに第2導電型の不純物を含む第2部分領域を有し、その第1部分領域に含まれる不純物量と第2部分領域に含まれる不純物量は、オフしたときに、第1部分領域と第2部分領域が実質的に空乏化されるように形成されており、
第2領域は、
第1導電型の不純物を含む第3部分領域と、絶縁領域の側面に沿って形成されているとともに第2導電型の不純物を含む第4部分領域を有し、その第3部分領域に含まれる不純物量と第4部分領域に含まれる不純物量は、オフしたときに、第3部分領域と第4部分領域が実質的に空乏化されるように形成されており、
第1主電極は、第2部分領域を介して第4部分領域に電気的に接続されており、
第2主電極は、第3部分領域を介して第1部分領域に電気的に接続されており、
第1領域はさらに、
表面部に形成されており、第1主電極に接しており、第1導電型の不純物を含む第5部分領域と、
その第5部分領域と第1部分領域を隔てており、第2導電型の不純物を含む第6部分領域と、を有しており、
ゲート電極は、第5部分領域と第1部分領域を隔てている第6部分領域にゲート絶縁膜を介して対向しており、
第2部分領域と第4部分領域は、絶縁領域の底面に沿った位置で前記裏面部領域を介して接している半導体装置。 - 一対の主電極を半導体層の一方の面に有する半導体装置であって、
半導体層の一部に形成されている第1領域と、
半導体層の他の一部に形成されている第2領域と、
第1領域と第2領域の間に形成されており、半導体層の表面から中間に向けて伸びる絶縁領域と、
第1領域の表面に形成されているソース電極と、
第2領域の表面に形成されているドレイン電極と、
第1領域に形成されているゲート電極と、
半導体層の裏面部に形成されており、第2導電型の不純物を含む裏面部領域と、を備えており、
第1領域は、
第1導電型の不純物を含む第1部分領域と、絶縁領域の側面に沿って形成されているとともに第2導電型の不純物を含む第2部分領域を有し、その第1部分領域に含まれる不純物量と第2部分領域に含まれる不純物量は、オフしたときに、第1部分領域と第2部分領域が実質的に空乏化されるように調整されており、
第2領域は、
第1導電型の不純物を含む第3部分領域と、絶縁領域の側面に沿って形成されているとともに第2導電型の不純物を含む第4部分領域を有し、その第3部分領域に含まれる不純物量と第4部分領域に含まれる不純物量は、オフしたときに、第3部分領域と第4部分領域が実質的に空乏化されるように調整されており、
ソース電極は、第2部分領域を介して第4部分領域に電気的に接続されており、
ドレイン電極は、第3部分領域を介して第1部分領域に電気的に接続されており、
第1領域はさらに、
表面部に形成されており、ソース電極に接しており、第1導電型の不純物を含むソース領域と、
そのソース領域と第1部分領域を隔てており、第2導電型の不純物を含むボディ領域と、を有しており、
ゲート電極は、ソース領域と第1部分領域を隔てているボディ領域にゲート絶縁膜を介して対向しており、
第2部分領域と第4部分領域は、絶縁領域の底面に沿った位置で前記裏面部領域を介して接している半導体装置。 - 絶縁領域は、酸化シリコン又は窒化シリコンであることを特徴とする請求項1又は2の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006036220A JP4692313B2 (ja) | 2006-02-14 | 2006-02-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006036220A JP4692313B2 (ja) | 2006-02-14 | 2006-02-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007220711A JP2007220711A (ja) | 2007-08-30 |
JP4692313B2 true JP4692313B2 (ja) | 2011-06-01 |
Family
ID=38497702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006036220A Expired - Fee Related JP4692313B2 (ja) | 2006-02-14 | 2006-02-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4692313B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5103118B2 (ja) * | 2007-09-27 | 2012-12-19 | オンセミコンダクター・トレーディング・リミテッド | 半導体ウエハおよびその製造方法 |
US9136368B2 (en) * | 2013-10-03 | 2015-09-15 | Texas Instruments Incorporated | Trench gate trench field plate semi-vertical semi-lateral MOSFET |
JP6781667B2 (ja) * | 2017-06-08 | 2020-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP6818712B2 (ja) * | 2018-03-22 | 2021-01-20 | 株式会社東芝 | 半導体装置 |
DE112020002771T5 (de) * | 2019-06-10 | 2022-02-24 | Sumitomo Electric Industries, Ltd. | Siliziumkarbid-Halbleiteranordnung und Verfahren zur Herstellung einer Siliziumkarbid-Halbleiteranordnung |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036060A (ja) * | 1989-06-01 | 1991-01-11 | Sony Corp | Mis型半導体装置 |
JPH08181313A (ja) * | 1994-10-25 | 1996-07-12 | Fuji Electric Co Ltd | 横型トレンチmisfetおよびその製造方法 |
JP2000252463A (ja) * | 1999-03-02 | 2000-09-14 | Toyota Central Res & Dev Lab Inc | 横型mos素子を含む半導体装置 |
JP2003037267A (ja) * | 2001-05-18 | 2003-02-07 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2003060205A (ja) * | 2001-06-29 | 2003-02-28 | Atmel Germany Gmbh | Dmosトランジスタの製造方法 |
-
2006
- 2006-02-14 JP JP2006036220A patent/JP4692313B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036060A (ja) * | 1989-06-01 | 1991-01-11 | Sony Corp | Mis型半導体装置 |
JPH08181313A (ja) * | 1994-10-25 | 1996-07-12 | Fuji Electric Co Ltd | 横型トレンチmisfetおよびその製造方法 |
JP2000252463A (ja) * | 1999-03-02 | 2000-09-14 | Toyota Central Res & Dev Lab Inc | 横型mos素子を含む半導体装置 |
JP2003037267A (ja) * | 2001-05-18 | 2003-02-07 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2003060205A (ja) * | 2001-06-29 | 2003-02-28 | Atmel Germany Gmbh | Dmosトランジスタの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007220711A (ja) | 2007-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8884364B2 (en) | Semiconductor device with field-plate electrode | |
JP4940546B2 (ja) | 半導体装置 | |
US10396194B2 (en) | Semiconductor device and method of manufacturing thereof | |
US10128344B2 (en) | Semiconductor device | |
JP5353190B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5772842B2 (ja) | 炭化珪素半導体装置 | |
US10439060B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2015072999A (ja) | 炭化珪素半導体装置 | |
US20160240614A1 (en) | Semiconductor device and semiconductor package | |
US8716788B2 (en) | Semiconductor device with self-charging field electrodes | |
JP2009520365A (ja) | 超接合パワーmosfet | |
JP2012069797A (ja) | 絶縁ゲート型トランジスタ | |
JP2023001343A (ja) | 半導体装置 | |
JP6479533B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6792345B2 (ja) | 半導体装置の製造方法 | |
JP4692313B2 (ja) | 半導体装置 | |
JP7288827B2 (ja) | 半導体装置の製造方法 | |
JP4645753B2 (ja) | Iii族窒化物半導体を有する半導体素子 | |
JP2008306022A (ja) | 半導体装置 | |
JP2007115861A (ja) | へテロ接合トランジスタ | |
JP2010192691A (ja) | 半導体装置 | |
JP7370781B2 (ja) | 半導体装置 | |
JP7164497B2 (ja) | 半導体装置 | |
JP2009038200A (ja) | 半導体装置 | |
JP5151636B2 (ja) | トレンチゲートを有する横型半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101227 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110125 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |