JP4689218B2 - Method for manufacturing semiconductor device - Google Patents

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Description

本発明は、半導体装置に関し、特に、コンタクト孔において、微細炭素繊維を有する導電部材が形成されている半導体装置に関する。     The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a conductive member having fine carbon fibers is formed in a contact hole.

半導体装置の配線には、アルミニウム、銅、タングステン等が用いられている。これは、多層構造の絶縁膜上に形成され、フォトリソグラフィー工程及びエッチング工程によって、微細なパターンの配線が形成されている。 Aluminum, copper, tungsten, or the like is used for the wiring of the semiconductor device. This is formed on an insulating film having a multilayer structure, and fine pattern wiring is formed by a photolithography process and an etching process.

回路の高集積化に伴い、配線も微細化されており、これと共に配線の抵抗が増大する。これは、集積回路の消費電力を大きくする原因の一つとなっており、集積化が進むほど配線の総延長距離が長くなるため、深刻な問題となっている。   As the circuit is highly integrated, the wiring is also miniaturized, and the resistance of the wiring increases with this. This is one of the causes of increasing the power consumption of the integrated circuit, and the total extension distance of the wiring becomes longer as the integration progresses, which is a serious problem.

一方、低仕事関数または負の電子親和力を持つ材料、例えば炭素を用いて形成されたものがあり、その代表例としては、カーボンナノチューブ（以下、ＣＮＴ（Ｃａｒｂｏｎ ＮａｎｏＴｕｂｅ）と示す）、カーボンナノファイバ、グラファイトナノファイバ、チューブ状グラファ
イト、先端が細く尖っているカーボンナノコーン、コーン状グラファイトなどの極細炭素繊維、フラーレン等が挙げられる。 On the other hand, there is a material having a low work function or negative electron affinity, for example, a material formed using carbon, and typical examples thereof include carbon nanotubes (hereinafter referred to as CNT (Carbon Nanotube)), carbon nanofibers, Examples thereof include graphite nanofibers, tube-like graphite, carbon nanocones with a sharp tip, ultrafine carbon fibers such as cone-like graphite, fullerenes, and the like.

ＣＮＴは、ナノメートルサイズの円筒状グラファイトのことをいう。ＣＮＴとしては、炭層ナノチューブと多層ナノチューブがある。炭層ナノチューブは、一枚のグラフェンシート（炭原子層の炭素六角網面）が円筒状に閉じたチューブであり、その直径はおよそ１〜１０ｎｍ程度、長さは１〜１００μｍである。多層ナノチューブは、円筒状のグラフェンシートが多層に積み重なったもので、その外径が５〜５０ｎｍ、中心空洞の直径が３〜１０ｎｍ、長さは１〜１００μｍである。   CNT refers to nanometer-sized cylindrical graphite. Carbon nanotubes include carbon nanotubes and multi-wall nanotubes. A carbon-walled nanotube is a tube in which a single graphene sheet (carbon hexagonal mesh surface of a carbon atom layer) is closed in a cylindrical shape, and has a diameter of about 1 to 10 nm and a length of 1 to 100 μm. Multi-walled nanotubes are obtained by stacking cylindrical graphene sheets in multiple layers, and have an outer diameter of 5 to 50 nm, a central cavity diameter of 3 to 10 nm, and a length of 1 to 100 μm.

ＣＮＴは、先鋭な先端の形状を有し、熱的及び化学的に安定であり、機械的に強靭であり、導電性を有する等の特性を有するため、微細構造のビア（導電性部材）として、注目を浴びている。   CNTs have a sharp tip shape, are thermally and chemically stable, mechanically tough, and have properties such as electrical conductivity. Therefore, CNTs are used as microstructure vias (conductive members). , Attracting attention.

しかしながら、ＣＮＴは微細な構造であり、異なる層に形成される配線同士を接続する場合、接触面積が狭い。また、多数のＣＮＴを形成する場合、均一な高さのＣＮＴを形成することは困難である。このため、コンタクト抵抗が高まると共に、確実に異なる配線を接続することが困難である。この結果、ＣＮＴを接続配線に用いた半導体装置の歩留まりが低下するという問題がある。   However, the CNT has a fine structure, and a contact area is narrow when interconnects formed in different layers are connected. In addition, when a large number of CNTs are formed, it is difficult to form CNTs having a uniform height. For this reason, contact resistance increases and it is difficult to reliably connect different wirings. As a result, there is a problem that the yield of a semiconductor device using CNTs for connection wiring is lowered.

そこで、本発明では、配線同士の接続の信頼性が高い半導体装置を提供する。また、歩留まり高く半導体装置を作製することが可能な半導体装置の作製方法を提供する。   Therefore, the present invention provides a semiconductor device with high reliability of connection between wirings. In addition, a method for manufacturing a semiconductor device capable of manufacturing a semiconductor device with high yield is provided.

本発明の一は、ビア、プラグ等のコンタクト孔に形成される導電性部材を極細炭素繊維及び導電膜で形成することを特徴とする。導電膜は、極細炭素繊維の間を充填しており、異なった層上に形成される配線とのコンタクト抵抗を抑制しつつ、信頼性高く接続することができる。   One feature of the present invention is that a conductive member formed in a contact hole such as a via or a plug is formed of an ultrafine carbon fiber and a conductive film. The conductive film is filled between ultrafine carbon fibers, and can be connected with high reliability while suppressing contact resistance with wirings formed on different layers.

また、本発明の一は、金属元素を含む領域を触媒として極細炭素繊維を形成した後、導電膜を成膜し、該導電膜を流動化して、前記極細炭素繊維間を導電膜で満たして導電性部材を形成することを特徴とする。     Further, according to one aspect of the present invention, after forming an ultrafine carbon fiber using a region containing a metal element as a catalyst, a conductive film is formed, the conductive film is fluidized, and the space between the ultrafine carbon fibers is filled with the conductive film. A conductive member is formed.

ここで、金属元素を含む領域は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。   Here, the region containing the metal element is formed of a nickel element, an iron element, a cobalt element, a platinum element, a germanium element, a titanium element, a palladium element, a zinc element, or a compound of these elements. Examples of the compound include silicides and oxides.

また、導電膜は、アルミニウム、アルミニウムを含む合金、銅等の一定の温度以上で流 動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不純 物が添加された結晶性半導体膜で形成することもできる。   The conductive film is formed of a conductive film having fluidity at a certain temperature or higher, such as aluminum, an alloy containing aluminum, or copper. In addition, a crystalline semiconductor film to which an impurity such as phosphorus, boron, or arsenic is added can also be used.

なお、本発明で形成される極細炭素繊維は、ＣＮＴ、カーボンナノファイバ、グラファ イトナノファイバ、チューブ状グラファイト、先端が細く尖っているカーボンナノコー ン、コーン状グラファイトなどが挙げられる。   Examples of the ultrafine carbon fiber formed in the present invention include CNT, carbon nanofiber, graphite nanofiber, tube-like graphite, carbon nanocone with a sharp tip, cone-like graphite, and the like.

本発明により、絶縁層を介して形成される複数の導電層、代表的には配線を極細炭素 繊維及びその間を充填する導電層で形成されているビア（導電性部材）で接続すること ができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接 続することができ、高集積化された回路を形成することができる。また、コンタクト孔 に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大すること が可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く 半導体装置を作製することが可能である。     According to the present invention, a plurality of conductive layers formed through an insulating layer, typically, wiring can be connected by vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between them. . For this reason, the via (conductive member) has a fine structure, and finely processed wiring can be connected to form a highly integrated circuit. In addition, since the via formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield.

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し 、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲 から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易 に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるもので はない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。     The best mode for carrying out the invention will be described below with reference to the drawings. However, those skilled in the art can easily understand that the present invention can be implemented in many different modes, and that various modifications can be made without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. In the drawings, common portions are denoted by the same reference numerals, and detailed description thereof is omitted.

（第１実施形態）
本発明の接続配線の一形態である導電性部材を、図１を用いて説明する。導電性部材と は、一般的なビア、プラグ等を含む。 (First embodiment)
A conductive member which is an embodiment of the connection wiring of the present invention will be described with reference to FIG. The conductive member includes general vias and plugs.

図１（Ａ）は、半導体装置の半導体領域１００の一部（ソース領域又はドレイン領域） と接続する導電性部材１０１を示す。導電性部材１０１は、絶縁膜１０２の間に位置し ており、金属元素を有する領域１０３上に形成される極細炭素繊維１０４、及び極細炭 素繊維１０４の間に満たされている導電層１０５で形成される。   FIG. 1A illustrates a conductive member 101 connected to part of a semiconductor region 100 (a source region or a drain region) of a semiconductor device. The conductive member 101 is located between the insulating films 102, and is an ultrafine carbon fiber 104 formed on the region 103 having a metal element, and a conductive layer 105 filled between the ultrafine carbon fibers 104. It is formed.

金属元素を有する領域１０３は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲ ルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素 の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。   The region 103 containing a metal element is formed of nickel element, iron element, cobalt element, platinum element, germanium element, titanium element, palladium element, zinc element, or a compound of these elements. Examples of the compound include silicides and oxides.

導電層１０５は、アルミニウム、アルミニウムを含む合金、銅等の一定の温度以上で 流動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不 純物が添加された結晶性半導体膜で形成することもできる。導電性部材は、絶縁膜１０ ２上に形成される配線層１０６と接続されている。     The conductive layer 105 is formed using a conductive film having fluidity at a certain temperature or higher, such as aluminum, an alloy containing aluminum, or copper. In addition, a crystalline semiconductor film to which an impurity such as phosphorus, boron, or arsenic is added can also be used. The conductive member is connected to the wiring layer 106 formed on the insulating film 102.

なお、図１（Ａ）において、極細炭素繊維１０４の高さは、絶縁膜１０２の膜厚より も高くなっているが、この構造に限られるものではなく、絶縁膜１０２の膜厚よりも 低くても良い。     In FIG. 1A, the height of the ultrafine carbon fiber 104 is higher than the thickness of the insulating film 102, but is not limited to this structure, and is lower than the thickness of the insulating film 102. May be.

図１（Ｂ）では、図１（Ａ）と異なる構造の導電性部材を示す。導電性部材１１１は、第１の配線層１１２及び第２の配線層１１３を接続している。導電性部材（ビア）１１１は、絶縁膜１１４の間に位置する。また、第１の配線層１１２上に形成される金属元素を有する領域１１５と、その上に形成されている極細炭素繊維１１６、さらには極細炭素繊維１１６の間を満たされている導電層１１７で形成されている。
図１（Ｂ）で示される導電性部材１１１の表面は、平坦化されており、絶縁膜１１４の膜厚とほぼ同じ高さである。 FIG. 1B illustrates a conductive member having a structure different from that in FIG. The conductive member 111 connects the first wiring layer 112 and the second wiring layer 113. The conductive member (via) 111 is located between the insulating films 114. In addition, a region 115 having a metal element formed on the first wiring layer 112, an ultrafine carbon fiber 116 formed thereon, and a conductive layer 117 filled between the ultrafine carbon fibers 116 are also included. Is formed.
The surface of the conductive member 111 shown in FIG. 1B is flattened and is almost the same height as the film thickness of the insulating film 114.

コンタクト孔に形成される導電性部材（ビア）１１１は、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。 Since the conductive member (via) 111 formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield.

（第２実施形態）
本実施形態では、実施形態１で示される導電性部材の作製工程を示す。なお、以下、極細炭素繊維の代表例としてＣＮＴを用いて説明する。 (Second Embodiment)
In this embodiment, a manufacturing process of the conductive member shown in Embodiment 1 is shown. Hereinafter, description will be made using CNT as a representative example of the ultrafine carbon fiber.

図２（Ａ）に示すように、第１の配線層又は半導体領域上に層間絶縁膜を形成する。本実施形態では、半導体領域２０１上に、層間絶縁膜２０２を形成する。次に、公知にフォトリソグラフィー工程によりレジストマスク２０３を形成する。   As shown in FIG. 2A, an interlayer insulating film is formed over the first wiring layer or the semiconductor region. In this embodiment, an interlayer insulating film 202 is formed on the semiconductor region 201. Next, a resist mask 203 is formed by a known photolithography process.

次に、図２（Ｂ）に示すように、レジストマスクで覆われていない層間絶縁膜の部分をエッチングして半導体領域の一部を露出して、コンタクト孔２１１を形成する。次に、剥離液でレジストマスクを除去した後、スパッタリング法、ＣＶＤ法等の公知の手法により第１の導電膜２１２を成膜する。第１の導電膜は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。   Next, as shown in FIG. 2B, a portion of the interlayer insulating film not covered with the resist mask is etched to expose a part of the semiconductor region, thereby forming a contact hole 211. Next, after removing the resist mask with a stripping solution, the first conductive film 212 is formed by a known method such as a sputtering method or a CVD method. The first conductive film is formed using a nickel element, an iron element, a cobalt element, a platinum element, a germanium element, a titanium element, a palladium element, a zinc element, or a compound of these elements. Examples of the compound include silicides and oxides.

次に、図２（Ｃ）に示すように、リフトオフ法、エッチング法等により第１の導電膜の一部を除去して、半導体領域上に島状の金属元素を含む領域２２１を形成する。また、島状の金属元素を含む領域は、マスクを用いて形成しても良い。   Next, as illustrated in FIG. 2C, part of the first conductive film is removed by a lift-off method, an etching method, or the like, so that a region 221 containing an island-shaped metal element is formed over the semiconductor region. The region including an island-shaped metal element may be formed using a mask.

次に、金属元素を含む領域を触媒としてＣＮＴ２２２を形成する。形成方法としては、アルコールを原料ガスに用いた触媒ＣＶＤ法、メタン、エチレン、またはアセチレン等の炭化水素を含む雰囲気で１００〜１１００度、好ましくは４００〜６５０度に加熱する熱ＣＶＤ法、同様の炭化水素を用い、０．１〜１０ｔｏｒｒの減圧下で形成するプラズマＣＶＤ法等がある。プラズマＣＶＤ法では、基板側に負の電圧を印加することにより、ＣＮＴは基板に対して垂直方向に成長する。また、大気圧雰囲気で、炭化水素を原料として、パルス電圧を印加するプラズマＣＶＤ法によって、ＣＮＴを形成することもできる。     Next, the CNT 222 is formed using the region containing the metal element as a catalyst. As a forming method, a catalytic CVD method using alcohol as a raw material gas, a thermal CVD method in which heating is performed at 100 to 1100 degrees, preferably 400 to 650 degrees in an atmosphere containing a hydrocarbon such as methane, ethylene, or acetylene, There is a plasma CVD method in which a hydrocarbon is used and formed under a reduced pressure of 0.1 to 10 torr. In the plasma CVD method, CNT grows in a direction perpendicular to the substrate by applying a negative voltage to the substrate side. Alternatively, CNTs can be formed by a plasma CVD method in which a pulse voltage is applied using a hydrocarbon as a raw material in an atmospheric pressure atmosphere.

次に、図２（Ｄ）に示すように、第２の導電膜２３１を成膜する。第２の導電膜としては、アルミニウム、アルミニウムを含む合金、銅等の、一定の温度以上の加熱で流動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不純物が添加された結晶性半導体膜で形成することもできる。   Next, as shown in FIG. 2D, a second conductive film 231 is formed. The second conductive film is formed using a conductive film having fluidity by heating at a certain temperature or higher, such as aluminum, an alloy containing aluminum, or copper. In addition, a crystalline semiconductor film to which an impurity such as phosphorus, boron, or arsenic is added can be used.

次に、４００〜５５０度で加熱して、第２の導電膜を流動化させ、コンタクト孔２１１内を第２の導電膜で埋め込む。この工程により、第２の導電膜の表面は、ほぼ平坦化される。この後、第２の導電膜を所望の形状にエッチングして、図２（Ｅ）に示すような、導電性部材２４１を形成する。   Next, the second conductive film is fluidized by heating at 400 to 550 degrees, and the contact hole 211 is filled with the second conductive film. By this step, the surface of the second conductive film is substantially planarized. After that, the second conductive film is etched into a desired shape to form a conductive member 241 as shown in FIG.

この後、導電性部材２４１の表面をエッチバックして、層間絶縁膜２０２の膜厚と同様の高さを有する導電性部材としてもよい。また、この工程に代えて、ＣＭＰによって表面を研磨して第２の導電膜を研磨して、同様の形状の導電性部材を形成しても良い。   Thereafter, the surface of the conductive member 241 may be etched back so that the conductive member has a height similar to the film thickness of the interlayer insulating film 202. Further, instead of this step, the surface of the second conductive film may be polished by CMP to form a conductive member having a similar shape.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができ、高集積化された回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。   According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between the fine carbon fibers can be formed in the contact holes on the wiring. Therefore, the via (conductive member) has a fine structure, and a finely processed wiring can be connected to form a highly integrated circuit. In addition, since the via formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield.

（第３実施形態）
本実施形態では、実施形態１で示される導電性部材の作製工程として、第２実施形態とは異なる工程を示す。
図３（Ａ）に示すように、第２実施形態と同様に、図２（Ａ）に示すように、第１の配線層又は半導体領域２０１上に層間絶縁膜２０２を形成する。 (Third embodiment)
In this embodiment, a process different from that of the second embodiment is shown as a manufacturing process of the conductive member shown in the first embodiment.
As shown in FIG. 3A, as in the second embodiment, an interlayer insulating film 202 is formed on the first wiring layer or the semiconductor region 201 as shown in FIG.

次に、図３（Ｂ）に示すように、第２実施形態と同様に、レジストマスクで覆われていない層間絶縁膜の部分をエッチングして半導体領域の一部を露出して、コンタクト孔２１１を形成する。次に、剥離液でレジストマスクを除去した後、第１の導電膜２１２を成膜する。   Next, as shown in FIG. 3B, as in the second embodiment, the part of the interlayer insulating film not covered with the resist mask is etched to expose a part of the semiconductor region, and the contact hole 211. Form. Next, after removing the resist mask with a stripping solution, the first conductive film 212 is formed.

次に、図３（Ｃ）に示すように、第２実施形態と同様に、半導体領域上に島状の金属元素を含む領域２２１を形成する。金属元素を含む領域としては、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。   Next, as shown in FIG. 3C, as in the second embodiment, a region 221 containing an island-shaped metal element is formed over the semiconductor region. The region including the metal element is formed using a nickel element, an iron element, a cobalt element, a platinum element, a germanium element, a titanium element, a palladium element, a zinc element, or a compound of these elements. Examples of the compound include silicides and oxides.

次に、メタノールを原料ガスとして用いて、金属元素を含む領域を触媒としてＣＮＴを形成する。また、１〜７６０ｔｏｒｒで、メタン、エチレン、またはアセチレン等の炭化水素を含む雰囲気で、１００〜１１００度、好ましくは４００〜６５０度に加熱して、金属元素を含む領域を触媒としてＣＮＴを形成する。また、原料にメタン、エチレン、またはアセチレン等の炭化水素を用い、１〜７６０ｔｏｒｒとして、金属元素を含む領域を触媒としてプラズマＣＶＤ法により形成することもできる。なお、この場合、基板側に負の電圧を印加することにより、ＣＮＴは基板に対して垂直方向に成長する。また、大気圧雰囲気で、炭化水素を原料として、パルス電圧を印加するプラズマＣＶＤ法によって、ＣＮＴを形成することもできる。   Next, using methanol as a source gas, CNTs are formed using a region containing a metal element as a catalyst. In addition, heating is performed at 100 to 1100 degrees, preferably 400 to 650 degrees in an atmosphere including hydrocarbon such as methane, ethylene, or acetylene at 1 to 760 torr to form CNTs using a region including a metal element as a catalyst. . Alternatively, a hydrocarbon such as methane, ethylene, or acetylene may be used as a raw material, and it may be formed by plasma CVD using 1 to 760 torr as a catalyst and a region containing a metal element. In this case, the CNT grows in a direction perpendicular to the substrate by applying a negative voltage to the substrate side. Alternatively, CNTs can be formed by a plasma CVD method in which a pulse voltage is applied using a hydrocarbon as a raw material in an atmospheric pressure atmosphere.

次に、図３（Ｄ）に示すように、第２の導電膜２３１を成膜する。本実施形態では、第２の導電膜として、リン、ボロン、ヒ素等の不純物が添加された結晶性半導体膜を成膜する。   Next, as shown in FIG. 3D, a second conductive film 231 is formed. In this embodiment, a crystalline semiconductor film to which an impurity such as phosphorus, boron, or arsenic is added is formed as the second conductive film.

次に、連続発振のレーザ光２３２を第２の導電膜２３１に照射して、第２の導電膜を溶融し流動化させ、コンタクト孔２１１内を第２の導電膜で埋め込む。第２の導電膜は、溶融及び流動の後、凝固して結晶性半導体膜となる。また、表面がほぼ平坦化される。この後、第２の導電膜を所望の形状にエッチングして、導電性部材を形成する。   Next, continuous wave laser light 232 is irradiated to the second conductive film 231 to melt and fluidize the second conductive film, and the contact hole 211 is filled with the second conductive film. The second conductive film is solidified after melting and flowing to become a crystalline semiconductor film. Further, the surface is almost flattened. Thereafter, the second conductive film is etched into a desired shape to form a conductive member.

第２の導電膜を溶融し流動化させ、コンタクト孔２１１内を第２の導電膜２３１で埋め込んだ後、第３の導電膜を成膜し、第２の導電膜及び第３の導電膜をエッチングして、それぞれ第２の導電層２５０及び第３の導電層２５１を形成し、図３（Ｅ）に示すような、第２の導電層２５０、ＣＮＴ２２２、及び第３の導電層２５１で形成される導電性部材２５２を形成しても良い。   After the second conductive film is melted and fluidized and the contact hole 211 is filled with the second conductive film 231, a third conductive film is formed, and the second conductive film and the third conductive film are formed. Etching is performed to form the second conductive layer 250 and the third conductive layer 251, respectively, and the second conductive layer 250, the CNT 222, and the third conductive layer 251 are formed as shown in FIG. The conductive member 252 to be formed may be formed.

この後、導電性部材２５２の表面をエッチバックして、層間絶縁膜２０２の膜厚と同様の高さを有する導電性部材としてもよい。また、この工程に代えて、ＣＭＰによって表面を研磨して第２の導電膜を研磨して、同様の形状の導電性部材を形成しても良い。   Thereafter, the surface of the conductive member 252 may be etched back to form a conductive member having a height similar to the thickness of the interlayer insulating film 202. Further, instead of this step, the surface of the second conductive film may be polished by CMP to form a conductive member having a similar shape.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができ、高集積化された回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。   According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between the fine carbon fibers can be formed in the contact holes on the wiring. Therefore, the via (conductive member) has a fine structure, and a finely processed wiring can be connected to form a highly integrated circuit. In addition, since the via formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield.

（第４実施形態）
本実施形態では、金属を含む領域が金属化合物であり、これを触媒として形成されたＣＮＴを有する導電性部材、及びそれを有する半導体装置の作製方法について、図４を用いて述べる。 (Fourth embodiment)
In this embodiment, a region including metal is a metal compound, and a method for manufacturing a conductive member including CNTs formed using the compound as a catalyst and a semiconductor device including the conductive member will be described with reference to FIGS.

まず、基板３０１上に下地絶縁膜３０２を形成する。基板３０１としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。   First, the base insulating film 302 is formed over the substrate 301. As the substrate 301, a glass substrate, a quartz substrate, a silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed may be used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature may be used.

また、下地絶縁膜３０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地膜を形成する。下地膜は単層膜または２層以上積層させた構造で形成する。   As the base insulating film 302, a base film made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. The base film is formed as a single layer film or a structure in which two or more layers are stacked.

次いで、下地絶縁膜上に半導体膜３０３を形成する。ここでは、半導体膜は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。   Next, a semiconductor film 303 is formed over the base insulating film. Here, as the semiconductor film, a semiconductor film having an amorphous structure is formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). There is no limitation on the material of the semiconductor film, but it is preferably formed of silicon or a silicon germanium (SiGe) alloy.

次に、半導体膜に金属元素を添加する。金属元素の添加方法としては、プラズマ処理、蒸着法、イオン注入法、スパッタ法又は溶液塗布法を利用することができる。ここでは、金属元素を１〜１００ｐｐｍ、好ましくは、５〜２０ｐｐｍの金属元素を含む溶液３０４を塗布する。その後、前記非晶質半導体膜を４００〜６００度の窒素雰囲気中で加熱すると、金属元素と半導体膜の元素との化合物（代表的には、ニッケルシリサイド、鉄シリサイド、コバルトシリサイド、白金シリサイド、パラジウムシリサイド、チタンシリサイド、等）を核とする結晶化反応が起こり、結晶性半導体膜が形成される。   Next, a metal element is added to the semiconductor film. As a method for adding the metal element, plasma treatment, vapor deposition, ion implantation, sputtering, or solution coating can be used. Here, a solution 304 containing 1 to 100 ppm, preferably 5 to 20 ppm of a metal element is applied. Thereafter, when the amorphous semiconductor film is heated in a nitrogen atmosphere at 400 to 600 degrees, a compound of a metal element and an element of the semiconductor film (typically nickel silicide, iron silicide, cobalt silicide, platinum silicide, palladium A crystallization reaction with suicide, titanium silicide, etc.) as a nucleus occurs, and a crystalline semiconductor film is formed.

次に、図４（Ｂ）に示すように、レジストマスクを用いて半導体膜を所望の形状にエッチングして半導体領域を形成する。この半導体領域の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。   Next, as shown in FIG. 4B, a semiconductor region is formed by etching the semiconductor film into a desired shape using a resist mask. The semiconductor region is formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm).

次いで、レジストマスクを除去した後、半導体領域を覆う絶縁膜３１２を形成する。絶縁膜３１２はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜３１２はＴＦＴのゲート絶縁膜となる。   Next, after removing the resist mask, an insulating film 312 is formed to cover the semiconductor region. The insulating film 312 is formed using a single layer or a stacked structure of an insulating film containing silicon with a thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. This insulating film 312 becomes a gate insulating film of the TFT.

次いで、絶縁膜３１２上に膜厚１００〜６００ｎｍの導電膜を形成する。ここでは、スパッタ法を用い、Ｗ膜からなる導電膜を形成する。なお、導電膜をＷとしたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。   Next, a conductive film with a thickness of 100 to 600 nm is formed over the insulating film 312. Here, a conductive film made of a W film is formed by sputtering. Note that although the conductive film is W, it is not particularly limited, and an element selected from Ta, W, Ti, Mo, Al, Cu, or a single layer of an alloy material or a compound material containing the element as a main component, or You may form by these laminated | stacked. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used.

次いで、レジストマスクを形成した後、ドライエッチング法またはウェットエッチング法を用いて導電膜をエッチングして、導電層３１３を得る。なお、導電層３１３はＴＦＴのゲート電極となる。     Next, after forming a resist mask, the conductive film is etched by a dry etching method or a wet etching method, so that the conductive layer 313 is obtained. Note that the conductive layer 313 serves as a gate electrode of the TFT.

なお、導電層３１３は、ＩＣＰエッチング装置を用い、端部においてテーパー形状を有する部分（テーパー部）を有する導電層としてもよい。テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５度の範囲とすることができる。   Note that the conductive layer 313 may be a conductive layer having a tapered portion (tapered portion) at an end portion using an ICP etching apparatus. The angle of the tapered portion (taper angle) is defined as the angle formed by the substrate surface (horizontal plane) and the inclined portion of the tapered portion. The taper angle of the conductive layer can be in the range of 5 to 45 degrees by appropriately selecting the etching conditions.

次いで、導電層３１３をマスクとして半導体領域に不純物元素をドーピングして、ゲート電極に覆われているチャネル形成領域３１５、不純物がドーピングされた不純物領域３１４を形成する。なお、不純物領域は、後のソース領域及びドレイン領域となる。ｐチャネル型ＴＦＴを形成する場合、不純物領域のｐ型を付与する元素、例えばボロン（Ｂ）の濃度が１×１０19〜５×１０21／ｃｍ3となるようにドーピングする。また、ｎ
チャネル型ＴＦＴを形成する場合、不純物領域のｎ型を付与する元素、例えばリン（Ｐ）の濃度が５×１０19〜５×１０21／ｃｍ3、希ガスの濃度が１×１０19〜１×１０22／ｃ
ｍ3となるようにドーピングする。この後、４５０〜８００度で１分から２４時間加熱し
て、不純物元素を活性化すると共に、チャネル形成領域の金属元素を不純物領域に移動させる。ここでは、半導体領域にリン又は希ガスが添加されているため、加熱処理によって金属元素が金属化合物となって不純物領域に移動する。移動した後は、図４（Ｃ）の３２１のように、不純物領域に偏析する。本実施形態では、６１０度に加熱されたガスを１分間吹き付けるＧＲＴＡ法によって、半導体領域を加熱する。なお、加熱工程として、ＧＲＴＡ法の代わりに、炉を用いた加熱処理、ＬＲＴＡ法、レーザー・アニール法を用いることもできる。 Next, an impurity element is doped into the semiconductor region using the conductive layer 313 as a mask, so that a channel formation region 315 covered with the gate electrode and an impurity region 314 doped with the impurity are formed. Note that the impurity region becomes a later source region and drain region. In the case of forming a p-channel TFT, doping is performed so that the concentration of an element imparting p-type in the impurity region, for example, boron (B) is 1 × 10 19 to 5 × 10 21 / cm 3 . N
In the case of forming a channel type TFT, the concentration of an element imparting n-type in an impurity region, for example, phosphorus (P) is 5 × 10 19 to 5 × 10 21 / cm 3 , and the concentration of a rare gas is 1 × 10 19 to 1. × 10 22 / c
Doping is performed to m 3 . Thereafter, heating is performed at 450 to 800 ° C. for 1 minute to 24 hours to activate the impurity element and move the metal element in the channel formation region to the impurity region. Here, since phosphorus or a rare gas is added to the semiconductor region, the metal element becomes a metal compound and moves to the impurity region by heat treatment. After the movement, segregation occurs in the impurity region as indicated by reference numeral 321 in FIG. In this embodiment, the semiconductor region is heated by a GRTA method in which a gas heated to 610 degrees is blown for 1 minute. Note that, as the heating step, a heat treatment using a furnace, an LRTA method, or a laser annealing method can be used instead of the GRTA method.

なお、本実施形態では、不純物領域として、高濃度の不純物をドーピングしているが、このほかに、高濃度の不純物がドーピングされた領域とチャネル形成領域との間に、不純物濃度が低濃度１×１０17／ｃｍ3〜１×１０19／ｃｍ3となるようにドーピングされた領域（いわゆる、ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）を公知の手法により形成しても良い。 In this embodiment, a high concentration impurity is doped as the impurity region. In addition, the impurity concentration is low between the region doped with the high concentration impurity and the channel formation region. A region doped so as to be in the range of × 10 17 / cm 3 to 1 × 10 19 / cm 3 (so-called LDD (Light Doped Drain) may be formed by a known method.

この後、水素を含む絶縁膜（図示しない）を成膜した後、４００〜５５０℃に加熱して半導体領域の水素化を行い、半導体領域のダングリングボンドを終端する。   Thereafter, after forming an insulating film (not shown) containing hydrogen, the semiconductor region is hydrogenated by heating to 400 to 550 ° C. to terminate dangling bonds in the semiconductor region.

次いで、図４（Ｃ）に示すように、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサンポリマー）を主成分とする原料を用いて層間絶縁膜３２２を形成する。   Next, as shown in FIG. 4C, an inorganic material (silicon oxide, silicon nitride, silicon oxynitride, or the like) or an organic material (polyimide, acrylic, polyamide, polyimideamide, benzocyclobutene, or siloxane polymer) is mainly used. An interlayer insulating film 322 is formed using raw materials as components.

次に、図４（Ｄ）に示すように、レジストマスクを用いて層間絶縁膜及び絶縁膜の一部をエッチングし不純物領域を露出して、コンタクト孔を形成する。
この工程により、不純物領域に移動した金属化合物３２１が露出する。 Next, as illustrated in FIG. 4D, a part of the interlayer insulating film and the insulating film is etched using a resist mask to expose the impurity regions, thereby forming contact holes.
By this step, the metal compound 321 moved to the impurity region is exposed.

次に、実施形態２のような工程を用いて、金属化合物を触媒としてＣＮＴ３３１を形成する。次に、図４（Ｅ）に示すように、第１の導電膜３４１を成膜する。   Next, the CNT 331 is formed using the metal compound as a catalyst by using the process as in the second embodiment. Next, as shown in FIG. 4E, a first conductive film 341 is formed.

次に、図４（Ｆ）に示すように、第２実施形態または第３実施形態のような工程を用いて第１の導電膜を流動化させた後、ＣＮＴ３３１の間を第１の導電膜で充填する。この後、レジストマスクを用いて第１の導電膜を所望の形状にエッチングして、コンタクト孔をＣＮＴ３３１及び導電膜で満たす導電性部材３５１を形成する。 Next, as shown in FIG. 4F, after the first conductive film is fluidized using a process as in the second embodiment or the third embodiment, the first conductive film is formed between the CNTs 331. Fill with. Thereafter, the first conductive film is etched into a desired shape using a resist mask to form a conductive member 351 that fills the contact hole with the CNT 331 and the conductive film.

また、得られたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせてＣＭＯＳ回路を作製することができる。この場合、ＴＦＴのしきい値電圧を制御する為、予めチャネル形成領域となる半導体領域に対してリンまたはボロンを微量にドーピングしてデプレッション型ＴＦＴとエンハンスメント型ＴＦＴとを作り分けることが望ましい。例えば、ｎチャネル型のデプレッション型ＴＦＴではリンを微量にドープし、ｐチャネル型のデプレッション型ＴＦＴではボロンを微量にドープすればよい。     In addition, a CMOS circuit can be manufactured by complementarily combining the obtained n-channel TFT and p-channel TFT. In this case, in order to control the threshold voltage of the TFT, it is desirable to make a depletion type TFT and an enhancement type TFT separately by doping a small amount of phosphorus or boron into a semiconductor region which becomes a channel formation region in advance. For example, an n-channel depletion type TFT may be doped with a small amount of phosphorus, and a p-channel type depletion type TFT may be doped with a small amount of boron.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができるため、該ビアを有する半導体素子を高集積した回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。   According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between the fine carbon fibers can be formed in the contact holes on the wiring. Therefore, the via (conductive member) has a fine structure and can be connected to a finely processed wiring, so that a circuit in which semiconductor elements having the via are highly integrated can be formed. In addition, since the via formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield.

本実施例では、本発明を用いて形成された半導体素子及び該半導体素子を有するアクティブマトリクス基板の作製工程を、図５を用いて説明する。本実施例では、高温処理及び真空装置を必要としない方法で導電性部材を形成する工程を示す。なお、本実施例において、半導体素子の代表例として、薄膜トランジスタを用いるが、この他、有機薄膜トランジスタ、薄膜ダイオード、光電変換素子、抵抗等も半導体素子として用いることができる。 In this embodiment, a manufacturing process of a semiconductor element formed using the present invention and an active matrix substrate having the semiconductor element will be described with reference to FIGS. In this embodiment, a process of forming a conductive member by a method that does not require a high temperature treatment and a vacuum apparatus is shown. Note that in this embodiment, a thin film transistor is used as a typical example of a semiconductor element, but an organic thin film transistor, a thin film diode, a photoelectric conversion element, a resistor, and the like can also be used as a semiconductor element.

図５（Ａ）に示すように、基板４０１上に下地絶縁膜４０２を形成する。基板の大きさは、任意であるが６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１８００ｍｍ×２０００ｍｍ、２０００ｍｍ×２１００ｍｍ、２２００ｍｍ×２６００ｍｍ、または２６００ｍｍ×３１００ｍｍのような大面積基板を用いることができる。本実施例では、ガラス基板を用いる。また、下地絶縁膜を２層構造とし、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１の酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２の酸化窒化シリコン膜を１００〜１
５０ｎｍの厚さに積層形成する。 As shown in FIG. 5A, a base insulating film 402 is formed over a substrate 401. The size of the substrate is arbitrary but 600 mm × 720 mm, 680 mm × 880 mm, 1000 mm × 1200 mm, 1100 mm × 1250 mm, 1150 mm × 1300 mm, 1500 mm × 1800 mm, 1800 mm × 2000 mm, 2000 mm × 2100 mm, 2200 mm × 2600 mm, or 2600 mm × 3100 mm Such a large area substrate can be used. In this embodiment, a glass substrate is used. In addition, the base insulating film has a two-layer structure, and the first silicon oxynitride film formed using SiH 4 , NH 3 , and N 2 O as a reaction gas reacts with 50 to 100 nm, SiH 4 , and N 2 O react. A second silicon oxynitride film formed as a gas is formed in a thickness of 100 to 1
Laminate to a thickness of 50 nm.

次に、下地絶縁膜上に、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタリング法等の公知の手法により非晶質シリコン膜形成し、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５００℃〜６５０℃で１〜２４時間）を行う。   Next, an amorphous silicon film is formed over the base insulating film by a known method such as a plasma CVD method, a low pressure CVD method, or a sputtering method, and heat treatment is performed for crystallization. In this case, in crystallization, silicide is formed in a portion of the semiconductor film in contact with a metal element that promotes crystallization of the semiconductor, and crystallization proceeds using the silicide as a nucleus. Here, after heat treatment for dehydrogenation (450 ° C., 1 hour), heat treatment for crystallization (500 ° C. to 650 ° C. for 1 to 24 hours) is performed.

この後、公知の手法により結晶性シリコン膜中から金属元素のゲッタリングを行い、結晶性シリコン膜中の金属元素を除去又は濃度を低減する。次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性シリコン膜に対してレーザ光を照射することが好ましい。   Thereafter, gettering of the metal element is performed from the crystalline silicon film by a known method, and the metal element in the crystalline silicon film is removed or the concentration is reduced. Next, it is preferable to irradiate the crystalline silicon film with a laser beam in order to increase the crystallization rate (the ratio of the crystal component in the entire volume of the film) and repair defects remaining in the crystal grains.

次に、結晶性シリコン膜を用い、公知の手法によりＴＦＴを形成する。結晶性シリコン膜を所望の形状にエッチングし、半導体領域４０３ａ、４０３ｂを形成する。４０３ａはｎチャネル型ＴＦＴの半導体領域、４０３ｂはｐチャネル型ＴＦＴの半導体領域となる。次に、フッ酸を含むエッチャントで結晶性シリコン膜の表面を洗浄した後、ゲート絶縁膜４０４となるシリコンを主成分とする絶縁膜を形成する。   Next, a TFT is formed by a known method using a crystalline silicon film. The crystalline silicon film is etched into a desired shape to form semiconductor regions 403a and 403b. 403a is an n-channel TFT semiconductor region, and 403b is a p-channel TFT semiconductor region. Next, after the surface of the crystalline silicon film is washed with an etchant containing hydrofluoric acid, an insulating film containing silicon as a main component and serving as the gate insulating film 404 is formed.

次いで、公知の導電膜を成膜し、所望の形状にエッチングして、ゲート電極４０５ａ、４０５ｂを形成する。ゲート電極としては、単層構造又は多層構造とすることができる。ゲート電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、銀―銅―パラジウム合金（ＡｇＰｄＣｕ合金）を用いてもよい。     Next, a known conductive film is formed and etched into a desired shape to form gate electrodes 405a and 405b. The gate electrode can have a single layer structure or a multilayer structure. The material of the gate electrode was selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), and neodymium (Nd). It can be formed of an element or an alloy material or a compound material containing these elements as main components. Alternatively, a silver-copper-palladium alloy (AgPdCu alloy) may be used.

次に、半導体領域４０３ａ、４０３ｂにｎ型を付与する不純物元素（Ｐ、Ａｓ等）及びＰ型を付与する不純物元素（Ｂ等）、ここではリン及びボロンを適宜添加して、ｎチャネル型ＴＦＴのソース領域及びドレイン領域４０６ａ、ｐチャネル型ＴＦＴのソース領域及びドレイン領域４０６ｂを形成する。
次に、基板上に第２絶縁膜（図示しない。）を成膜した後、添加した不純物元素を活性化するために加熱処理、または強光の照射を行う。この工程は、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体膜との界面へのプラズマダメージを回復することができる。 Next, an n-type TFT is added by appropriately adding an impurity element imparting n-type (P, As, etc.) and an impurity element imparting P-type (B, etc.), here phosphorus and boron, to the semiconductor regions 403a and 403b. Source and drain regions 406a, and p-channel TFT source and drain regions 406b are formed.
Next, after a second insulating film (not shown) is formed over the substrate, heat treatment or intense light irradiation is performed to activate the added impurity element. This step can recover plasma damage to the gate insulating film and plasma damage to the interface between the gate insulating film and the semiconductor film simultaneously with activation.

次に、第２絶縁膜上に層間絶縁膜となる絶縁膜を形成する。本実施例では、シロキサンポリマーを塗布し焼成して、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料で形成される層間絶縁膜を形成する。該材料を用いることにより、耐熱性を有し、且つ平坦性を有する層間絶縁膜を形成することができる。この材料のほかに、アクリル、ポリイミド、ポリシラザン等の有機材料、又は酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素等の無機材料で形成することができる。有機材料として、感光性を有する有機材料で層間絶縁膜を形成すると、曲率を有するコンタクト孔を有するため、後に形成する電極の被覆率（カバレッジ）が高くなるという効果がある。   Next, an insulating film to be an interlayer insulating film is formed on the second insulating film. In this embodiment, a siloxane polymer is applied and baked, and a skeleton structure is formed by the bond of silicon (Si) and oxygen (O), and the substituent includes at least hydrogen, or the substituent includes fluorine and an alkyl group. Or an interlayer insulating film formed of a material having at least one of aromatic hydrocarbons. By using this material, an interlayer insulating film having heat resistance and flatness can be formed. In addition to this material, an organic material such as acrylic, polyimide, or polysilazane, or an inorganic material such as silicon oxide, silicon nitride oxide, or silicon oxynitride can be used. When an interlayer insulating film is formed of a photosensitive organic material as an organic material, since there is a contact hole having a curvature, there is an effect that the coverage (coverage) of electrodes to be formed later is increased.

次に、層間絶縁膜上にフォトレジストを塗布したのち、公知のフォトリソグラフィー工程によって、レジストマスク４０８ａ〜４０８ｅを形成する。この後、レジストマスク４０８ａ〜４０８ｅで覆われていない領域を、エッチングしてコンタクト孔を形成する。
このエッチング工程で用いるエッチング用ガスに限定はないが、ここではＣＦ4、Ｏ2、Ｈｅ、Ａｒを用いることが適している。ＣＦ4の流量を３８０ｓｃｃｍ、Ｏ2の流量を２９０ｓｃｃｍ、Ｈｅの流量を５００ｓｃｃｍ、Ａｒの流量を５００ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとし、ドライエッチングを行う。なお、半導体領域上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。１回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。ここでは、さらにＣＦ4、Ｏ2、Ｈｅを用いて、ＣＦ4の
流量を５５０ｓｃｃｍ、Ｏ2の流量を４５０ｓｃｃｍ、Ｈｅの流量を３５０ｓｃｃｍ、Ｒ
Ｆパワーを３０００Ｗ、圧力を２５Ｐａとし、２回目のドライエッチングを行ってテーパー形状とする。 Next, after applying a photoresist on the interlayer insulating film, resist masks 408a to 408e are formed by a known photolithography process. Thereafter, the regions not covered with the resist masks 408a to 408e are etched to form contact holes.
There is no limitation on the etching gas used in this etching step, but CF 4 , O 2 , He, and Ar are suitable here. Dry etching is performed with a CF 4 flow rate of 380 sccm, an O 2 flow rate of 290 sccm, a He flow rate of 500 sccm, an Ar flow rate of 500 sccm, an RF power of 3000 W, and a pressure of 25 Pa. In order to perform etching without leaving a residue on the semiconductor region, it is preferable to increase the etching time at a rate of about 10 to 20%. A taper shape may be formed by one etching, or a taper shape may be formed by a plurality of etchings. Here, CF 4 , O 2 and He are further used, the flow rate of CF 4 is 550 sccm, the flow rate of O 2 is 450 sccm, the flow rate of He is 350 sccm, R
The F power is 3000 W, the pressure is 25 Pa, and the second dry etching is performed to obtain a tapered shape.

次に、図４（Ｂ）に示すように、層間絶縁膜及びコンタクト孔全面にブロッキング膜４１１を成膜する。このブロッキング膜は、後に形成する第１の導電膜をリフロー処理する際、アルミニウム、銅等の金属元素が半導体領域にしみ込むのを防ぐためのものであり、チタン膜と窒化チタン膜の積層構造が好ましい。つぎに、基板上にスパッタリング法、ＣＶＤ法等の公知の手法により第１の導電膜４１２を成膜する。本実施例では、ニッケル元素で形成される導電膜を成膜する。   Next, as shown in FIG. 4B, a blocking film 411 is formed over the entire surface of the interlayer insulating film and the contact hole. This blocking film is for preventing a metal element such as aluminum or copper from penetrating into the semiconductor region when the first conductive film to be formed later is reflow-processed. The laminated structure of the titanium film and the titanium nitride film is preferable. Next, a first conductive film 412 is formed over the substrate by a known method such as a sputtering method or a CVD method. In this embodiment, a conductive film formed of nickel element is formed.

次に、図４（Ｃ）に示すように、リフトオフ法により第１の導電膜４１２の一部を除去して、金属元素を含む領域４２１を形成する。次に、ＣＮＴ４２２を形成する。ここでは、大気圧放電によるプラズマＣＶＤ法を用いる。具体的には、電界がパルス化されており、立ち上がり電圧を１０μｓ以下、電界強度を１〜１００ｋＶ／ｃｍ、原料ガスにメタンを用い、これ
を水素及びヘリウムで希釈してＣＮＴを形成する。 Next, as illustrated in FIG. 4C, part of the first conductive film 412 is removed by a lift-off method, so that a region 421 containing a metal element is formed. Next, the CNT 422 is formed. Here, a plasma CVD method using atmospheric pressure discharge is used. Specifically, the electric field is pulsed, the rising voltage is 10 μs or less, the electric field strength is 1 to 100 kV / cm, methane is used as the source gas, and this is diluted with hydrogen and helium to form CNTs.

次に、第２の導電膜４２３を成膜する。ここでは、アルミニウム−ゲルマニウム合金を成膜する。この後、４００〜５５０度に加熱することにより、アルミニウム−ゲルマニウム合金がコンタクト孔内へと流動する。このため、ＣＮＴ４２２の間はアルミニウム−ゲルマニウム合金で充填される。   Next, a second conductive film 423 is formed. Here, an aluminum-germanium alloy is formed. Thereafter, the aluminum-germanium alloy flows into the contact holes by heating to 400 to 550 degrees. For this reason, the space between the CNTs 422 is filled with an aluminum-germanium alloy.

次に、第２の導電膜４２３を所望の形状にエッチングして図５（Ｄ）に示すような導電性部材４３１、４３２を形成する。   Next, the second conductive film 423 is etched into a desired shape to form conductive members 431 and 432 as shown in FIG.

なお、本実施例においては、第４実施形態を用いて説明したが、第１乃至第３実施形態を用いることもできる。   In the present embodiment, the fourth embodiment has been described, but the first to third embodiments can also be used.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができるため、該ビアを有する半導体素子を高集積した回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。また、大気圧下でＣＮＴを形成することができるため、大面積基板のアクティブマトリクス基板を作製することができ、スループットを向上させることができる。     According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between the fine carbon fibers can be formed in the contact holes on the wiring. Therefore, the via (conductive member) has a fine structure and can be connected to a finely processed wiring, so that a circuit in which semiconductor elements having the via are highly integrated can be formed. In addition, since the via formed in the contact hole is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield. In addition, since CNTs can be formed under atmospheric pressure, an active matrix substrate having a large area can be manufactured, and throughput can be improved.

本実施例では、本発明を用いて、ＭＯＳトランジスタを作製する工程を、図６を用いて説明する。なお、ＭＯＳトランジスタは、単結晶シリコン基板または化合物半導体基板を用いて形成しており、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板である。   In this embodiment, a process for manufacturing a MOS transistor using the present invention will be described with reference to FIGS. Note that the MOS transistor is formed using a single crystal silicon substrate or a compound semiconductor substrate. Typically, an N-type or P-type single crystal silicon substrate, a GaAs substrate, an InP substrate, a GaN substrate, a SiC substrate, It is a sapphire substrate or a ZnSe substrate.

図６（Ａ）に示すように、例えば単結晶シリコンからなるｐ型の半導体基板６０１を用意し、その半導体基板にｐ型ウエル６０２とｎ型ウエル６０３を形成した後、半導体基板６０１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造の酸化シリコン膜からなる阻止分離用のフィールド絶縁膜６０４を形成する。   As shown in FIG. 6A, a p-type semiconductor substrate 601 made of, for example, single crystal silicon is prepared, and after forming a p-type well 602 and an n-type well 603 on the semiconductor substrate, a surface of the semiconductor substrate 601 is formed. The selective region is thermally oxidized to form a blocking isolation field insulating film 604 made of a silicon oxide film having a LOCOS (Local Oxidation of Silicon) structure.

次に、半導体基板６０１の表面を熱酸化して５０ｎｍ程度以下の薄膜の酸化シリコン膜（ゲート絶縁膜）を形成し、この酸化シリコン上に、ＣＶＤ法を用いて３００ｎｍ程度の膜厚の多結晶シリコン膜を堆積する。   Next, the surface of the semiconductor substrate 601 is thermally oxidized to form a thin silicon oxide film (gate insulating film) having a thickness of about 50 nm or less, and a polycrystalline film having a thickness of about 300 nm is formed on the silicon oxide using a CVD method. A silicon film is deposited.

次に、半導体基板６０１の上に、レジストを塗布した後、フォトマスクを用いて露光及び現像を行ってゲート電極形状のレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチングにより多結晶シリコン膜をエッチングしてゲート電極６０７、６０８を形成する。   Next, after applying a resist over the semiconductor substrate 601, exposure and development are performed using a photomask to form a gate electrode-shaped resist mask. Next, the polycrystalline silicon film is etched by dry etching using a resist mask to form gate electrodes 607 and 608.

次に、半導体基板６０１の上のｐ型ウエル６０２に、例えばリンなどのｎ型の不純物元素をイオン注入してソース及びドレインとなるｎ型の半導体領域６０９を形成する。また、半導体基板６０１のｎ型ウエル６０３に、例えばホウ素などのｐ型の不純物をイオン注入して、ソース及びドレインとなるｐ型の半導体領域６１０を形成する。   Next, an n-type semiconductor region 609 serving as a source and a drain is formed by ion-implanting an n-type impurity element such as phosphorus into the p-type well 602 on the semiconductor substrate 601. Further, a p-type semiconductor region 610 serving as a source and a drain is formed by ion implantation of a p-type impurity such as boron into the n-type well 603 of the semiconductor substrate 601.

次に、図６（Ｂ）に示すように、ソース及びドレインとなるｎ型の半導体領域６０９及びｐ型の半導体領域６１０の上に形成されている酸化シリコン膜を除去し、ゲート絶縁膜６０５、６０６を形成する。
次に、絶縁膜を形成し、この膜を平坦化した後、層間絶縁膜６１１を形成する。なお、層間絶縁膜６１１に、スピンコーティング法により形成するＳｉＯｘ膜、ＰＳＧ（リンシリケートグラス）膜、ＢＳＧ（ボロンシリケートグラス）膜もしくはＢＰＳＧ（ボロンリンシリケートグラス）膜、シロキサンポリマーを用いた絶縁膜、等のＳＯＧ（ Ｓｐｉｎ ｏｎ Ｇｌａｓｓ ）膜を用いると平坦化工程をしなくともよい。 Next, as illustrated in FIG. 6B, the silicon oxide film formed over the n-type semiconductor region 609 and the p-type semiconductor region 610 to be a source and a drain is removed, and a gate insulating film 605, 606 is formed.
Next, after forming an insulating film and planarizing the film, an interlayer insulating film 611 is formed. Note that an SiOx film formed by spin coating, a PSG (phosphorus silicate glass) film, a BSG (boron silicate glass) film or a BPSG (boron phosphorus silicate glass) film, an insulating film using a siloxane polymer, If an SOG (Spin on Glass) film such as the above is used, the planarization step is not necessary.

次に、層間絶縁膜６１１の一部をエッチングして、ｎ型の半導体領域６０９及びｐ型の半導体領域６１０の一部を露出してコンタクト孔を形成する。   Next, part of the interlayer insulating film 611 is etched to expose part of the n-type semiconductor region 609 and the p-type semiconductor region 610 to form contact holes.

次に、実施例１と同様にブロッキング膜（図示しない）を成膜する。こののち、図６（Ｂ）に示すように、第１の導電膜６２１を成膜する。ここでは、第１の導電膜として、ニッケル元素で形成される薄膜を成膜する。この後、第１の導電膜の一部を除去して、島状の金属元素領域６３１、６３２を形成する。次に、アセチレンを含む雰囲気で８００〜１１００度に加熱して熱ＣＶＤ法によりＣＮＴ６３３、６３４を形成する。   Next, a blocking film (not shown) is formed in the same manner as in Example 1. After that, as shown in FIG. 6B, a first conductive film 621 is formed. Here, a thin film formed of nickel element is formed as the first conductive film. After that, a part of the first conductive film is removed to form island-shaped metal element regions 631 and 632. Next, CNTs 633 and 634 are formed by a thermal CVD method by heating to 800 to 1100 degrees in an atmosphere containing acetylene.

次に、図６（Ｃ）に示すように第２の導電膜６３５を成膜する。ここでは、第２の導電膜６３５として、アルミニウム―ゲルマニウム膜を成膜する。この後、４００〜５５０度で加熱して、流動化させて、コンタクト孔内をアルミニウム−ゲルマニウム膜で充填する。この工程により、ＣＮＴ６３３、６３４の隙間が導電膜で満たされている。   Next, a second conductive film 635 is formed as illustrated in FIG. Here, an aluminum-germanium film is formed as the second conductive film 635. Then, it heats at 400-550 degree | times and is made to fluidize, and the inside of a contact hole is filled with an aluminum-germanium film | membrane. By this step, the gap between the CNTs 633 and 634 is filled with the conductive film.

次に、図６（Ｄ）に示すように、第２の導電膜エッチバックして導電性部材６４１、６ ４２を形成する。   Next, as shown in FIG. 6D, conductive members 641 and 642 are formed by etching back the second conductive film.

なお、本実施例においては、第２実施形態を用いて説明したが、第１、３、又は第４ 実施形態を用いることもできる。     In the present embodiment, the second embodiment has been described, but the first, third, or fourth embodiment can also be used.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填 する導電層で形成されているビア（導電性部材）を形成することができる。ビアは、導 電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良 く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製するこ とが可能である。また、ビア（導電性部材）は微細構造であり、微細加工された配線を 接続することができるため、該ビアを有する半導体素子を高集積した回路、代表的には 、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ、電源回路、送 受信回路、メモリ、音声処理回路のアンプ等の半導体装置を形成することができる。さ らには、ＭＰＵ（マイクロコンピュータ）、メモリ、Ｉ／Ｏインターフェースなどひと つのシステム（機能回路）を構成する回路がモノリシックに搭載され、高速化、高信頼 性、低消費電力化が可能なシステムオンチップを形成することができる。     According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling them can be formed in contact holes on the wiring. Since the via is filled with the conductive film, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Therefore, a semiconductor device can be manufactured with high yield. In addition, a via (conductive member) has a fine structure and can connect a finely processed wiring. Therefore, a circuit in which a semiconductor element having the via is highly integrated, typically a signal line driver circuit, a controller, A semiconductor device such as a CPU, a converter of a sound processing circuit, a power supply circuit, a transmission / reception circuit, a memory, an amplifier of a sound processing circuit can be formed. In addition, circuits that constitute a single system (functional circuit), such as an MPU (microcomputer), memory, and I / O interface, are monolithically mounted, enabling high speed, high reliability, and low power consumption. An on-chip can be formed.

本実施例では、異なる層上に形成される配線を、選択的に形成されたＣＮＴ及びその 間を充填する導電膜で形成される導電性部材で接続した、多層配線構造を有する半導体 装置の例を図７に示す。
実施例１に示す工程によって、基板４０１上にｎチャネル型ＴＦＴ４３５及びｐチャネ ル型ＴＦＴ４３６を形成する。これらのＴＦＴは、半導体領域に接続する導電性部材４ ３１、４３２が、ＣＮＴ及びその間を満たす導電膜で形成されている。 In this embodiment, an example of a semiconductor device having a multilayer wiring structure in which wirings formed on different layers are connected by a conductive member formed by selectively formed CNTs and a conductive film filling them. Is shown in FIG.
By the process shown in Embodiment 1, an n-channel TFT 435 and a p-channel TFT 436 are formed on the substrate 401. In these TFTs, conductive members 431 and 432 connected to a semiconductor region are formed of CNTs and a conductive film that fills them.

第１の層間絶縁膜４０７及び導電性部材４３１、４３２上に第２の層間絶縁膜７０１ が形成される。第２の層間絶縁膜７０１としては、第１の層間絶縁膜４０７と同様の 材料を用いて形成することができる。次に、第２の層間絶縁膜の一部をエッチングし て、コンタクト孔を開口した後、第２実施形態乃至第４実施形態に示される工程で、 ビアとなる導電性部材７０２、７０３を形成する。ここでは、ビアとなる導電性部材 ７０２、７０３は、第１実施形態の図１（Ａ）で示される構造のものを用いる。     A second interlayer insulating film 701 is formed on the first interlayer insulating film 407 and the conductive members 431 and 432. The second interlayer insulating film 701 can be formed using a material similar to that of the first interlayer insulating film 407. Next, after etching a part of the second interlayer insulating film to open a contact hole, conductive members 702 and 703 to be vias are formed in the steps shown in the second to fourth embodiments. To do. Here, the conductive members 702 and 703 serving as vias have the structures shown in FIG. 1A of the first embodiment.

次に、第３の層間絶縁膜７０４を形成する。この後、第２の層間絶縁膜７０１、及 び第３の層間絶縁膜７０４の一部をエッチングして、コンタクトホールの一部を開口 する。この後、第２実施形態乃至第４実施形態のいずれかの工程により、ビアとなる 導電性部材７０５を形成する。次に、第３の層間絶縁膜７０４上に、配線７０６を形 成する。この後、第４の層間絶縁膜７０７を形成した後、第４の層間絶縁膜７０７の 一部をエッチングして配線７０６の一部を露出してコンタクト孔を形成した後、同様 の工程によって、ビアとなる導電性部材７０８及び第５の層間絶縁膜７０９を形成す る。
本実施例では、導電性部材として、表面を平坦化研磨していないものを示しているが 、この構造に限られず、図１（Ｂ）に示すような、表面が平坦化された構造の導電性 部材を形成することもできる。 Next, a third interlayer insulating film 704 is formed. Thereafter, a part of the second interlayer insulating film 701 and the third interlayer insulating film 704 are etched to open a part of the contact hole. Thereafter, the conductive member 705 to be a via is formed by any one of the steps of the second embodiment to the fourth embodiment. Next, a wiring 706 is formed on the third interlayer insulating film 704. Thereafter, after forming a fourth interlayer insulating film 707, a part of the fourth interlayer insulating film 707 is etched to expose a part of the wiring 706 to form a contact hole. A conductive member 708 to be a via and a fifth interlayer insulating film 709 are formed.
In this embodiment, the conductive member whose surface is not flattened and polished is shown. However, the present invention is not limited to this structure, and the conductive member having a structure with a flattened surface as shown in FIG. A sex member can also be formed.

また、本実施例では、ガラス基板上に形成されたＴＦＴを有する多層構造の半導体 装置を示したが、これに限られず、単結晶半導体基板を用いたＭＯＳトランジスタを 有する半導体装置に適応することもできる。       In this embodiment, a multilayer semiconductor device having TFTs formed on a glass substrate is shown. However, the present invention is not limited to this, and the present invention can be applied to a semiconductor device having a MOS transistor using a single crystal semiconductor substrate. it can.

本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を 充填する導電層で形成されているビア（導電性部材）を形成することができる。この ため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続す ることができる。このため、歩留まり高く半導体装置を作製することが可能である。 また、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することが できるため、該ビアを有する半導体素子を高集積した回路を形成することができる。 さらに、多層配線のビアを微細構造とすることで、さらなる素子の高集積化が可能で ある。         According to the present invention, vias (conductive members) formed of ultrafine carbon fibers and a conductive layer filling between them can be formed in contact holes on the wiring. For this reason, the connection area with the wiring can be increased, and the wiring can be connected with high reliability. Thus, a semiconductor device can be manufactured with high yield. In addition, since the via (conductive member) has a fine structure and can be connected to a finely processed wiring, a circuit in which semiconductor elements having the via are highly integrated can be formed. Furthermore, by making the vias of the multilayer wiring have a fine structure, further integration of elements can be achieved.

本実施例では、本発明を用いて形成する半導体装置の一例であるパッケージについ て図８を用いて説明する。図８（Ａ）に、ワイヤーボンディング法でチップがインタ ーポーザに
接続されている、パッケージの断面構造を表す斜視図を示す。１８０１はインターポ ーザ、１８０２はチップ、１８０３はモールド樹脂層に相当する。チップ１８０２は インターポーザ１８０１上に、マウント用の接着剤１８０４によりマウントされてい る。 In this embodiment, a package which is an example of a semiconductor device formed using the present invention will be described with reference to FIGS. FIG. 8A is a perspective view showing a cross-sectional structure of a package in which a chip is connected to an interposer by a wire bonding method. 1801 is an interposer, 1802 is a chip, and 1803 is a mold resin layer. The chip 1802 is mounted on the interposer 1801 with a mounting adhesive 1804.

また図８（Ａ）に示すインターポーザ１８０１は、ソルダーボール１８０５が設け られたボールグリッドアレイ型である。ソルダーボール１８０５は、インターポーザ １８０１のチップ１８０２がマウントされている側とは反対の側に設けられている。 そしてインターポーザ１８０１に設けられた配線１８０６は、インターポーザ１８０ ５に設けられたコンタクト孔を介して、ソルダーボール１８０５と電気的に接続して いる。       An interposer 1801 shown in FIG. 8A is a ball grid array type in which solder balls 1805 are provided. The solder ball 1805 is provided on the side opposite to the side where the chip 1802 of the interposer 1801 is mounted. A wiring 1806 provided in the interposer 1801 is electrically connected to the solder ball 1805 through a contact hole provided in the interposer 1805.

なお本実施例では、チップ１８０２とソルダーボール１８０５との電気的な接続を するための配線１８０６を、インターポーザ１８０５のチップがマウントされている 面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば 、インターポーザの内部において配線が多層化されて設けられていても良い。       In this embodiment, the wiring 1806 for electrically connecting the chip 1802 and the solder ball 1805 is provided on the surface of the interposer 1805 on which the chip is mounted. It is not limited to. For example, the wiring may be provided in multiple layers inside the interposer.

図８（Ａ）では、チップ１８０２と配線１８０６とが、ワイヤ１８０７によって電 気的に接続されている。図８（Ｂ）に、図８（Ａ）に示したパッケージの断面図を示 す。チップ１８０２には実施例１又は実施例２で示される半導体素子１８０９が設け られており、またチップ１８０２のインターポーザ１８０１が設けられている側とは 反対側に、パッド１８０８が設けられている。パッド１８０８は該半導体素子１８０ ９と電気的に接続されている。そしてパッド１８０８は、インターポーザ１８０１に 設けられた配線１８０６と、ワイヤ１８０７によって接続されている。       In FIG. 8A, the chip 1802 and the wiring 1806 are electrically connected by a wire 1807. FIG. 8B shows a cross-sectional view of the package shown in FIG. The chip 1802 is provided with the semiconductor element 1809 shown in Embodiment 1 or 2, and a pad 1808 is provided on the side of the chip 1802 opposite to the side where the interposer 1801 is provided. The pad 1808 is electrically connected to the semiconductor element 1809. The pad 1808 is connected to a wiring 1806 provided in the interposer 1801 by a wire 1807.

１８１０はプリント配線基板の一部に相当し、１８１１はプリント配線基板１８１ ０に設けられた配線または電極に相当する。配線１８０６はソルダーボール１８０５ を介して、プリント配線基板１８１０に設けられた配線または電極１８１１に接続さ れる。なおソルダーボール１８０５と、配線または電極１８１１との接続は、熱圧着 や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、ア ンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械 的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。ア ンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数 のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音 波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができ る。       Reference numeral 1810 corresponds to a part of the printed wiring board, and 1811 corresponds to wirings or electrodes provided on the printed wiring board 1810. The wiring 1806 is connected to a wiring or electrode 1811 provided on the printed wiring board 1810 via a solder ball 1805. Note that various methods such as thermocompression bonding, thermocompression bonding with ultrasonic vibration, and the like can be used for connection between the solder ball 1805 and the wiring or the electrode 1811. It is also possible to fill the gaps between the solder balls after crimping with an underfill to increase the mechanical strength of the connection part and the efficiency of diffusion of heat generated in the package. Underfill is not necessarily used, but it can prevent poor connection due to stress caused by mismatch between thermal expansion coefficients of the interposer and the chip. When crimping with ultrasonic waves applied, poor connection can be suppressed compared to simply thermocompression bonding.

なお、本実施例においては、チップがワイヤーボンディング法によってインターポ ーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を 用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、 ワイヤーボンディング法に比べて、比較的パッド間のピッチを広く確保することがで きるので、端子数の多いチップの接続に向いている。       In this embodiment, the package in which the chip is connected to the interposer by the wire bonding method is shown, but the present invention is not limited to this. These may be connected using a flip chip method. In this case, even if the number of pads to be connected is increased, a relatively wide pitch between pads can be secured as compared with the wire bonding method, which is suitable for connecting chips having a large number of terminals.

また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケー ジ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えるこ とができるというメリットを有している。       Further, chips may be stacked in the package. In this case, since a plurality of chips can be provided in one package, there is an advantage that the size of the entire package can be suppressed.

さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに 電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを 高めることができるというメリットを有している。       Furthermore, a plurality of packages may be stacked. This structure has the advantage that the yield can be increased because electrical inspection can be performed for each package and only good products can be selected and stacked.

本発明により、歩留まり高く高集積化された半導体装置を作製することができる。       According to the present invention, a highly integrated semiconductor device with high yield can be manufactured.

本発明を実施して得た半導体装置を組み込むことによって様々な電子機器を作製する ことができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディ スプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置 （カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲー ム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電 子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓ ａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディ スプレイを備えた装置）などが挙げられる。電子機器の１つである携帯電話を例に挙 げ、本発明の半導体装置の一つであるパッケージが実際に電子機器に実装されている 様子を図９（Ａ）に示す。     Various electronic devices can be manufactured by incorporating a semiconductor device obtained by implementing the present invention. Electronic devices include video cameras, digital cameras, goggles-type displays (head-mounted displays), navigation systems, sound playback devices (car audio, audio components, etc.), notebook-type personal computers, game devices, and personal digital assistants (mobile A computer, a mobile phone, a portable game machine, an electronic book, or the like), an image playback device (specifically, Digital Versatile Disc (DVD)) provided with a recording medium, and the image can be displayed. Equipment with a display). A cellular phone which is one of the electronic devices is taken as an example, and FIG. 9A shows a state where a package which is one of the semiconductor devices of the present invention is actually mounted on the electronic device.

図９（Ａ）に示す携帯電話のモジュールは、プリント配線基板８１６に、ＣＰＵ８ ０２、電源回路８０３、コントローラ８０１、送受信回路８３１、メモリ８１１、音 声処理回路８２９や、その他、抵抗、バッファ、容量素子等の素子が実装されている 。また、パネル８００がＦＰＣ８０８によってプリント配線基板８１６に実装されて いる。パネル８００には、発光素子又は液晶表示装置が各画素に設けられた画素部８ ０５と、前記画素部８０５が有する画素を選択する走査線駆動回路８０６と、選択さ れた画素にビデオ信号を供給する信号線駆動回路８０７とが設けられている。       The cellular phone module shown in FIG. 9A includes a printed wiring board 816, a CPU 802, a power supply circuit 803, a controller 801, a transmission / reception circuit 831, a memory 811, a sound processing circuit 829, and other resistors, buffers, capacitors. Elements such as elements are mounted. A panel 800 is mounted on the printed wiring board 816 by the FPC 808. The panel 800 includes a pixel portion 805 in which a light-emitting element or a liquid crystal display device is provided in each pixel, a scanning line driver circuit 806 for selecting a pixel included in the pixel portion 805, and a video signal to the selected pixel. A signal line driver circuit 807 to be supplied is provided.

プリント配線基板８１６への電源電圧及びキーボードなどから入力された各種信号 は、複数の入力端子が配置されたプリント配線基板用のインターフェース（Ｉ／Ｆ） ８０９を介して供給される。また、アンテナとの間の信号の送受信を行うためのアン テナ用ポート８１０が、プリント配線基板８１６に設けられている。       The power supply voltage to the printed circuit board 816 and various signals input from a keyboard or the like are supplied via a printed circuit board interface (I / F) 809 on which a plurality of input terminals are arranged. An antenna port 810 for transmitting and receiving signals to and from the antenna is provided on the printed wiring board 816.

なお、本実施例ではパネル８００にプリント配線基板８１６がＦＰＣを用いて実装 されているが、必ずしもこの構成に限定されない。ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａ ｓｓ）方式を用い、コントローラ８０１、音声処理回路８２９、メモリ８１１、ＣＰ Ｕ８０２または電源回路８０３をパネル８００に直接実装させるようにしても良い。       In this embodiment, the printed wiring board 816 is mounted on the panel 800 using the FPC, but it is not necessarily limited to this configuration. The controller 801, the audio processing circuit 829, the memory 811, the CPU 802, or the power supply circuit 803 may be directly mounted on the panel 800 by using a COG (Chip on Glass) method.

また、プリント配線基板８１６において、引きまわしの配線間に形成される容量や 配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち 上がりが鈍ったりすることがある。そこで、プリント配線基板８１６に容量素子、バ ッファ等の各種素子を設けることで、電源電圧や信号にノイズがのったり、信号の立 ち上がりが鈍ったりするのを防ぐことができる。       Further, in the printed wiring board 816, noise may occur in the power supply voltage or the signal, or the rise of the signal may be slow due to the capacitance formed between the drawn wirings or the resistance of the wiring itself. Therefore, by providing various elements such as a capacitor and a buffer on the printed wiring board 816, it is possible to prevent noise from being applied to the power supply voltage and the signal and the rise of the signal from being slowed down.

図９（Ｂ）に、図９（Ａ）に示したモジュールのブロック図を示す。       FIG. 9B shows a block diagram of the module shown in FIG.

本実施例では、メモリ８１１としてＶＲＡＭ８３２、ＤＲＡＭ８２５、フラッシュ メモリ８２６などが含まれている。ＶＲＡＭ８３２にはパネルに表示する画像のデー タが、ＤＲＡＭ８２５には画像データまたは音声データが、フラッシュメモリには各 種プログラムが記憶されている。メモリの容量を増加させると共に、実装面積も増加 してしまう。このため、メモリは単結晶シリコンウェハで作製することが好ましい。       In this embodiment, the memory 811 includes a VRAM 832, a DRAM 825, a flash memory 826, and the like. The VRAM 832 stores image data to be displayed on the panel, the DRAM 825 stores image data or audio data, and the flash memory stores various programs. As the memory capacity increases, the mounting area also increases. For this reason, the memory is preferably manufactured using a single crystal silicon wafer.

電源回路８０３では、パネル８００、コントローラ８０１、ＣＰＵ８０２、音声処 理回路８２９、メモリ８１１、送受信回路８３１の電源電圧が生成される。またパネ ルの仕様によっては、電源回路８０３に電流源が備えられている場合もある。電源回 路は、パネル、コントローラ、ＣＰＵ等に供給する電流を安定に制御する機能を有す る。このための素子としては、電流を多く流すことが可能なバイポーラトランジスタ が適しており、この結果、電源回路は、単結晶シリコンウェハで作製することが好ま しい。       The power supply circuit 803 generates power supply voltages for the panel 800, the controller 801, the CPU 802, the sound processing circuit 829, the memory 811, and the transmission / reception circuit 831. Depending on the panel specifications, the power supply circuit 803 may be provided with a current source. The power supply circuit has a function of stably controlling the current supplied to the panel, controller, CPU, and the like. As an element for this purpose, a bipolar transistor capable of flowing a large amount of current is suitable. As a result, it is preferable that the power supply circuit is manufactured using a single crystal silicon wafer.

ＣＰＵ８０２は、制御信号生成回路８２０、デコーダ８２１、レジスタ８２２、演 算回路８２３、ＲＡＭ８２４、ＣＰＵ用のインターフェース８３５などを有している 。インターフェース８３５を介してＣＰＵ８０２に入力された各種信号は、一旦レジ スタ８２２に保持された後、演算回路８２３、デコーダ８２１などに入力される。演 算回路８２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定 する。一方デコーダ８２１に入力された信号はデコードされ、制御信号生成回路８２ ０に入力される。制御信号生成回路８２０は入力された信号に基づき、各種命令を含 む信号を生成し、演算回路８２３において指定された場所、具体的にはメモリ８１１ 、送受信回路８３１、音声処理回路８２９、コントローラ８０１などに送る。ＣＰＵ は、結晶性半導体膜を半導体領域に用いたＴＦＴで作製し、薄型化を図ることができ る。       The CPU 802 includes a control signal generation circuit 820, a decoder 821, a register 822, an arithmetic circuit 823, a RAM 824, an interface 835 for the CPU, and the like. Various signals input to the CPU 802 through the interface 835 are once held in the register 822 and then input to the arithmetic circuit 823, the decoder 821, and the like. The arithmetic circuit 823 performs an operation based on the input signal and designates a place to send various commands. On the other hand, the signal input to the decoder 821 is decoded and input to the control signal generation circuit 820. The control signal generation circuit 820 generates a signal including various instructions based on the input signal, and a location specified in the arithmetic circuit 823, specifically, a memory 811, a transmission / reception circuit 831, an audio processing circuit 829, a controller 801. Send to etc. The CPU can be thinned by manufacturing a TFT using a crystalline semiconductor film in a semiconductor region.

メモリ８１１、送受信回路８３１、音声処理回路８２９、コントローラ８０１は、 それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。       The memory 811, the transmission / reception circuit 831, the audio processing circuit 829, and the controller 801 operate according to the received commands. The operation will be briefly described below.

キーボード８０４から入力された信号は、インターフェース８０９を介してプリン ト配線基板８１６に実装されたＣＰＵ８０２に送られる。制御信号生成回路８２０は 、キーボード８０４から送られてきた信号に従い、ＶＲＡＭ８３２に格納してある画 像データを所定のフォーマットに変換し、コントローラ８０１に送付する。       A signal input from the keyboard 804 is sent to the CPU 802 mounted on the printed wiring board 816 via the interface 809. The control signal generation circuit 820 converts the image data stored in the VRAM 832 into a predetermined format according to the signal sent from the keyboard 804 and sends it to the controller 801.

コントローラ８０１は、パネルの仕様に合わせてＣＰＵ８０２から送られてきた画 像データを含む信号にデータ処理を施し、パネル８００に供給する。またコントロー ラ８０１は、電源回路８０３から入力された電源電圧やＣＰＵから入力された各種信 号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（Ａ Ｃ Ｃｏｎｔ）を生成し
、パネル８００に供給する。コントローラは、結晶性半導体膜を半導体領域に用いた ＴＦＴで作製することができる。 The controller 801 performs data processing on a signal including image data sent from the CPU 802 in accordance with the panel specifications, and supplies the processed signal to the panel 800. Further, the controller 801 generates an Hsync signal, a Vsync signal, a clock signal CLK, and an AC voltage (AC Cont) based on the power supply voltage input from the power supply circuit 803 and various signals input from the CPU. Supply to panel 800. The controller can be made of a TFT using a crystalline semiconductor film in the semiconductor region.

送受信回路８３１では、アンテナ８３３において電波として送受信される信号が処 理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａ ｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８３ １において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８０２からの命令 に従って、音声処理回路８２９に送られる。送受信回路は、高周波回路を含んでいる ため、ＧａＡｓ半導体基板又はシリコンウェハで作製する。       The transmission / reception circuit 831 processes signals transmitted / received as radio waves in the antenna 833. Specifically, an isolator, a band-pass filter, a VCO (Voltage Controlled Oscillator), an LPF (Low Pass Filter), a coupler, a balun, and the like Includes high frequency circuit. Of the signals transmitted and received in the transmission / reception circuit 831, a signal including audio information is sent to the audio processing circuit 829 in accordance with a command from the CPU 802. Since the transmission / reception circuit includes a high-frequency circuit, it is made of a GaAs semiconductor substrate or a silicon wafer.

ＣＰＵ８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路８ ２９において音声信号に復調され、スピーカ８２８に送られる。またマイク８２７か ら送られてきた音声信号は、音声処理回路８２９において変調され、ＣＰＵ８０２か らの命令に従って、送受信回路８３１に送られる。音声処理回路は、アンプとコンバ ータで形成されている。アンプの特性のバラツキがスピーカから出力される音質に対 して顕著となるため、アンプはばらつきの少ないシリコンウェハで作製することが好 ましい。一方、コンバータは、結晶性半導体膜を半導体領域に用いたＴＦＴで作製す ることができ、薄型化をはかることができる。       A signal including audio information sent in accordance with a command from the CPU 802 is demodulated into an audio signal by the audio processing circuit 829 and sent to the speaker 828. The audio signal sent from the microphone 827 is modulated in the audio processing circuit 829 and sent to the transmission / reception circuit 831 in accordance with a command from the CPU 802. The audio processing circuit is composed of an amplifier and a converter. Since the variation in amplifier characteristics becomes conspicuous with respect to the sound quality output from the speaker, it is preferable to manufacture the amplifier with a silicon wafer with little variation. On the other hand, the converter can be manufactured with a TFT using a crystalline semiconductor film for a semiconductor region, and can be thinned.

本発明により、高集積化された半導体装置を搭載した電子機器を作製することがで きる。このため、搭載部品の数を減らすことが可能であり、電子機器の小型化を図る ことができる。       According to the present invention, an electronic device including a highly integrated semiconductor device can be manufactured. For this reason, the number of mounted components can be reduced, and the electronic device can be downsized.

本発明に係る導電性部材を説明する断面図。Sectional drawing explaining the electroconductive member which concerns on this invention. 本発明に係る導電性部材の作製工程を説明する断面図。Sectional drawing explaining the manufacturing process of the electroconductive member which concerns on this invention. 本発明に係る導電性部材の作製工程を説明する断面図。Sectional drawing explaining the manufacturing process of the electroconductive member which concerns on this invention. 本発明に係る導電性部材の作製工程を説明する断面図Sectional drawing explaining the manufacturing process of the electroconductive member which concerns on this invention 本発明に係るＴＦＴの作製工程を説明する断面図。Sectional drawing explaining the manufacturing process of TFT which concerns on this invention. 本発明に係るＭＯＳトランジスタの作製工程を説明する断面図。Sectional drawing explaining the manufacturing process of the MOS transistor which concerns on this invention. 本発明に係る多層構造を有する半導体装置を説明する断面図。FIG. 6 is a cross-sectional view illustrating a semiconductor device having a multilayer structure according to the present invention. 本発明に係る半導体装置を説明する断面図。FIG. 14 is a cross-sectional view illustrating a semiconductor device according to the invention. 本発明に係る電子機器を説明する断面図。FIG. 14 is a cross-sectional view illustrating an electronic device according to the invention.

Claims (7)

基板上に下地膜を形成し、Form a base film on the substrate,
前記下地膜上に非晶質半導体膜を形成し、Forming an amorphous semiconductor film on the base film;
前記非晶質半導体膜に金属元素を添加し、加熱することによって、結晶性半導体膜を形成し、A crystalline semiconductor film is formed by adding a metal element to the amorphous semiconductor film and heating the amorphous semiconductor film.
前記結晶性半導体膜をエッチングして半導体領域を形成し、Etching the crystalline semiconductor film to form a semiconductor region;
前記半導体領域を覆って絶縁膜を形成し、Forming an insulating film covering the semiconductor region;
前記絶縁膜上に前記半導体領域の一部と重なる第１の導電層を形成し、Forming a first conductive layer overlying a part of the semiconductor region on the insulating film;
前記第１の導電層をマスクとして前記半導体領域に不純物元素をドーピングして、前記第１の導電層と重なるチャネル形成領域、不純物元素がドーピングされたソース領域及びドレイン領域を形成し、Doping an impurity element into the semiconductor region using the first conductive layer as a mask to form a channel formation region overlapping with the first conductive layer, a source region and a drain region doped with the impurity element,
加熱処理を行うことによって、前記不純物元素を活性化するとともに、前記金属元素が金属化合物となり、前記チャネル形成領域の前記金属化合物を前記ソース領域又は前記ドレイン領域に移動させ、By performing heat treatment, the impurity element is activated, the metal element becomes a metal compound, and the metal compound in the channel formation region is moved to the source region or the drain region,
前記絶縁膜及び前記第１の導電層上に層間絶縁膜を形成し、Forming an interlayer insulating film on the insulating film and the first conductive layer;
前記絶縁膜及び前記層間絶縁膜の一部をエッチングすることによって、前記ソース領域又は前記ドレイン領域に達するコンタクト孔を形成して、前記ソース領域又は前記ドレイン領域に移動した前記金属化合物を露出させ、Etching part of the insulating film and the interlayer insulating film to form a contact hole reaching the source region or the drain region, exposing the metal compound moved to the source region or the drain region,
前記金属化合物上に極細炭素繊維を形成し、Forming ultrafine carbon fibers on the metal compound;
前記コンタクト孔内で露出した前記ソース領域又は前記ドレイン領域及び前記層間絶縁膜上に第２の導電層を形成し、加熱することによって前記極細炭素繊維の間に前記第２の導電層を充填して導電性部材を形成することを特徴とする半導体装置の作製方法。A second conductive layer is formed on the source or drain region and the interlayer insulating film exposed in the contact hole, and the second conductive layer is filled between the ultrafine carbon fibers by heating. A method for manufacturing a semiconductor device, wherein a conductive member is formed. 請求項１において、In claim 1,
前記ソース領域又は前記ドレイン領域に移動した前記金属化合物は、前記ソース領域又は前記ドレイン領域の表面に偏析することを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the metal compound moved to the source region or the drain region is segregated on a surface of the source region or the drain region. 請求項１または２において、In claim 1 or 2,
前記金属元素は、ニッケル、鉄、コバルト、白金、パラジウム、又はチタンであることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the metal element is nickel, iron, cobalt, platinum, palladium, or titanium. 請求項１または２において、In claim 1 or 2,
前記金属化合物は、ニッケルシリサイド、鉄シリサイド、コバルトシリサイド、白金シリサイド、パラジウムシリサイド、又はチタンシリサイドであることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the metal compound is nickel silicide, iron silicide, cobalt silicide, platinum silicide, palladium silicide, or titanium silicide. 請求項１乃至４のいずれか一において、In any one of Claims 1 thru | or 4,
前記極細炭素繊維を、炭化水素、又はアルコールを用いて形成することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein the ultrafine carbon fiber is formed using a hydrocarbon or an alcohol. 請求項１乃至５のいずれか一において、In any one of Claims 1 thru | or 5,
前記極細炭素繊維は、グラファイトナノファイバ、カーボンナノファイバ、カーボンナノチューブ、チューブ状グラファイト、カーボンナノコーン、又はコーン状グラファイトであることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the ultrafine carbon fiber is graphite nanofiber, carbon nanofiber, carbon nanotube, tube-like graphite, carbon nanocone, or cone-like graphite. 請求項１乃至６のいずれか一において、In any one of Claims 1 thru | or 6,
前記第２の導電層は、アルミニウム、アルミニウムを含む合金、銅、または不純物が添加された結晶性半導体膜であることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the second conductive layer is aluminum, an alloy containing aluminum, copper, or a crystalline semiconductor film to which an impurity is added.
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