JP4689168B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP4689168B2 JP4689168B2 JP2004014305A JP2004014305A JP4689168B2 JP 4689168 B2 JP4689168 B2 JP 4689168B2 JP 2004014305 A JP2004014305 A JP 2004014305A JP 2004014305 A JP2004014305 A JP 2004014305A JP 4689168 B2 JP4689168 B2 JP 4689168B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- film
- oxide layer
- element formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 90
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 169
- 230000015572 biosynthetic process Effects 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims description 22
- 150000004706 metal oxides Chemical class 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000010409 thin film Substances 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims description 6
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 5
- 239000004033 plastic Substances 0.000 claims description 5
- 229920003023 plastic Polymers 0.000 claims description 5
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 158
- 239000010408 film Substances 0.000 description 140
- 238000005530 etching Methods 0.000 description 45
- 239000000853 adhesive Substances 0.000 description 29
- 230000001070 adhesive effect Effects 0.000 description 29
- 239000012535 impurity Substances 0.000 description 29
- 239000012790 adhesive layer Substances 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000007789 gas Substances 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- 239000013078 crystal Substances 0.000 description 12
- 239000001257 hydrogen Substances 0.000 description 12
- 239000011347 resin Substances 0.000 description 11
- 229920005989 resin Polymers 0.000 description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 7
- 238000002425 crystallisation Methods 0.000 description 7
- 230000008025 crystallization Effects 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 239000010453 quartz Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000005247 gettering Methods 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 239000002985 plastic film Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920006255 plastic film Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 229910000676 Si alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 2
- VYGQUTWHTHXGQB-FFHKNEKCSA-N Retinol Palmitate Chemical compound CCCCCCCCCCCCCCCC(=O)OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C VYGQUTWHTHXGQB-FFHKNEKCSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 101710163391 ADP-ribosyl cyclase/cyclic ADP-ribose hydrolase Proteins 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- 229910018575 Al—Ti Inorganic materials 0.000 description 1
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 239000011717 all-trans-retinol Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- AIYYMMQIMJOTBM-UHFFFAOYSA-L nickel(ii) acetate Chemical compound [Ni+2].CC([O-])=O.CC([O-])=O AIYYMMQIMJOTBM-UHFFFAOYSA-L 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000019172 retinyl palmitate Nutrition 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000012266 salt solution Substances 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Liquid Crystal (AREA)
- Wire Bonding (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
本発明は、複数の薄膜トランジスタ(以下、TFTという)で構成された半導体装置を含む素子形成層を剥離により作製する技術に関する。 The present invention relates to a technique for manufacturing an element formation layer including a semiconductor device including a plurality of thin film transistors (hereinafter referred to as TFTs) by peeling.
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いてTFTを形成する技術が注目されている。TFTはICや電気光学装置のような電子デバイスに広く応用されている。 In recent years, a technique for forming a TFT using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. TFTs are widely applied to electronic devices such as ICs and electro-optical devices.
なお、これらのTFTを形成する基板としては、現在、ガラス基板や石英基板が多く使用されているが、割れやすく、重いという欠点がある。また、大量生産を行う上で、これらの基板は大型化が困難であり、不向きである。そのため、可撓性を有する基板、代表的にはフレキシブルなプラスチックフィルムの上にTFTで構成された素子を形成することが試みられている。 As a substrate on which these TFTs are formed, a glass substrate or a quartz substrate is currently used in many cases, but has a drawback that it is easily broken and heavy. In addition, these substrates are difficult to increase in size and are not suitable for mass production. Therefore, an attempt has been made to form an element composed of TFTs on a flexible substrate, typically a flexible plastic film.
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成できないのが現状である。そのため、プラスチックフィルム上に直接TFTを形成して得られた半導体装置、表示装置、または発光装置等は、まだ実現されていない。 However, since the heat resistance of the plastic film is low, the maximum temperature of the process has to be lowered, and as a result, TFTs having better electrical characteristics cannot be formed than when formed on a glass substrate. Therefore, a semiconductor device, a display device, a light emitting device or the like obtained by directly forming a TFT on a plastic film has not been realized yet.
これに対して、ガラスや石英などの基板上に薄膜素子を形成した後、基板から薄膜素子を剥離し、プラスチックフィルム等の基板に固着させる技術が開示されている(例えば、特許文献1参照。)。 On the other hand, a technique is disclosed in which after a thin film element is formed on a substrate such as glass or quartz, the thin film element is peeled off from the substrate and fixed to a substrate such as a plastic film (for example, see Patent Document 1). ).
なお、このようにプラスチックフィルム等の可撓性を有する基体上に半導体装置、表示装置、または発光装置等を作製することができれば、厚みが薄く軽量であるということに加えて、曲面を有するフレキシブルなディスプレイ等に用いることができ、応用範囲を広げることができる。 If a semiconductor device, a display device, a light-emitting device, or the like can be manufactured over a flexible substrate such as a plastic film in this way, in addition to being thin and lightweight, a flexible film having a curved surface. Can be used for a wide range of displays and the like, and the application range can be expanded.
そこで、本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することを目的とする。 Therefore, in the present invention, a thin film element is formed on various substrates by using a peeling technique, and space saving is achieved by forming the thin film element in a portion that is considered impossible by the conventional technique. Another object of the present invention is to provide a semiconductor device having excellent impact resistance and flexibility.
本発明では、剥離技術を用いて一旦基板から剥離させた膜厚50μm以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。なお、固着する基板としては、用途に応じた様々な材料を選択することができるが、特に可撓性基板上に固着することにより耐衝撃性やフレキシビリティに優れた薄膜素子を形成することができる。また、ここで素子形成層に含まれるTFTとしては、非晶質半導体層を活性層として形成されるアモルファスシリコンTFT(a−SiTFT)や、結晶質半導体層を活性層として形成されるポリシリコンTFT(p−SiTFT)等がある。 The present invention is characterized in that a thin film element is formed on various substrates by fixing an element formation layer having a thickness of 50 μm or less once peeled from the substrate using a peeling technique onto the substrate. As the substrate to be fixed, various materials can be selected depending on the application, but a thin film element excellent in impact resistance and flexibility can be formed by fixing on a flexible substrate. it can. Here, as the TFT included in the element formation layer, an amorphous silicon TFT (a-Si TFT) formed using an amorphous semiconductor layer as an active layer, or a polysilicon TFT formed using a crystalline semiconductor layer as an active layer. (P-Si TFT).
本発明では、剥離技術により、直接基板上に固着することもできるが、補助基板上に剥離技術により一旦固着して、チップを形成した後、チップを基板上の所望の位置に貼り付けることもできる。 In the present invention, it can be directly fixed on the substrate by a peeling technique, but once it is fixed on the auxiliary substrate by a peeling technique to form a chip, the chip can be attached to a desired position on the substrate. it can.
なお、薄膜素子を固着する基板としてプラスチックなどの可撓性基板を用いることは、基板を選ばずに素子が形成できるという剥離技術のメリットを生かすことができるので、より好ましい。さらに別の基板から剥離させた膜厚50μm以下の素子形成層を先に形成された素子形成層の上に重ねて固着することを繰り返すことにより、薄膜素子をさらに高集積化させることもできる。 Note that it is more preferable to use a flexible substrate such as plastic as a substrate to which the thin film element is fixed because the merit of the peeling technique that the element can be formed without selecting the substrate can be utilized. Further, the thin film element can be further highly integrated by repeatedly stacking and fixing the element forming layer having a thickness of 50 μm or less peeled off from another substrate on the previously formed element forming layer.
また、本発明において、被剥離体となる素子形成層は、膜厚50μm以下であり、素子形成層から生じる熱で素子が劣化しやすいことから、基板には、熱を効果的に放出させることのできる熱伝導性材料を用いることもできる。さらに、既に固着された素子形成層上に別の素子形成層を固着する場合にも、固着表面(既に固着された素子形成層上)に熱伝導性の薄膜を形成することが好ましい。 In the present invention, the element forming layer to be peeled has a film thickness of 50 μm or less, and the element is easily deteriorated by heat generated from the element forming layer. Therefore, heat can be effectively released to the substrate. The heat conductive material which can be used can also be used. Further, when another element forming layer is fixed on the already formed element forming layer, it is preferable to form a heat conductive thin film on the fixing surface (on the already fixed element forming layer).
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、本発明の他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、ここでいうFPCとは、フレキシブルプリント配線基板(Flexible Printed Circuit)を指し、屈曲性のある回路基板を意味する。
The present invention includes a panel having a pixel portion and a driver circuit formed over a substrate and an FPC connected to the panel, and the FPC includes an element formation layer including a plurality of TFTs on a flexible substrate. An integrated circuit formed by being fixed is provided.
As another structure of the present invention, a panel having a pixel portion and a driver circuit formed on a substrate and an FPC connected to the panel are included, and the FPC includes an element formation layer including a plurality of TFTs. An integrated circuit formed by directly adhering to each other is provided.
Note that the FPC here refers to a flexible printed circuit board, which means a flexible circuit board.
本発明は、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴としている。
また、他の構成として、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を前記基板上に直接固着して形成された集積回路からなることを特徴としている。
すなわち、上記構成において、駆動回路は基板上に画素部と同様にして作り込まれたのではなく、別で形成された後、剥離技術によりパネルの所望の位置に固着されたことを特徴とする。なお、このとき、駆動回路を直接パネル上に固着することもできるが、例えば、予め配線が形成されている補助基板上に固着した後、はんだボールを介してパネル上の所望の位置に貼り付けることもできる。
The present invention has a pixel portion and a driving circuit on a substrate, and the driving circuit is formed of an integrated circuit formed by fixing an element formation layer including a plurality of TFTs to a flexible substrate. .
As another configuration, the pixel unit and the drive circuit are provided on a substrate, and the drive circuit includes an integrated circuit formed by directly fixing an element formation layer including a plurality of TFTs on the substrate. It is a feature.
That is, in the above structure, the driving circuit is not formed on the substrate in the same manner as the pixel portion, but is formed separately and then fixed to a desired position of the panel by a peeling technique. . At this time, the driving circuit can be directly fixed on the panel. For example, after fixing the driving circuit on the auxiliary substrate on which the wiring is formed in advance, the driving circuit is attached to a desired position on the panel via the solder ball. You can also.
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、上記構成では、可撓性基板上に剥離技術により形成された集積回路をパネル上に貼り付ける構成と異なり、パネルの裏面に直接固着することを特徴とする。
The present invention includes a panel having a pixel portion and a driver circuit formed on a substrate, and an integrated circuit formed by fixing an element formation layer including a plurality of TFTs to a flexible substrate on the back surface of the panel. It is characterized by being.
As another structure, a panel having a pixel portion and a driver circuit formed on a substrate and an integrated circuit formed by directly fixing an element formation layer including a plurality of TFTs to the back surface of the panel are provided. It is characterized by having.
Note that the above structure is characterized in that, unlike a structure in which an integrated circuit formed by a peeling technique on a flexible substrate is attached to a panel, the integrated circuit is directly fixed to the back surface of the panel.
上記構成において、前記集積回路は、コントローラ、CPU(Central Processing unit)、またはメモリのうち少なくとも一つを含むことを特徴としている。また、前記集積回路は、その膜厚が50μm以下であることを特徴としている。 In the above configuration, the integrated circuit includes at least one of a controller, a CPU (Central Processing Unit), and a memory. The integrated circuit is characterized in that its film thickness is 50 μm or less.
本発明は、上記構成の半導体装置を用いることを特徴とする電子機器であることを特徴としている。 The present invention is an electronic device characterized by using the semiconductor device having the above-described structure.
以上の各構成において、半導体装置には、CPU、MPU(Micro Processor unit)、メモリ、マイコン、画像処理プロセッサを含み、さらにこれらを搭載したモジュールの他、パネルと外部電源とを電気的に接続するFPCが貼り付けられたモジュールも含めることとする。表示装置には、液晶、EL、PDP、電子ペーパーなどを含む。また、パネルは、アクティブマトリクス型であっても良いし、パッシブマトリクス型であっても良い。 In each of the above-described configurations, the semiconductor device includes a CPU, an MPU (Micro Processor Unit), a memory, a microcomputer, and an image processor, and in addition to a module in which these are mounted, the panel and an external power source are electrically connected. The module to which the FPC is attached is also included. Display devices include liquid crystal, EL, PDP, electronic paper, and the like. The panel may be an active matrix type or a passive matrix type.
以上より、剥離技術を用いて薄膜素子を形成することにより、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することが可能となるため省スペース化を図ることができると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することができる。 As described above, by forming a thin film element using a peeling technique, it becomes possible to form a thin film element in a portion that was considered impossible by the conventional technique, and thus space saving can be achieved. In addition, a semiconductor device having excellent impact resistance and flexibility can be provided.
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
(実施の形態1)
本実施の形態1では、パネル100を外部と電気的に接続するためのFPC(Flexible Printed Circuit)上に剥離技術を用いて形成された集積回路が備えられたモジュール(半導体モジュール)について図1を用いて説明する。
Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings.
(Embodiment 1)
In the first embodiment, a module (semiconductor module) including an integrated circuit formed by using a peeling technique on an FPC (Flexible Printed Circuit) for electrically connecting the panel 100 to the outside is shown in FIG. It explains using.
図1(A)には、半導体モジュールの上面図を示し、図1(B)には、半導体モジュールの断面図を示す。パネル100には、画素部105、および駆動回路(信号線駆動回路107、走査線駆動回路106)が設けられており、これらの駆動回路と外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC108が、接着剤109によりパネル100上に貼り付けられている。 1A is a top view of the semiconductor module, and FIG. 1B is a cross-sectional view of the semiconductor module. The panel 100 is provided with a pixel portion 105 and driving circuits (a signal line driving circuit 107 and a scanning line driving circuit 106). These driving circuits and an external power source (not shown) provided outside are provided. An FPC 108 for electrical connection is attached on the panel 100 with an adhesive 109.
そして、FPC108上には、集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)が剥離技術により形成される。 An integrated circuit (controller 101, CPU (Central Processing unit) 102, memory 103) is formed on the FPC 108 by a peeling technique.
なお、これらの集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)は、剥離技術を用いることにより、50μm以下の膜厚で形成することができる。そのため、FPC108のような可撓性のフィルム上に集積回路を形成することが可能となる。また、図1(B)に示すようにFPC108の形状が湾曲して物理的な力が加わる場合にも、剥離技術により形成された集積回路は、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。 Note that these integrated circuits (the controller 101, the CPU (Central Processing unit) 102, and the memory 103) can be formed with a film thickness of 50 μm or less by using a peeling technique. Therefore, an integrated circuit can be formed over a flexible film such as the FPC 108. Further, as shown in FIG. 1B, even when the shape of the FPC 108 is curved and a physical force is applied, the integrated circuit formed by the peeling technique itself can cope with a flexible shape change. It can be used without impairing its function.
また、図1(B)のFPC108上に形成された集積回路の一部であるCPU102の拡大図を図1(C)に示す。 FIG. 1C illustrates an enlarged view of the CPU 102 which is a part of the integrated circuit formed over the FPC 108 in FIG.
複数のTFT111で構成される素子形成層112が剥離技術(この場合には2回剥離)により、可撓性の補助基板113上に固着され、さらにバンプ114を介してFPC108上の配線115と電気的に接続される。なお、ここでは、補助基板113上に素子形成層112を固着した後、バンプ114によりFPC108上の配線115と電気的に接続させる場合について示したが、本発明はこれに限られることはなく、補助基板113およびバンプ114を用いることなく直接素子形成層112を配線115と電気的に接続させる構成とすることもできる。なお、2回剥離の方法については、実施の形態5において詳細に説明することとする。 An element formation layer 112 composed of a plurality of TFTs 111 is fixed on a flexible auxiliary substrate 113 by a peeling technique (in this case, twice peeling), and further electrically connected to the wiring 115 on the FPC 108 via bumps 114. Connected. Note that here, a case where the element formation layer 112 is fixed onto the auxiliary substrate 113 and then electrically connected to the wiring 115 on the FPC 108 by the bump 114 is shown; however, the present invention is not limited to this, A structure in which the element formation layer 112 is directly electrically connected to the wiring 115 without using the auxiliary substrate 113 and the bump 114 can also be employed. Note that the two-time peeling method will be described in detail in Embodiment 5.
また、FPC上に集積回路を形成する場合の他のバリエーションとして、図2(A)、(B)に示すようにFPC208に固着される集積回路を大型化してもよい。 As another variation in the case of forming an integrated circuit on the FPC, the integrated circuit fixed to the FPC 208 may be enlarged as shown in FIGS.
なお、この場合における集積回路は、図2(A)に示すように大型で可撓性の補助基板上にコントローラ、CPU、メモリ等を単体で固着してなる集積回路210を形成し、FPC208の上に貼り付けても良いし、図2(B)に示すように補助基板214上にコントローラ211、CPU212、メモリ213等により構成される集積回路215を固着した後、FPC216の上に貼り付けても良い。 Note that the integrated circuit in this case is formed by forming an integrated circuit 210 in which a controller, a CPU, a memory, and the like are fixed on a large and flexible auxiliary substrate as shown in FIG. As shown in FIG. 2B, an integrated circuit 215 including a controller 211, a CPU 212, a memory 213, and the like is fixed to the auxiliary substrate 214 and then attached to the FPC 216. Also good.
このようにFPCの上に固着される集積回路を大型化することにより、固着(貼り合わせ)マージンを大きく取ることができるので、固着(貼り合わせ)時における位置合わせを容易に行うことができる。 By increasing the size of the integrated circuit fixed on the FPC in this way, a large fixing (bonding) margin can be obtained, so that alignment at the time of fixing (bonding) can be easily performed.
さらに、本発明の剥離方法としては、先に述べた2回剥離ではなく、基板上に形成された素子形成層222をバンプ224を介して基板(ここでは、FPC228)上の配線225と電気的に接続される位置に固着した後、基板を剥離する1回剥離の構成も可能であり、この場合には、図2(C)に示す形状が得られる。 Further, as the peeling method of the present invention, the element forming layer 222 formed on the substrate is electrically connected to the wiring 225 on the substrate (here, the FPC 228) via the bump 224 instead of the above-described two-time peeling. It is also possible to adopt a one-time peeling configuration in which the substrate is peeled after being fixed to the position connected to the substrate, and in this case, the shape shown in FIG. 2C is obtained.
(実施の形態2)
本実施の形態2では、パネル上の駆動回路が剥離技術により形成されたモジュール(半導体モジュール)について図3を用いて説明する。
(Embodiment 2)
In the second embodiment, a module (semiconductor module) in which a driving circuit on a panel is formed by a peeling technique will be described with reference to FIG.
図3(A)には、半導体モジュールの上面図を示す。パネル300には、画素部305、および駆動回路(信号線駆動回路307、走査線駆動回路306)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC308が、接着剤309によりパネル300上に貼り付けられている。 FIG. 3A shows a top view of the semiconductor module. The panel 300 is provided with a pixel portion 305 and driving circuits (a signal line driving circuit 307 and a scanning line driving circuit 306), and these are electrically connected to an external power source (not shown) provided outside. An FPC 308 for connection is attached to the panel 300 with an adhesive 309.
本実施の形態において、これらの駆動回路(信号線駆動回路307、走査線駆動回路306)は、剥離技術により形成されることから、可撓性の基板を用いてパネルを形成する場合にも容易にその基板上に形成することができる。 In this embodiment mode, these driver circuits (the signal line driver circuit 307 and the scan line driver circuit 306) are formed by a separation technique, so that it is easy even when a panel is formed using a flexible substrate. Can be formed on the substrate.
図3(B)には、パネル上に形成された駆動回路(信号線駆動回路307、走査線駆動回路306)の拡大図を示す。なお、ここでは、補助基板314上に素子形成層312が固着されたチップの構造について詳細に説明する。 FIG. 3B is an enlarged view of a driver circuit (a signal line driver circuit 307 and a scan line driver circuit 306) formed over the panel. Here, a structure of a chip in which the element formation layer 312 is fixed on the auxiliary substrate 314 will be described in detail.
図3(B)に示すように、複数のTFT311で構成される素子形成層312は剥離技術により可撓性の補助基板314上に形成される。なお、補助基板314には、予め配線315が形成されており、剥離された素子形成層312は、バンプ313を介して配線315と電気的に接続される。さらに、配線315と電気的に接続されたはんだボール316を介してパネル300上に貼り付けることにより、パネル300上の配線(図示せず)と駆動回路を電気的に接続することができる。 As shown in FIG. 3B, an element formation layer 312 including a plurality of TFTs 311 is formed over a flexible auxiliary substrate 314 by a peeling technique. Note that a wiring 315 is formed in advance on the auxiliary substrate 314, and the peeled element formation layer 312 is electrically connected to the wiring 315 through the bump 313. Further, by attaching the solder ball 316 electrically connected to the wiring 315 to the panel 300, a wiring (not shown) on the panel 300 and a driving circuit can be electrically connected.
また、図3(B)の323の拡大図を図3(C)に示す。素子形成層312に含まれる複数の配線は、図3(C)に示すように引き出し配線321により引き出されており、これに接して形成されたバンプ313が異方導電性接着層317を介して補助基板314上の配線315と電気的に接続されている。 An enlarged view of 323 in FIG. 3B is shown in FIG. A plurality of wirings included in the element formation layer 312 are drawn out by lead-out wirings 321 as shown in FIG. 3C, and bumps 313 formed in contact with the wirings 321 are provided via anisotropic conductive adhesive layers 317. The wiring 315 on the auxiliary substrate 314 is electrically connected.
ここで、異方導電性接着層317に用いる材料としては、Ag、Au、Al等の金属粒子を絶縁性被膜で覆った異方導電性粒子325と、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤等の接着剤324とからなる。異方導電性接着層317において、異方導電性粒子325を間に介することによりバンプ313と補助基板314上の配線315とが電気的に接続される。 Here, as the material used for the anisotropic conductive adhesive layer 317, anisotropic conductive particles 325 in which metal particles such as Ag, Au, and Al are covered with an insulating coating, a reactive curable adhesive, and a thermosetting adhesive are used. And an adhesive 324 such as a photocurable adhesive such as an ultraviolet curable adhesive and various curable adhesives such as an anaerobic adhesive. In the anisotropic conductive adhesive layer 317, the bump 313 and the wiring 315 on the auxiliary substrate 314 are electrically connected with the anisotropic conductive particles 325 interposed therebetween.
以上のように、可撓性の補助基板314上に駆動回路を固着して形成されたチップをはんだボール316を介してパネル300上に貼り付けることにより形成された駆動回路は、基板の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。 As described above, the drive circuit formed by adhering the chip formed by fixing the drive circuit on the flexible auxiliary substrate 314 to the panel 300 via the solder balls 316 has a substrate shape. Even when a physical force is applied by bending, it can respond to a flexible shape change and can be used without impairing its function.
さらに、1つのチップに不良が発見された場合にも、その不良チップのみを正常なチップと交換すればよいので、歩留まりを向上させることができる。 Further, even when a defect is found in one chip, only the defective chip needs to be replaced with a normal chip, so that the yield can be improved.
なお、本実施の形態では、信号線駆動回路307、および走査線駆動回路306のそれぞれが、複数の半導体チップを貼り付けることにより形成される場合について示したが、本発明はこれに限られることはなく、それぞれ1つのチップで形成されていても良い。 Note that although the case where each of the signal line driver circuit 307 and the scan line driver circuit 306 is formed by attaching a plurality of semiconductor chips is described in this embodiment mode, the present invention is not limited thereto. Each may be formed of one chip.
(実施の形態3)
本実施の形態3では、剥離技術により可撓性基板上に形成された集積回路(コントローラ401、CPU402、メモリ403)を可撓性基板ごとパネルの裏面に貼り付ける場合について図4を用いて説明する。
(Embodiment 3)
In Embodiment Mode 3, a case where an integrated circuit (a controller 401, a CPU 402, a memory 403) formed on a flexible substrate by a peeling technique is attached to the back surface of the panel together with the flexible substrate will be described with reference to FIG. To do.
図4(A)には、半導体モジュールの上面図を示し、図4(B)には、半導体モジュールの断面図を示す。パネル400には、画素部405、および駆動回路(信号線駆動回路407、走査線駆動回路406)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC408が、接着剤409によりパネル400上に貼り付けられている。 4A shows a top view of the semiconductor module, and FIG. 4B shows a cross-sectional view of the semiconductor module. The panel 400 is provided with a pixel portion 405 and a driving circuit (a signal line driving circuit 407, a scanning line driving circuit 406), and these are electrically connected to an external power source (not shown) provided outside. An FPC 408 for connection is attached to the panel 400 with an adhesive 409.
また、パネル400の裏面には、図4(B)に示すように剥離技術(2回剥離)により集積回路(コントローラ401、CPU402、メモリ403)が形成された可撓性の基板412が接着剤413により貼り付けられている。 Further, a flexible substrate 412 on which an integrated circuit (a controller 401, a CPU 402, and a memory 403) is formed by a peeling technique (twice peeling) as shown in FIG. 413 is pasted.
なお、これらの集積回路(コントローラ401、CPU402、メモリ403)は、可撓性の基板412上に剥離技術により形成され、その形状がフレキシブルであることから、パネルを形成する基板411への貼り付けが容易になる。 Note that these integrated circuits (the controller 401, the CPU 402, and the memory 403) are formed on a flexible substrate 412 by a peeling technique and have a flexible shape, and thus are attached to a substrate 411 that forms a panel. Becomes easier.
また、図4(C)には、図4(B)の410における画素部405、およびCPU402の拡大図を示す。 FIG. 4C is an enlarged view of the pixel portion 405 and the CPU 402 in 410 of FIG. 4B.
すなわち、パネル400上には、TFT、および素子を含み画素を構成する素子形成層425が固着され、画素部405が形成されている。なお、ここでは示さないが、同じ面に駆動回路を構成する素子形成層が固着され、駆動回路(信号線駆動回路407、走査線駆動回路406)が形成されている。 That is, on the panel 400, an element formation layer 425 that includes a TFT and elements and constitutes a pixel is fixed, and a pixel portion 405 is formed. Note that although not shown here, an element formation layer which forms a driver circuit is fixed to the same surface, and a driver circuit (a signal line driver circuit 407 and a scanning line driver circuit 406) is formed.
また、ここで示す画素部405には、液晶素子が形成されることから画素部405を形成する素子形成層425の上には、液晶416を挟んで対向電極417を含む基板414が設けられている。 In the pixel portion 405 shown here, since a liquid crystal element is formed, a substrate 414 including a counter electrode 417 is provided on the element formation layer 425 forming the pixel portion 405 with the liquid crystal 416 interposed therebetween. Yes.
一方、パネル400の反対側の面(画素部405が形成されていない面)には、可撓性の基板412上に剥離技術(2回剥離)により形成されたCPU402等の集積回路415が形成されている。なお、集積回路415の配線が露出する面がパネル400に接着剤413により貼り付けられる。接着剤413に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。 On the other hand, an integrated circuit 415 such as a CPU 402 formed on the flexible substrate 412 by a peeling technique (twice peeling) is formed on the opposite surface of the panel 400 (the surface where the pixel portion 405 is not formed). Has been. Note that a surface of the integrated circuit 415 from which the wiring is exposed is attached to the panel 400 with an adhesive 413. Examples of the material used for the adhesive 413 include a reactive curable adhesive, a thermosetting adhesive, a photocurable adhesive such as an ultraviolet curable adhesive, and various curable adhesives such as an anaerobic adhesive.
また、本実施形態の場合には、集積回路415の配線は、図4(B)の420において、FPC408と電気的に接続される。 In this embodiment, the wiring of the integrated circuit 415 is electrically connected to the FPC 408 in 420 of FIG. 4B.
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。 Note that in this embodiment mode, an integrated circuit can be formed on the back surface of the panel and there is no need to provide an integrated circuit outside, so that space saving can be realized and the semiconductor device can be downsized. it can.
(実施の形態4)
本実施の形態4では、実施の形態3とは異なり、画素を構成する素子形成層が固着された基板の裏面に集積回路を補助基板上に剥離して形成されるチップを貼り付けることにより、画素部および駆動回路が形成される基板の裏面に集積回路が形成されたモジュール(半導体モジュール)について図5を用いて説明する。
(Embodiment 4)
In the fourth embodiment, unlike the third embodiment, by attaching a chip formed by peeling the integrated circuit on the auxiliary substrate to the back surface of the substrate to which the element formation layer constituting the pixel is fixed, A module (semiconductor module) in which an integrated circuit is formed on the back surface of a substrate on which a pixel portion and a driver circuit are formed will be described with reference to FIG.
図5(A)には、半導体モジュールの表面の上面図を示し、図5(B)には、裏面の上面図、さらに図5(C)には、半導体モジュールの断面図を示す。なお、本実施の形態においては、図5(A)に示すようにフレキシブルな形状を有する可撓性基板を用いてパネルを形成することにより、可撓性基板上にも素子形成層が容易に形成できる固着のメリットを生かすことができるので、より好ましい。 5A shows a top view of the front surface of the semiconductor module, FIG. 5B shows a top view of the back surface, and FIG. 5C shows a cross-sectional view of the semiconductor module. Note that in this embodiment mode, an element formation layer can be easily formed over a flexible substrate by forming a panel using a flexible substrate having a flexible shape as illustrated in FIG. Since the merit of the fixation which can be formed can be utilized, it is more preferable.
パネル500には、画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)が設けられており、これらと外部電源(図示せず)、および外部回路(図示せず)とを電気的に接続するためのFPC508が、接着剤509によりパネル500上に貼り付けられている。 The panel 500 is provided with a pixel portion 505 and a driving circuit (a signal line driving circuit 507 and a scanning line driving circuit 506), and these, an external power source (not shown), and an external circuit (not shown). FPC 508 for electrically connecting the two is attached to panel 500 with adhesive 509.
また、パネル500の裏面には、図5(B)に示すように剥離技術(2回剥離)により集積回路512(コントローラ501、CPU502、メモリ503)が形成されたチップが貼り付けられている。 Further, a chip on which an integrated circuit 512 (controller 501, CPU 502, memory 503) is formed by a separation technique (two-time separation) is attached to the back surface of the panel 500 as shown in FIG.
なお、これらの集積回路512(コントローラ501、CPU502、メモリ503)は、可撓性の補助基板上に固着された後、パネル500に貼り付けられるため、パネル500が、可撓性基板で、パネル500の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。 Note that these integrated circuits 512 (the controller 501, the CPU 502, and the memory 503) are fixed on a flexible auxiliary substrate and then attached to the panel 500. Therefore, the panel 500 is a flexible substrate, and the panel Even when the shape of 500 is curved and a physical force is applied, the shape itself can cope with a change in the shape of the flexible shape, so that it can be used without impairing its function.
また、図5(C)に示すようにパネルの表面に形成された画素部および駆動回路と、パネルの裏面に形成された集積回路(コントローラ501、CPU502、メモリ503)は、補助配線513により電気的に接続されている。なお、補助配線513を形成する材料としては、Au、Cu、Al、Al−Si、またはAu合金等を用いることができる。 As shown in FIG. 5C, a pixel portion and a driver circuit formed on the front surface of the panel and an integrated circuit (controller 501, CPU 502, memory 503) formed on the back surface of the panel are electrically connected by an auxiliary wiring 513. Connected. Note that Au, Cu, Al, Al—Si, an Au alloy, or the like can be used as a material for forming the auxiliary wiring 513.
また、本実施の形態において、FPC508は、パネルの裏面に接着剤509により貼り付けられており、パネルの裏面に貼り付けられた集積回路512(コントローラ501、CPU502、メモリ503)と電気的に接続され、さらに裏面に形成された配線(図示せず)、及び補助配線513を介して表面に形成された画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)とも電気的に接続される。 In this embodiment mode, the FPC 508 is attached to the back surface of the panel with an adhesive 509 and is electrically connected to the integrated circuit 512 (controller 501, CPU 502, memory 503) attached to the back surface of the panel. Further, a wiring (not shown) formed on the back surface, a pixel portion 505 formed on the front surface via an auxiliary wiring 513, and a driving circuit (signal line driving circuit 507, scanning line driving circuit 506) are also electrically connected. Connected to.
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。 Note that in this embodiment mode, an integrated circuit can be formed on the back surface of the panel and there is no need to provide an integrated circuit outside, so that space saving can be realized and the semiconductor device can be downsized. it can.
(実施の形態5)
本実施の形態5では、本発明に用いる剥離技術(2回剥離)について、図6、7を用いて詳細に説明する。
(Embodiment 5)
In the fifth embodiment, the peeling technique (two-time peeling) used in the present invention will be described in detail with reference to FIGS.
図6(A)には、第1の基板600上に金属層601、金属酸化物層602、および酸化物層603が順次積層され、その上に複数のTFTおよび配線を含む素子形成層604が形成された状態を示す。 6A, a metal layer 601, a metal oxide layer 602, and an oxide layer 603 are sequentially stacked over a first substrate 600, and an element formation layer 604 including a plurality of TFTs and wirings is formed thereover. The formed state is shown.
第1の基板600としては、ガラス基板、石英基板、プラスチック基板、セラミック基板、シリコン基板、金属基板またはステンレス基板を用いることができるが、本実施の形態では、ガラス基板であるAN100を用いることとする。 As the first substrate 600, a glass substrate, a quartz substrate, a plastic substrate, a ceramic substrate, a silicon substrate, a metal substrate, or a stainless steel substrate can be used. In this embodiment, the AN100 that is a glass substrate is used. To do.
そして、第1の基板600上に形成される金属層601に用いる材料としては、W、Ti、Ta、Mo、Nd、Ni、Co、Zr、Zn、Ru、Rh、Pd、Os、Ir、Ptから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。なお、金属層601の膜厚は10nm〜200nm、好ましくは50nm〜75nmとすればよい。 The materials used for the metal layer 601 formed on the first substrate 600 include W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, and Pt. Or a single layer made of an alloy material or a compound material containing the element as a main component, or a laminate thereof, or a nitride thereof such as titanium nitride, tungsten nitride, tantalum nitride, or molybdenum nitride. A single layer or a stacked layer thereof may be used. Note that the thickness of the metal layer 601 may be 10 nm to 200 nm, preferably 50 nm to 75 nm.
ここで、スパッタリング法により金属層601を形成する場合には、第1の基板600を固定するため、第1の基板600の周縁部付近における膜厚が不均一になりやすい。そのため、ドライエッチングによって周縁部のみを除去することが好ましいが、その際、第1の基板600もエッチングされないように、基板600と金属層601との間に酸化窒化シリコン膜からなる絶縁膜を100nm程度形成することもできる。 Here, when the metal layer 601 is formed by a sputtering method, the first substrate 600 is fixed, and thus the film thickness in the vicinity of the peripheral portion of the first substrate 600 tends to be nonuniform. Therefore, it is preferable to remove only the peripheral edge portion by dry etching. At that time, an insulating film made of a silicon oxynitride film is formed between the substrate 600 and the metal layer 601 so that the first substrate 600 is not etched. It can also be formed to the extent.
金属層601上には、金属酸化物層602および酸化物層603が形成されるが、本実施の形態では、まず酸化物層603を形成した後、金属層601の一部が後の工程において酸化され、金属酸化物層602となる場合について説明する。 A metal oxide layer 602 and an oxide layer 603 are formed over the metal layer 601, but in this embodiment, after the oxide layer 603 is formed first, a part of the metal layer 601 is formed in a later step. A case where the metal oxide layer 602 is oxidized is described.
すなわち、ここでは金属層601としてタングステンからなる層(膜厚10nm〜200nm、好ましくは50nm〜75nm)を形成し、さらに大気にふれることなく、酸化物層603、ここでは酸化シリコン層(膜厚150nm〜200nm)を積層形成する。酸化物層603の膜厚は、金属層601の膜厚の2倍以上とすることが望ましい。例えば、酸化シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を150nm〜200nmの膜厚とするのが好ましい。 That is, a layer made of tungsten (film thickness: 10 nm to 200 nm, preferably 50 nm to 75 nm) is formed as the metal layer 601 here, and the oxide layer 603, here a silicon oxide layer (film thickness 150 nm), without being exposed to the atmosphere. To 200 nm). It is desirable that the thickness of the oxide layer 603 be at least twice that of the metal layer 601. For example, the thickness of the silicon oxide film is preferably 150 nm to 200 nm by a sputtering method using a silicon oxide target.
また、酸化物層603上に形成される素子形成層604は、TFT(pチャネル型TFT、またはnチャネル型TFT)を適宜組み合わせて形成された素子を含む半導体装置、表示装置、または発光装置が形成される層のことをいう。ここで示すTFTは、下地膜605上の半導体膜の一部に形成された不純物領域606およびチャネル形成領域607、ゲート絶縁膜620、およびゲート電極608により構成され、配線609により電気的に接続されている。さらに、後で外部との接続を可能にする電極パッド610も形成されている。 The element formation layer 604 formed over the oxide layer 603 includes a semiconductor device, a display device, or a light-emitting device including elements formed by appropriately combining TFTs (p-channel TFTs or n-channel TFTs). This refers to the layer to be formed. The TFT shown here includes an impurity region 606 and a channel formation region 607 formed in part of the semiconductor film over the base film 605, a gate insulating film 620, and a gate electrode 608, and is electrically connected by a wiring 609. ing. Furthermore, an electrode pad 610 that enables connection to the outside later is also formed.
また、この素子形成層604を形成する際に、少なくとも水素を含む材料膜(半導体膜または金属膜)を形成した後に水素を含む材料膜中に含まれる水素を拡散するための熱処理を行う。この熱処理は420℃以上であればよく、素子形成層604の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜として水素を含むアモルファスシリコン膜をCVD法により成膜した後、結晶化させるため500℃以上の熱処理を行えば、加熱によりポリシリコン膜が形成できると同時に水素の拡散を行うことができる。 Further, when the element formation layer 604 is formed, a heat treatment for diffusing hydrogen contained in the material film containing hydrogen is performed after forming a material film (semiconductor film or metal film) containing at least hydrogen. This heat treatment may be performed at 420 ° C. or higher, and may be performed separately from the formation process of the element formation layer 604, or may be omitted. For example, if an amorphous silicon film containing hydrogen is formed as a material film containing hydrogen by a CVD method and then subjected to a heat treatment at 500 ° C. or higher for crystallization, a polysilicon film can be formed by heating and simultaneously hydrogen diffusion. It can be carried out.
なお、この熱処理を行うことにより、金属層601と酸化物層603との間に結晶構造を有する金属酸化物層602が形成される。なお、金属層601と酸化物層603とを積層形成する際に、金属膜601aと酸化シリコン膜602との間に2nm〜5nm程度形成されていたアモルファス状態の金属酸化物層(酸化タングステン膜)もこの熱処理により結晶構造を形成するため金属酸化物層602に含まれる。 Note that by performing this heat treatment, a metal oxide layer 602 having a crystal structure is formed between the metal layer 601 and the oxide layer 603. Note that when the metal layer 601 and the oxide layer 603 are stacked, an amorphous metal oxide layer (tungsten oxide film) formed between about 2 nm to 5 nm between the metal film 601a and the silicon oxide film 602 is formed. Is also included in the metal oxide layer 602 because a crystal structure is formed by this heat treatment.
本実施の形態では、素子形成層の一部を作製する工程において、金属酸化物層602が形成される場合について説明したが、本発明はこの方法に限られることはなく、金属層601を形成した後、金属酸化物層602を形成し、酸化物層603を形成する方法でも良い。 In this embodiment mode, the case where the metal oxide layer 602 is formed in the step of forming part of the element formation layer is described; however, the present invention is not limited to this method, and the metal layer 601 is formed. After that, the metal oxide layer 602 may be formed and the oxide layer 603 may be formed.
次に、図6(B)に示すように、素子形成層604上に有機樹脂層611を形成する。有機樹脂層611に用いる材料としては、水またはアルコール類に可溶な有機材料を用い、これを全面に塗布、硬化することにより形成する。この有機材料の組成としては、例えば、エポキシ系、アクリレート系、シリコン系等のいかなるものでもよい。具体的には、スピンコート法により水溶性樹脂(東亜合成製:VL−WSHL10)(膜厚30μm)を塗布し、仮硬化させるために2分間の露光を行ったあと、UV光を裏面から2.5分、表面から10分、合計12.5分の露光を行って本硬化させることにより有機樹脂層611が形成される。 Next, as illustrated in FIG. 6B, an organic resin layer 611 is formed over the element formation layer 604. As a material used for the organic resin layer 611, an organic material soluble in water or alcohols is used, and this is formed by applying and curing the entire surface. The composition of the organic material may be any material such as epoxy, acrylate, or silicon. Specifically, a water-soluble resin (manufactured by Toagosei Co., Ltd .: VL-WSHL10) (film thickness 30 μm) is applied by spin coating, exposure is performed for 2 minutes to temporarily cure, and then UV light is applied from the back surface 2 The organic resin layer 611 is formed by performing exposure for 5 minutes and exposure for a total of 12.5 minutes for 10 minutes from the surface.
なお、後の剥離を行いやすくするために、金属酸化物層602における密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿って金属層601または酸化物層603にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化物層603の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を0.1mm〜2mmとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的(部分的)に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。 Note that in order to facilitate subsequent peeling, treatment for partially reducing the adhesion in the metal oxide layer 602 is performed. The treatment for partially decreasing the adhesion is performed by partially irradiating the metal layer 601 or the oxide layer 603 with laser light along the periphery of the region to be peeled, or on the periphery of the region to be peeled. A process of damaging the inside of the oxide layer 603 or a part of the interface by locally applying a pressure along the outside. Specifically, a hard needle may be pressed vertically with a diamond pen or the like to move under a load. Preferably, a scriber device is used, the pushing amount is 0.1 mm to 2 mm, and the pressure is applied. In this way, it is important to create a part where peeling phenomenon is likely to occur before peeling, that is, a trigger, and by performing a pretreatment that selectively (partially) decreases adhesion, peeling is performed. Defects are eliminated and the yield is improved.
次に、第1の接着層612を形成することにより、有機樹脂層611上に第1の接着層612を介して第2の基板613を貼り付けることができる。なお、第1の接着層611を形成する材料としては、後の工程において、所定の処理を行うことにより接着性を弱めることのできる公知の材料を用いることができるが、本実施の形態では、後の工程において、光照射により接着力が低下する感光性の両面テープを用いる場合について説明する。 Next, the second substrate 613 can be attached to the organic resin layer 611 through the first adhesive layer 612 by forming the first adhesive layer 612. Note that as a material for forming the first adhesive layer 611, a known material that can weaken adhesiveness by performing a predetermined treatment in a later step can be used. A case where a photosensitive double-sided tape whose adhesive strength is reduced by light irradiation in a later step will be described.
さらに、第1の基板600の露出面にも同様に第2の接着層614を形成し、第2の接着層614を介して第3の基板615を貼り付ける。なお、第2の接着層614を形成する材料は、第1の接着層612と同様に両面テープを用いることとする。ここで貼り付けた第3の基板615は、後の剥離工程で第1の基板601が破損することを防ぐ。第2の基板613および第3の基板615としては、第1の基板600よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。 Further, the second adhesive layer 614 is similarly formed on the exposed surface of the first substrate 600, and the third substrate 615 is attached through the second adhesive layer 614. Note that as a material for forming the second adhesive layer 614, a double-sided tape is used as in the case of the first adhesive layer 612. The third substrate 615 attached here prevents the first substrate 601 from being damaged in a subsequent peeling step. As the second substrate 613 and the third substrate 615, a substrate having higher rigidity than the first substrate 600, for example, a quartz substrate or a semiconductor substrate is preferably used.
次に、上記密着性を部分的に低下させた領域側から剥離させ、金属層601が設けられている第1の基板600を物理的手段により引き剥がす。本実施の形態の場合には、金属層601および基板600を金属酸化物層602の部分において、比較的小さな力(例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等)で引き剥がすことができる。具体的には、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離させ、引き剥がすことができる。こうして、酸化物層603上に形成された素子形成層604を第1の基板600から分離することができる。剥離時の状態を図6(C)に示す。 Next, the first substrate 600 provided with the metal layer 601 is peeled off by physical means from the region side where the adhesion is partially reduced. In the case of this embodiment, the metal layer 601 and the substrate 600 are applied to the metal oxide layer 602 with a relatively small force (for example, a human hand, the wind pressure of a gas blown from a nozzle, an ultrasonic wave, etc.). Can be peeled off. Specifically, separation can be performed in the tungsten oxide film, at the interface between the tungsten oxide film and the silicon oxide film, or at the interface between the tungsten oxide film and the tungsten film. Thus, the element formation layer 604 formed over the oxide layer 603 can be separated from the first substrate 600. The state at the time of peeling is shown in FIG.
また、剥離により露出した表面には、金属酸化物層602の一部が残っており、これは、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となることから、露出面に残っている金属酸化物層602の一部を除去する処理を行うことが好ましい。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いることができる。その他、金属酸化物層602の一部が剥離しやすくなる温度(430℃)以下で、以降の工程を行っても良い。 In addition, a part of the metal oxide layer 602 remains on the surface exposed by peeling, and this causes a decrease in adhesion when the exposed surface is bonded to a substrate or the like in a later step. Therefore, it is preferable to perform a process of removing a part of the metal oxide layer 602 remaining on the exposed surface. In order to remove them, an alkaline aqueous solution such as an aqueous ammonia solution or an acidic aqueous solution can be used. In addition, the subsequent steps may be performed at a temperature (430 ° C.) or less at which part of the metal oxide layer 602 is easily peeled off.
次に、第3の接着層616を形成し、第3の接着層616を介して第4の基板617と酸化物層603(及び素子形成層604)とを接着する(図7(A))。なお、第1の接着層612により接着された第2の基板613と有機樹脂層611との密着性よりも、第3の接着層616により接着された酸化物層603(及び素子形成層604)と第4の基板617との密着性の方が高いことが重要である。 Next, a third adhesive layer 616 is formed, and the fourth substrate 617 and the oxide layer 603 (and the element formation layer 604) are bonded to each other through the third adhesive layer 616 (FIG. 7A). . Note that the oxide layer 603 (and the element formation layer 604) bonded by the third bonding layer 616 is more preferable than the adhesion between the second substrate 613 bonded by the first bonding layer 612 and the organic resin layer 611. It is important that the adhesion between the substrate and the fourth substrate 617 is higher.
第4の基板617としては、ガラス基板、石英基板、セラミック基板、可撓性基板(プラスチック基板)、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、本実施の形態では可撓性を有する基板を用いることが好ましい。なお、第4の基板617には、貼り付けられた素子形成層との電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、LSIの分野において、チップを貼り付ける基板(ダイともいう)に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。 As the fourth substrate 617, a glass substrate, a quartz substrate, a ceramic substrate, a flexible substrate (plastic substrate), a silicon substrate, a metal substrate, a stainless steel substrate, or the like can be used; however, in this embodiment mode, a flexible substrate is used. It is preferable to use a substrate having a property. Note that a wiring for obtaining electrical connection with the attached element formation layer needs to be formed over the fourth substrate 617. Note that, as a method of forming a wiring, a known method used in the case of forming a wiring on a substrate (also referred to as a die) to which a chip is attached in the field of LSI can be used, and thus description thereof is omitted.
さらに、本発明における素子形成層は、50μm以下の薄膜であることから、第4の基板617表面における凹凸により、素子形成層604に含まれる素子破壊、接続破壊等が生じないように第4の基板617の表面に平坦化膜を形成しても良い。 Furthermore, since the element formation layer in the present invention is a thin film having a thickness of 50 μm or less, the fourth substrate 617 has a fourth surface so as not to cause element breakdown, connection breakdown, or the like included in the element formation layer 604 due to unevenness on the surface of the fourth substrate 617. A planarization film may be formed on the surface of the substrate 617.
また、第3の接着層616に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませることにより、高い熱伝導性を持たせることがより好ましい。 The material used for the third adhesive layer 616 includes various curable adhesives such as a reactive curable adhesive, a thermosetting adhesive, a photocurable adhesive such as an ultraviolet curable adhesive, and an anaerobic adhesive. Is mentioned. More preferably, it is more preferable to provide high thermal conductivity by including powder or filler made of silver, nickel, aluminum, aluminum nitride.
次に、第2の基板613側から紫外線を照射することにより、第1の接着層612に用いている両面テープの接着力を低下させ、素子形成層604から第2の基板613を分離させる(図7(B))。さらに、ここで露出した表面を水洗することにより、第1の接着層612および有機樹脂層611を溶かして除去することができる(図7(C))。 Next, the adhesive force of the double-sided tape used for the first adhesive layer 612 is reduced by irradiating ultraviolet rays from the second substrate 613 side, and the second substrate 613 is separated from the element formation layer 604 ( FIG. 7 (B)). Further, by washing the exposed surface with water, the first adhesive layer 612 and the organic resin layer 611 can be dissolved and removed (FIG. 7C).
なお、素子形成層604が、画素部、および駆動回路である場合には、図7(C)に示すように形成される。(ただし、画素部の場合には、図7(C)の形状を得た後、TFTと電気的に接続された素子が形成される。)一方、素子形成層604が、集積回路(コントローラ、CPU、メモリ)である場合にも、本実施の形態で説明した剥離技術を用いて形成することができる。すなわち、図7(A)に示す第4の基板617として、予め配線が形成されている可撓性の補助基板を用いればよく、バンプを介して、画素部および駆動回路が形成されている基板の裏面に貼り付ければよい。 Note that in the case where the element formation layer 604 is a pixel portion and a driver circuit, the element formation layer 604 is formed as illustrated in FIG. (However, in the case of the pixel portion, after obtaining the shape of FIG. 7C, an element electrically connected to the TFT is formed.) On the other hand, the element formation layer 604 includes an integrated circuit (controller, In the case of a CPU or a memory), the separation technique described in this embodiment mode can be used. That is, as the fourth substrate 617 illustrated in FIG. 7A, a flexible auxiliary substrate on which wiring is formed in advance may be used, and a substrate on which a pixel portion and a driver circuit are formed through bumps. What is necessary is just to affix on the back surface.
以上により、本実施の形態に説明した剥離技術を用いることにより、実施の形態1〜実施の形態4を実施することができる。 As described above, Embodiments 1 to 4 can be performed by using the peeling technique described in this embodiment.
(実施の形態6)
本実施の形態6では、同一基板上にnチャネル型TFT及びpチャネル型TFTを同時に作製する方法について、図8、図9を用いて説明する。
(Embodiment 6)
In Embodiment Mode 6, a method for simultaneously manufacturing an n-channel TFT and a p-channel TFT over the same substrate will be described with reference to FIGS.
基板800としては、石英基板、半導体基板、セラミックス基板、金属基板等を用いることができるが、本実施の形態ではガラス基板(#1737)を用いる。 As the substrate 800, a quartz substrate, a semiconductor substrate, a ceramic substrate, a metal substrate, or the like can be used. In this embodiment, a glass substrate (# 1737) is used.
次に基板800上に下地絶縁膜804としてプラズマCVD法で成膜温度300℃、原料ガスSiH4、N2Oから作製される酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)を100nmの厚さに積層形成し、さらに大気解放せず連続的にプラズマCVD法で成膜温度300℃、成膜ガスSiH4で非晶質構造を有する半導体層(ここでは非晶質シリコン層)を54nmの厚さで形成する。この非晶質シリコン層は水素を含んでおり、後の熱処理によって水素を拡散させ、物理的手段で酸化物層の層内、あるいは界面において剥離することができる。 Next, a silicon oxynitride film (composition ratio: Si = 32%, O = 59%) formed from a source gas SiH 4 and N 2 O by a plasma CVD method as a base insulating film 804 on the substrate 800 is formed. N = 7%, H = 2%) are laminated to a thickness of 100 nm, and further have an amorphous structure with a film forming temperature of 300 ° C. and a film forming gas of SiH 4 by plasma CVD without being released to the atmosphere. A semiconductor layer (here, an amorphous silicon layer) is formed with a thickness of 54 nm. This amorphous silicon layer contains hydrogen, and can be peeled off in the oxide layer or at the interface by physical means by diffusing hydrogen by a subsequent heat treatment.
次に、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜(ここではポリシリコン層)を形成する。ここでは脱水素化のための熱処理(500℃、1時間)の後、結晶化のための熱処理(550℃、4時間)を行って結晶構造を有するシリコン膜を得る。また、この脱水素化のための熱処理(500℃、1時間)は、非晶質シリコン膜に含まれる水素をW膜と酸化シリコン膜との界面に拡散する熱処理を兼ねている。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いるが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。 Next, a nickel acetate salt solution containing 10 ppm of nickel in terms of weight is applied with a spinner. Instead of coating, a method of spreading nickel element over the entire surface by sputtering may be used. Next, heat treatment is performed for crystallization, so that a semiconductor film having a crystal structure (here, a polysilicon layer) is formed. Here, after heat treatment for dehydrogenation (500 ° C., 1 hour), heat treatment for crystallization (550 ° C., 4 hours) is performed to obtain a silicon film having a crystal structure. The heat treatment for dehydrogenation (500 ° C., 1 hour) also serves as a heat treatment for diffusing hydrogen contained in the amorphous silicon film to the interface between the W film and the silicon oxide film. Although a crystallization technique using nickel as a metal element for promoting crystallization of silicon is used here, other known crystallization techniques such as a solid phase growth method and a laser crystallization method may be used.
次に、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光(XeCl:波長308nm)の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長400nm以下のエキシマレーザー光や、YAGレーザーの第2高調波、第3高調波を用いる。ここでは、繰り返し周波数10〜1000Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて100〜500mJ/cm2に集光し、90〜95%のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数30Hz、エネルギー密度470mJ/cm2でレーザー光の照射を大気中で行う。 Next, after removing the oxide film on the surface of the silicon film having a crystal structure with dilute hydrofluoric acid or the like, laser light (XeCl: wavelength 308 nm) for increasing the crystallization rate and repairing defects left in the crystal grains Irradiation is performed in air or in an oxygen atmosphere. As the laser light, excimer laser light having a wavelength of 400 nm or less, and second harmonic and third harmonic of YAG laser are used. Here, a pulsed laser beam having a repetition frequency of about 10 to 1000 Hz is used, the laser beam is condensed to 100 to 500 mJ / cm 2 by an optical system, and irradiated with an overlap rate of 90 to 95%, and the silicon film surface May be scanned. Here, laser light irradiation is performed in the atmosphere at a repetition frequency of 30 Hz and an energy density of 470 mJ / cm 2 .
なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いる例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。 Note that since the reaction is performed in the air or in an oxygen atmosphere, an oxide film is formed on the surface by laser light irradiation. Although an example using a pulsed laser is shown here, a continuous wave laser may be used, and in order to obtain a crystal with a large grain size when crystallizing an amorphous semiconductor film, continuous wave is possible. It is preferable to apply a second to fourth harmonic of the fundamental wave using a solid-state laser. Typically, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) may be applied. In the case of using a continuous wave laser, laser light emitted from a continuous wave YVO 4 laser having an output of 10 W is converted into a harmonic by a non-linear optical element. There is also a method of emitting harmonics by putting a YVO 4 crystal and a nonlinear optical element in a resonator. Preferably, the laser beam is shaped into a rectangular or elliptical shape on the irradiation surface by an optical system, and the object to be processed is irradiated. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation may be performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.
次に、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を120秒処理して合計1〜5nmの酸化膜からなるバリア層を形成する。本実施の形態ではオゾン水を用いてバリア層を形成するが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマCVD法やスパッタ法や蒸着法などで1〜10nm程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。 Next, in addition to the oxide film formed by the laser beam irradiation, the surface is treated with ozone water for 120 seconds to form a barrier layer made of an oxide film having a total thickness of 1 to 5 nm. In this embodiment mode, a barrier layer is formed using ozone water. However, a method of oxidizing a surface of a semiconductor film having a crystal structure by irradiation with ultraviolet rays in an oxygen atmosphere or a surface of a semiconductor film having a crystal structure by oxygen plasma treatment A barrier layer may be formed by depositing an oxide film having a thickness of about 1 to 10 nm by a method such as oxidation, plasma CVD, sputtering, or vapor deposition. Further, the oxide film formed by laser light irradiation may be removed before forming the barrier layer.
次に、バリア層上にスパッタリング法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を10nm〜400nm、ここでは膜厚100nmで成膜する。本実施の形態では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比(SiH4:Ar)を1:99とし、成膜圧力を6.665Pa(0.05Torr)とし、RFパワー密度を0.087W/cm2とし、成膜温度を350℃とする。 Next, an amorphous silicon film containing an argon element serving as a gettering site is formed with a thickness of 10 to 400 nm, here 100 nm, over the barrier layer by a sputtering method. In this embodiment, the amorphous silicon film containing an argon element is formed in an atmosphere containing argon using a silicon target. In the case where an amorphous silicon film containing an argon element is formed using a plasma CVD method, the film formation conditions are a monosilane / argon flow rate ratio (SiH 4 : Ar) of 1:99 and a film formation pressure of 6.665 Pa. (0.05 Torr), RF power density is 0.087 W / cm 2, and film forming temperature is 350 ° C.
その後、650℃に加熱された炉に入れて3分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。 After that, heat treatment is performed for 3 minutes in a furnace heated to 650 ° C., and gettering is performed to reduce the nickel concentration in the semiconductor film having a crystal structure. A lamp annealing apparatus may be used instead of the furnace.
次に、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。 Next, the amorphous silicon film containing an argon element which is a gettering site is selectively removed using the barrier layer as an etching stopper, and then the barrier layer is selectively removed with dilute hydrofluoric acid. Note that during gettering, nickel tends to move to a region with a high oxygen concentration, and thus it is desirable to remove the barrier layer made of an oxide film after gettering.
次いで、得られた結晶構造を有するシリコン膜(ポリシリコン膜とも呼ばれる)の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層805、806を形成する。半導体層805、806を形成した後、レジストからなるマスクを除去する(図8(A))。 Next, after forming a thin oxide film with ozone water on the surface of the obtained silicon film having a crystal structure (also called a polysilicon film), a mask made of resist is formed and etched into a desired shape to form islands. The separated semiconductor layers 805 and 806 are formed. After the semiconductor layers 805 and 806 are formed, the resist mask is removed (FIG. 8A).
次に、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜807となるシリコンを主成分とする絶縁膜を形成する。本実施の形態では、プラズマCVD法により115nmの厚さで酸化シリコン膜を形成する(図8(B))。 Next, the oxide film is removed with an etchant containing hydrofluoric acid, and at the same time, the surface of the silicon film is washed, and then an insulating film containing silicon as a main component to be the gate insulating film 807 is formed. In this embodiment, a silicon oxide film is formed with a thickness of 115 nm by a plasma CVD method (FIG. 8B).
さらに、ゲート絶縁膜807上に膜厚20〜100nmの第1の導電膜808と、膜厚100〜400nmの第2の導電膜809とを積層形成する。本実施の形態では、ゲート絶縁膜807上に膜厚50nmの窒化タンタル膜、膜厚370nmのタングステン膜を順次積層する。 Further, a first conductive film 808 with a thickness of 20 to 100 nm and a second conductive film 809 with a thickness of 100 to 400 nm are stacked over the gate insulating film 807. In this embodiment, a tantalum nitride film with a thickness of 50 nm and a tungsten film with a thickness of 370 nm are sequentially stacked over the gate insulating film 807.
第1の導電膜808及び第2の導電膜809を形成する導電性材料としてはTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第1の導電膜808及び第2の導電膜809としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。 As a conductive material for forming the first conductive film 808 and the second conductive film 809, an element selected from Ta, W, Ti, Mo, Al, Cu, or an alloy material or compound containing the element as a main component Form with material. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an AgPdCu alloy may be used as the first conductive film 808 and the second conductive film 809. Further, the present invention is not limited to the two-layer structure. For example, a three-layer structure in which a 50 nm-thickness tungsten film, a 500 nm-thickness aluminum and silicon alloy (Al-Si) film, and a 30 nm-thickness titanium nitride film are sequentially stacked. Also good. In the case of a three-layer structure, tungsten nitride may be used instead of tungsten of the first conductive film, or aluminum instead of the aluminum and silicon alloy (Al-Si) film of the second conductive film. A titanium alloy film (Al—Ti) may be used, or a titanium film may be used instead of the titanium nitride film of the third conductive film. Moreover, a single layer structure may be sufficient.
次に、図8(C)に示すように光露光工程によりレジストからなるマスク810、811を形成し、ゲート電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。エッチングにはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いると良い。ICPエッチング法を用い、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。 Next, as shown in FIG. 8C, resist masks 810 and 811 are formed by a light exposure process, and a first etching process is performed to form gate electrodes and wirings. The first etching process is performed under the first and second etching conditions. For etching, an ICP (Inductively Coupled Plasma) etching method may be used. Using the ICP etching method, the film is formed into a desired taper shape by appropriately adjusting the etching conditions (the amount of power applied to the coil-type electrode, the amount of power applied to the substrate-side electrode, the electrode temperature on the substrate side, etc.) Can be etched. As an etching gas, Cl 2, BCl 3, SiCl 4, CCl 4 chlorine gas or CF 4 to the typified like, SF 6, fluorine-based gas NF 3 and the like typified, or O 2 as appropriate Can be used.
本実施の形態では、基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、12.5cm×12.5cmであり、コイル型の電極面積サイズ(ここではコイルの設けられた石英円板)は、直径25cmの円板である。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、Wのテーパー角は、約26°となる。この後、レジストからなるマスク810、811を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In this embodiment, 150 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. The electrode area size on the substrate side is 12.5 cm × 12.5 cm, and the coil-type electrode area size (here, the quartz disk provided with the coil) is a disk having a diameter of 25 cm. The W film is etched under this first etching condition so that the end portion of the first conductive layer is tapered. Under the first etching conditions, the etching rate with respect to W is 200.39 nm / min, the etching rate with respect to TaN is 80.32 nm / min, and the selection ratio of W with respect to TaN is about 2.5. Further, the taper angle of W is about 26 ° under this first etching condition. Thereafter, the resist masks 810 and 811 are not removed and the second etching conditions are changed, CF 4 and Cl 2 are used as etching gases, and the respective gas flow ratios are set to 30/30 (sccm). Etching was performed for about 30 seconds by applying 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa to generate plasma. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF 4 and Cl 2 are mixed, the W film and the TaN film are etched to the same extent. The etching rate for W under the second etching conditions is 58.97 nm / min, and the etching rate for TaN is 66.43 nm / min. Note that in order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%.
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。 In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °.
こうして、第1のエッチング処理により第1の導電層と第2の導電層からなる第1の形状の導電層812、813(第1の導電層812a、813aと第2の導電層812b、813b)を形成する。ゲート絶縁膜となる絶縁膜807は、10〜20nm程度エッチングされ、第1の形状の導電層812、813で覆われない領域が薄くなったゲート絶縁膜811となる。 Thus, the first shape conductive layers 812 and 813 (the first conductive layers 812a and 813a and the second conductive layers 812b and 813b) formed of the first conductive layer and the second conductive layer by the first etching treatment. Form. The insulating film 807 to be a gate insulating film is etched by about 10 to 20 nm to be a gate insulating film 811 in which a region not covered with the first shape conductive layers 812 and 813 is thinned.
次に、図8(D)に示すようにレジストからなるマスクを除去せずに第2のエッチング処理を行う。ここでは、エッチング用ガスにSF6とCl2とO2とを用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル型の電極に700WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを25秒行う。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング処理でのWに対するエッチング速度は227.3nm/min、TaNに対するエッチング速度は32.1nm/minであり、TaNに対するWの選択比は7.1であり、ゲート絶縁膜811であるSiONに対するエッチング速度は33.7nm/minであり、SiONに対するWの選択比は6.83である。このようにエッチングガス用ガスにSF6を用いた場合、ゲート絶縁膜811との選択比が高いので膜減りを抑えることができる。本実施の形態におけるゲート絶縁膜811の膜減りは8nm程度である。 Next, as shown in FIG. 8D, a second etching process is performed without removing the resist mask. Here, SF 6 , Cl 2, and O 2 are used as etching gases, the gas flow ratios are 24/12/24 (sccm), and 700 W of RF ( 13.56 MHz) Electric power is applied to generate plasma, and etching is performed for 25 seconds. 10 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. In the second etching process, the etching rate with respect to W is 227.3 nm / min, the etching rate with respect to TaN is 32.1 nm / min, the selection ratio of W with respect to TaN is 7.1, and the gate insulating film 811 is formed. The etching rate with respect to SiON is 33.7 nm / min, and the selection ratio of W with respect to SiON is 6.83. As described above, when SF 6 is used as the etching gas, the selectivity with respect to the gate insulating film 811 is high, so that film loss can be suppressed. The thickness reduction of the gate insulating film 811 in this embodiment is about 8 nm.
この第2のエッチング処理によりWのテーパー角を70°とすることができる。この第2のエッチング処理により第2の導電層814b、815bを形成する。このとき、第1の導電層は、ほとんどエッチングされず、第1の導電層814a、815aとなる。なお、第1の導電層814a、815aは、第1の導電層812a、813aとほぼ同一サイズである。実際には、第1の導電層の幅は、第2のエッチング処理前に比べて約0.3μm程度、即ち線幅全体で0.6μm程度後退する場合もあるがほとんどサイズに変化がない。 By this second etching process, the taper angle of W can be set to 70 °. By this second etching process, second conductive layers 814b and 815b are formed. At this time, the first conductive layer is hardly etched and becomes the first conductive layers 814a and 815a. Note that the first conductive layers 814a and 815a have substantially the same size as the first conductive layers 812a and 813a. Actually, the width of the first conductive layer may be about 0.3 μm, that is, the entire line width may be receded by about 0.6 μm as compared with that before the second etching process, but the size is hardly changed.
また、2層構造に代えて、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造とした場合、第1のエッチング処理における第1のエッチング条件としては、BCl3とCl2とO2とを原料ガスに用い、それぞれのガス流量比を65/10/5(sccm)とし、基板側(試料ステージ)に300WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に450WのRF(13.56MHz)電力を投入してプラズマを生成して117秒のエッチングを行えばよく、第1のエッチング処理における第2のエッチング条件としては、CF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行えばよく、第2のエッチング処理としてはBCl3とCl2を用い、それぞれのガス流量比を20/60(sccm)とし、基板側(試料ステージ)には100WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に600WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行えばよい。 In place of the two-layer structure, a three-layer structure in which a 50-nm-thick tungsten film, a 500-nm-thick aluminum and silicon alloy (Al-Si) film, and a 30-nm-thick titanium nitride film are sequentially stacked, As the first etching condition in the first etching process, BCl 3 , Cl 2, and O 2 are used as source gases, the respective gas flow ratios are set to 65/10/5 (sccm), and the substrate side (sample stage). ) 300W RF (13.56MHz) power is applied to the coil-type electrode at a pressure of 1.2Pa and 450W RF (13.56MHz) power is generated to generate plasma and perform etching for 117 seconds. Ebayoku, as the second etching conditions of the first etching treatment, CF 4 and using a Cl 2 and O 2, a ratio of respective gas flow rates is 25/25/10 (scc ), And 20 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma. The second etching process uses BCl 3 and Cl 2 , the gas flow ratio is 20/60 (sccm), and the substrate side (sample stage) is 100 W. RF (13.56 MHz) power is applied, 600 W RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1.2 Pa, plasma is generated, and etching is performed.
次に、レジストからなるマスク810を除去した後、次に、図9(A)に示すようにレジストからなるマスク818を形成し第1のドーピング処理を行う。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。なお、マスク818はpチャネル型TFTを形成する半導体膜及びその周辺の領域を保護するマスクである。 Next, after removing the resist mask 810, a resist mask 818 is formed as shown in FIG. 9A, and a first doping process is performed. The doping process may be performed by ion doping or ion implantation. Note that the mask 818 is a mask for protecting a semiconductor film forming a p-channel TFT and a peripheral region thereof.
第1のドーピング処理におけるイオンドープ法の条件はドーズ量を1.5×1015atoms/cm2とし、加速電圧を60〜100keVとしてリン(P)をドーピングする。なお、n型を付与する不純物元素として、典型的にはリン(P)または砒素(As)を用いることができる。ここでは、第2の導電層814b、815bをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク818で覆われた領域には添加されない。こうして、第1の不純物領域819と、第2の不純物領域820が形成される。第1の不純物領域819には1×1020〜1×1021/cm3の濃度範囲でn型を付与する不純物元素を添加されている。ここでは、第1の不純物領域と同じ濃度範囲の領域をn+領域とも呼ぶ。 The conditions of the ion doping method in the first doping process are that the dose is 1.5 × 10 15 atoms / cm 2 , the acceleration voltage is 60 to 100 keV, and phosphorus (P) is doped. Note that phosphorus (P) or arsenic (As) can be typically used as the impurity element imparting n-type conductivity. Here, impurity regions are formed in a self-aligned manner in the respective semiconductor layers using the second conductive layers 814b and 815b as a mask. Of course, it is not added to the region covered with the mask 818. Thus, a first impurity region 819 and a second impurity region 820 are formed. An impurity element imparting n-type conductivity is added to the first impurity region 819 in a concentration range of 1 × 10 20 to 1 × 10 21 / cm 3 . Here, a region having the same concentration range as the first impurity region is also referred to as an n + region.
また、第2の不純物領域820は第1の導電層815aにより第1の不純物領域819よりも低濃度に形成され、1×1018〜1×1019/cm3の濃度範囲でn型を付与する不純物元素を添加されることになる。なお、第2の不純物領域820は、テーパー形状である第1の導電層815aの部分を通過させてドーピングを行うため、テーパ−部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第2の不純物領域820と同じ濃度範囲の領域をn-領域とも呼ぶ。 The second impurity region 820 is formed by the first conductive layer 815a at a lower concentration than the first impurity region 819 and imparts n-type in a concentration range of 1 × 10 18 to 1 × 10 19 / cm 3. Impurity elements to be added are added. Note that the second impurity region 820 has a concentration gradient in which the impurity concentration increases toward the end of the tapered portion because doping is performed by passing the portion of the first conductive layer 815a having a tapered shape. ing. Here, a region having the same concentration range as the second impurity region 820 is also referred to as an n − region.
次いで、レジストからなるマスク818を除去した後、新たにレジストからなるマスク821を形成して図9(B)に示すように第2のドーピング処理を行う。 Next, after removing the resist mask 818, a new resist mask 821 is formed, and a second doping process is performed as shown in FIG. 9B.
上記第2のドーピング処理により、pチャネル型TFTを形成する半導体層にp型の導電型を付与する不純物元素が添加された第3の不純物領域822及び第4の不純物領域823を形成する。 Through the second doping process, a third impurity region 822 and a fourth impurity region 823 to which an impurity element imparting p-type conductivity is added are formed in the semiconductor layer for forming the p-channel TFT.
また、第3の不純物領域822には1×1020〜1×1021/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。尚、第3の不純物領域822には先の工程でリン(P)が添加された領域(n--領域)であるが、p型を付与する不純物元素の濃度がその1.5〜3倍添加されていて導電型はp型となっている。ここでは、第3の不純物領域822と同じ濃度範囲の領域をp+領域とも呼ぶ。 Further, an impurity element imparting p-type conductivity is added to the third impurity region 822 in a concentration range of 1 × 10 20 to 1 × 10 21 / cm 3 . Note that the third impurity region 822 region in the preceding step phosphorus (P) has been added - is a (n region), the concentration thereof 1.5-3 times the impurity element imparting p-type The conductivity type is p-type. Here, a region having the same concentration range as the third impurity region 822 is also referred to as a p + region.
また、第4の不純物領域823は第1の導電層815aのテーパー部と重なる領域に形成されるものであり、1×1018〜1×1020/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。ここでは、第4の不純物領域823と同じ濃度範囲の領域をp-領域とも呼ぶ。 The fourth impurity region 823 is formed in a region overlapping with the tapered portion of the first conductive layer 815a and imparts p-type in a concentration range of 1 × 10 18 to 1 × 10 20 / cm 3. Impurity elements are added. Here, a region having the same concentration range as the fourth impurity region 823 is also referred to as a p − region.
以上の工程により、それぞれの半導体層にn型またはp型の導電型を有する不純物領域が形成される。導電層814、815はTFTのゲート電極となる。 Through the above steps, an impurity region having n-type or p-type conductivity is formed in each semiconductor layer. The conductive layers 814 and 815 become TFT gate electrodes.
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法(RTA法)、或いはYAGレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。 Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation step may be a rapid thermal annealing method (RTA method) using a lamp light source, a method of irradiating a YAG laser or an excimer laser from the back surface, a heat treatment using a furnace, or a combination thereof. By different methods.
次に、第1の絶縁膜824を形成する。なお、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化酸化シリコン膜を用いる。勿論、この絶縁膜は窒化酸化シリコン膜に限定されるものでなく、窒化シリコン、酸化窒化シリコン、酸化シリコンといった絶縁膜を単層または積層構造として用いても良い。 Next, a first insulating film 824 is formed. Note that in this embodiment, a 50-nm-thick silicon nitride oxide film formed by a plasma CVD method is used. Needless to say, this insulating film is not limited to a silicon nitride oxide film, and an insulating film such as silicon nitride, silicon oxynitride, or silicon oxide may be used as a single layer or a stacked structure.
次に、第1の絶縁膜824上に第2の絶縁膜825を形成する。ここで形成される第2の絶縁膜825には、窒化シリコン、窒化酸化シリコン、酸化シリコンなどの絶縁膜を用いることができるが、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化シリコン膜を用いることとする。 Next, a second insulating film 825 is formed over the first insulating film 824. As the second insulating film 825 formed here, an insulating film such as silicon nitride, silicon nitride oxide, or silicon oxide can be used; in this embodiment, a film thickness of 50 nm formed by a plasma CVD method is used. This silicon nitride film is used.
次に、窒化シリコン膜からなる第2の絶縁膜825を形成した後、熱処理(300〜550℃で1〜12時間の熱処理)を行い、半導体層を水素化する工程を行う(図9(C))。この工程は第2の絶縁膜825に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、水素雰囲気下で350℃程度の熱処理や、プラズマ水素化(プラズマにより励起された水素を用いる)を行うこともできる。 Next, after a second insulating film 825 made of a silicon nitride film is formed, heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours) is performed to perform a step of hydrogenating the semiconductor layer (FIG. 9C )). This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the second insulating film 825. As other means for hydrogenation, heat treatment at about 350 ° C. or plasma hydrogenation (using hydrogen excited by plasma) can be performed in a hydrogen atmosphere.
次に、第2の絶縁膜825上に有機絶縁物材料からなる第3の絶縁膜826を形成する。ここでは、膜厚1.6μmのアクリル樹脂膜を形成する。次に、各不純物領域に達するコンタクトホール827を形成する。 Next, a third insulating film 826 made of an organic insulating material is formed over the second insulating film 825. Here, an acrylic resin film having a thickness of 1.6 μm is formed. Next, contact holes 827 that reach the impurity regions are formed.
なお、本実施の形態で用いるアクリル樹脂は感光性アクリルであるため、露光して現像することにより所望の位置を開孔することができる。また、第1の絶縁膜824および第2の絶縁膜825の一部のエッチングには、ドライエッチング法を用い、第1の絶縁膜824をエッチングストッパーとして第2の絶縁膜825のエッチングを行ってから、第1の絶縁膜824のエッチングを行う。これによりコンタクトホール827を得る。 Note that since the acrylic resin used in this embodiment mode is photosensitive acrylic, a desired position can be opened by exposure and development. Further, a part of the first insulating film 824 and the second insulating film 825 is etched by a dry etching method, and the second insulating film 825 is etched using the first insulating film 824 as an etching stopper. Then, the first insulating film 824 is etched. As a result, a contact hole 827 is obtained.
なお、本実施の形態では、有機樹脂膜で形成された第3の絶縁膜826を形成した後でコンタクトホールを形成する場合について説明したが、第3の絶縁膜826を形成する前に第2の絶縁膜825および第1の絶縁膜824をドライエッチングすることもできる。なお、この場合には、エッチング処理後、第3の絶縁膜826を形成する前に基板を熱処理(300〜550℃で1〜12時間の熱処理)するのが好ましい。 Note that although the case where a contact hole is formed after the third insulating film 826 formed using an organic resin film is described in this embodiment mode, the second insulating film 826 is formed before the third insulating film 826 is formed. The insulating film 825 and the first insulating film 824 can be dry-etched. Note that in this case, it is preferable that the substrate be heat-treated (300 to 550 ° C. for 1 to 12 hours) after the etching process and before the third insulating film 826 is formed.
そして、図9(D)に示すようにAl、Ti、Mo、W等を用いて配線828を形成することにより、nチャネル型TFT901、pチャネル型TFT902を同一基板上に形成することができる。 Then, as shown in FIG. 9D, by forming the wiring 828 using Al, Ti, Mo, W, or the like, the n-channel TFT 901 and the p-channel TFT 902 can be formed over the same substrate.
(実施の形態7)
本実施の形態7では、本発明における剥離技術により、半導体装置を量産する場合の工程について図10を用いて説明する。
(Embodiment 7)
In this Embodiment 7, the process in the case of mass-producing a semiconductor device with the peeling technique in this invention is demonstrated using FIG.
図10(A)には、大型の可撓性基板上に固着される素子形成層を作製する工程を示すものであり、図10(B)は、大型の可撓性基板上になされる処理工程について示すものである。 FIG. 10A shows a process for manufacturing an element formation layer fixed on a large flexible substrate, and FIG. 10B shows a process performed on the large flexible substrate. It shows about a process.
図10(A)における素子形成層の作製工程(a〜e)は、実施の形態5において説明するのと同様であるので、材料や処理条件などの詳細な説明は省略する。 Since the element formation layer manufacturing steps (a to e) in FIG. 10A are the same as those described in Embodiment Mode 5, detailed description of materials, processing conditions, and the like is omitted.
すなわち、工程aにおいて、第1の基板931上にTFT932を含む素子形成層930が形成され、工程bにおいて、TFT932上に有機樹脂層933が形成される。次に、工程cにおいて、接着層934を介して第2の基板935が貼り付けられた後、工程dにおいて、第1の基板931が剥離される。なお、工程dで得られた状態が複数の回路を有する場合には、回路毎に工程eにおいて、分断される。 That is, in the process a, the element formation layer 930 including the TFT 932 is formed on the first substrate 931, and in the process b, the organic resin layer 933 is formed on the TFT 932. Next, in step c, the second substrate 935 is attached via the adhesive layer 934, and then in step d, the first substrate 931 is peeled off. Note that, when the state obtained in the step d includes a plurality of circuits, the circuit is divided in the step e.
図10(B)において、可撓性基板900は、ロール901に巻き付けられており、これを順次、送りロール911により図の右方向へ移動させながら処理を行う。 In FIG. 10B, a flexible substrate 900 is wound around a roll 901, and processing is performed while sequentially moving the flexible substrate 900 to the right in the figure by a feed roll 911.
まず、第1の工程において、粘着フィルム902が圧着ロール(903、904)により可撓性基板900上に貼り付けられる。粘着フィルム902が形成されたところで、図10(A)の工程eにおいて形成された状態の素子形成層を工程2において貼り付ける。 First, in the first step, the pressure-sensitive adhesive film 902 is attached to the flexible substrate 900 by the pressure-bonding rolls (903, 904). When the pressure-sensitive adhesive film 902 is formed, the element formation layer formed in the step e of FIG.
次に、第3の工程では、素子形成層を貼り付けた可撓性基板にUV照射室905で、UV照射することにより、接着層934の接着力を低下させ、剥離手段906で、第2の基板935を除去した後、洗浄室907において基板上面を洗浄し、有機樹脂層933を除去する。 Next, in the third step, the adhesive force of the adhesive layer 934 is reduced by irradiating the flexible substrate with the element formation layer attached thereto in the UV irradiation chamber 905, and the peeling means 906 performs the second step. After the substrate 935 is removed, the upper surface of the substrate is washed in the washing chamber 907 and the organic resin layer 933 is removed.
さらに、本実施の形態では、第4の工程として保護膜を形成する。なお、ここでは、紫外線硬化樹脂等の有機材料を用い、塗布手段908を用いて塗布する。その後、UV照射室909によりUV照射し、有機材料を硬化させることにより保護膜を形成することができる。 Further, in this embodiment, a protective film is formed as the fourth step. Note that here, an organic material such as an ultraviolet curable resin is used, and coating is performed using the coating unit 908. Thereafter, the protective film can be formed by irradiating UV in the UV irradiation chamber 909 and curing the organic material.
最後に、第5の工程では、固着された素子形成層毎にカッター910により分断される。 Finally, in the fifth step, each of the fixed element forming layers is divided by the cutter 910.
以上の様に、大型の可撓性基板上に複数の素子形成層を固着することにより、連続的な処理が可能となり、なおかつ大量生産が可能となるためスループットが向上し、さらに生産コストの低減を図ることが可能となる。 As described above, by sticking a plurality of element formation layers on a large flexible substrate, continuous processing is possible and mass production is possible, improving throughput and reducing production costs. Can be achieved.
(実施の形態8)
本実施の形態8では、剥離技術によりCPUを形成した場合における機能および構成について図11を用いて説明する。
(Embodiment 8)
In the eighth embodiment, the function and configuration when a CPU is formed by a peeling technique will be described with reference to FIG.
まず、オペコードがデータバスインターフェース1101に入力されると、解析回路1103(Instruction Decoderともいう)においてコードが解読され、信号が制御信号発生回路1104(CPU Timing Control)に入力される。信号が入力されると、制御信号発生回路1104から、演算回路1109(以下、ALUと示す)、および記憶回路1110(以下、Registerと示す)に制御信号が出力される。 First, when the operation code is input to the data bus interface 1101, the analysis circuit 1103 (also referred to as instruction decoder) decodes the code, and the signal is input to the control signal generation circuit 1104 (CPU Timing Control). When a signal is input, a control signal is output from the control signal generation circuit 1104 to the arithmetic circuit 1109 (hereinafter referred to as ALU) and the storage circuit 1110 (hereinafter referred to as Register).
なお、制御信号発生回路1104には、ALU1109を制御するALUコントローラ1105(以下、ACONと示す)、Register1110を制御する回路1106(以下、RCONと示す)、タイミングを制御するタイミングコントローラ1107(以下、TCONと示す)、および割り込みを制御する割り込みコントローラ1108(以下、ICONと示す)を含むものとする。 The control signal generation circuit 1104 includes an ALU controller 1105 that controls the ALU 1109 (hereinafter referred to as ACON), a circuit 1106 that controls the Register 1110 (hereinafter referred to as RCON), and a timing controller 1107 that controls timing (hereinafter referred to as TCON). And an interrupt controller 1108 (hereinafter referred to as ICON) for controlling interrupts.
一方、オペランドがデータバスインターフェース1101に入力されると、ALU1109、およびRegister1110に出力される。そして、制御信号発生回路1104から入力された制御信号に基づく処理(例えば、メモリリードサイクル、メモリライトサイクル、あるいはI/Oリードサイクル、I/Oライトサイクル等)がなされる。 On the other hand, when the operand is input to the data bus interface 1101, it is output to the ALU 1109 and the Register 1110. Then, processing (for example, a memory read cycle, a memory write cycle, an I / O read cycle, an I / O write cycle, or the like) based on a control signal input from the control signal generation circuit 1104 is performed.
なお、Register1110は、汎用レジスタ、スタックポインタ(SP)、プログラムカウンタ(PC)等により構成される。 The Register 1110 includes a general-purpose register, a stack pointer (SP), a program counter (PC), and the like.
また、アドレスコントローラー1111(以下、ADRCと示す)は、16ビットのアドレスを出力する。 An address controller 1111 (hereinafter referred to as ADRC) outputs a 16-bit address.
なお、本実施の形態に示したCPUの構成は、本発明の半導体チップに含まれるCPUの一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す以外の構造を有する公知のCPUを用いて本発明の半導体チップを完成させることも可能である。 Note that the configuration of the CPU described in this embodiment is an example of a CPU included in the semiconductor chip of the present invention, and does not limit the configuration of the present invention. Therefore, the semiconductor chip of the present invention can be completed using a known CPU having a structure other than that shown in this embodiment mode.
さらに、図11で説明した構成のCPUの動作におけるタイミングチャートを図12に示す。図12に示すCPUへの入力信号としては、CLK(クロック信号)があり、図11においてSystem Clockとして入力される信号である。その他に図11の制御信号発生回路1104に入力されるRESET(リセット信号)や、データバスインターフェース1101に入力される信号(D0〜D7)(オペコードやオペランド)がそれぞれ入力される。また、CPUからの出力信号としては、MREQ(メモリーリクエスト)、RD(リード信号)、WD(ライト信号)がそれぞれ出力される。なお、この場合における動作周波数は5MHzとする。 Further, FIG. 12 shows a timing chart in the operation of the CPU having the configuration described in FIG. As an input signal to the CPU shown in FIG. 12, there is CLK (clock signal), which is a signal inputted as System Clock in FIG. In addition, RESET (reset signal) input to the control signal generation circuit 1104 in FIG. 11 and signals (D 0 to D 7 ) (opcode and operand) input to the data bus interface 1101 are input. In addition, MREQ (memory request), RD (read signal), and WD (write signal) are output as output signals from the CPU. In this case, the operating frequency is 5 MHz.
次に、図13、図14に本実施の形態で説明したCPUの写真を示す。図13(A)は、同一基板上に複数のCPUが形成されている様子を示す写真である。なお、ここで示すCPUは、実施の形態5で説明した方法を用いることにより形成することができる。また、図7で示す第4の基板617が可撓性基板で形成されているために、図13(A)に示すような湾曲した形状を取ることができる。また、図13(B)には、図13(A)で同一基板上に複数形成されたCPUを1つに切り離し、FPCを接続した様子を示す。 Next, FIGS. 13 and 14 show photographs of the CPU described in this embodiment. FIG. 13A is a photograph showing a state in which a plurality of CPUs are formed on the same substrate. Note that the CPU shown here can be formed by using the method described in Embodiment Mode 5. In addition, since the fourth substrate 617 illustrated in FIG. 7 is formed using a flexible substrate, a curved shape illustrated in FIG. FIG. 13B illustrates a state in which a plurality of CPUs formed over the same substrate in FIG. 13A are separated into one and an FPC is connected.
さらに、図14(A)は、CPUの一部を示す写真であり、図14(B)に示すのは、本発明により形成されたCPUを音響装置の一部に組み込んだ様子を示す写真である。すなわち、本発明により形成されたCPUを従来のCPUと同様に駆動させることができる。 Further, FIG. 14A is a photograph showing a part of the CPU, and FIG. 14B is a photograph showing a state in which the CPU formed according to the present invention is incorporated in a part of the audio device. is there. That is, the CPU formed according to the present invention can be driven in the same manner as a conventional CPU.
(実施の形態9)
本実施の形態9では、実施の形態1〜4において示したようにモジュールの様々な部分に剥離技術を用いて形成された集積回路を組み込むことにより様々な電子機器を完成させることができる。
(Embodiment 9)
In the ninth embodiment, as shown in the first to fourth embodiments, various electronic devices can be completed by incorporating integrated circuits formed by using a peeling technique in various portions of the module.
これらの電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置)等が挙げられる。これら電子機器の具体例を図15に示す。 These electronic devices include video cameras, digital cameras, head-mounted displays, (goggles type displays), car navigation systems, projectors, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, portable game consoles or electronic A device provided with a display device capable of reproducing a recording medium such as a book and displaying an image thereof. Specific examples of these electronic devices are shown in FIGS.
図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。なお、表示部2003のモジュールは、剥離技術を用いて形成された集積回路を有している。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用装置が含まれる。 FIG. 15A illustrates a display device, which includes a housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. Note that the module of the display portion 2003 includes an integrated circuit formed using a separation technique. The display device includes all information display devices such as a personal computer, a TV broadcast reception, and an advertisement display.
図15(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。なお、表示部2203のモジュールは、剥離技術を用いて形成された集積回路を有している。 FIG. 15B shows a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. Note that the module of the display portion 2203 includes an integrated circuit formed using a separation technique.
図15(C)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。なお、表示部2302のモジュールは、剥離技術を用いて形成された集積回路を有している。 FIG. 15C illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. Note that the module of the display portion 2302 includes an integrated circuit formed using a peeling technique.
図15(D)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカー部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 FIG. 15D shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet.
図15(E)は携帯書籍(電子書籍)であり、本体2501、表示部2502、記憶媒体2503、操作スイッチ2504、アンテナ2505等を含む。なお、表示部2502のモジュールは、剥離技術を用いて形成された集積回路を有している。 FIG. 15E illustrates a portable book (electronic book) which includes a main body 2501, a display portion 2502, a storage medium 2503, operation switches 2504, an antenna 2505, and the like. Note that the module of the display portion 2502 includes an integrated circuit formed using a peeling technique.
図15(F)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。なお、表示部2602のモジュールは、剥離技術を用いて形成された集積回路を有している。 FIG. 15F illustrates a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control reception portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, and an eyepiece. Part 2610 and the like. Note that the module of the display portion 2602 includes an integrated circuit formed using a peeling technique.
ここで図15(G)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。なお、表示部2703のモジュールは、剥離技術を用いて形成された集積回路を有している。 Here, FIG. 15G shows a cellular phone, which includes a main body 2701, a housing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708, and the like. Note that the module of the display portion 2703 includes an integrated circuit formed using a separation technique.
以上の様に、本発明により作製された集積回路を有するモジュールの適用範囲は極めて広く、あらゆる分野の応用製品に適用することが可能である。 As described above, the application range of the module including an integrated circuit manufactured according to the present invention is extremely wide and can be applied to application products in various fields.
Claims (5)
前記酸化物層上に、薄膜トランジスタを含む素子形成層を形成し、Forming an element formation layer including a thin film transistor on the oxide layer;
前記基板と前記素子形成層とを、前記金属酸化物層の層内、前記金属酸化物と前記酸化物層との界面、又は前記金属酸化物層と前記金属層との界面で剥離し、The substrate and the element formation layer are separated at the interface between the metal oxide and the oxide layer, or at the interface between the metal oxide layer and the metal layer, in the metal oxide layer,
プラスチックからなる可撓性基板上に前記素子形成層を接着し、Adhering the element forming layer on a flexible substrate made of plastic,
配線を有するフレキシブルプリント配線基板上に前記可撓性基板を貼り付け、前記配線と前記素子形成層を電気的に接続することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, comprising: attaching a flexible substrate on a flexible printed wiring board having wiring; and electrically connecting the wiring and the element formation layer.
前記酸化物層上に、薄膜トランジスタを含む素子形成層を形成し、Forming an element formation layer including a thin film transistor on the oxide layer;
剥離しようとする領域の周縁に沿ってレーザー光を部分的に照射する処理、又は剥離しようとする領域の周縁に沿って外部から局所的に圧力を加える処理を行った後、前記基板と前記素子形成層とを、前記金属酸化物層の層内、前記金属酸化物と前記酸化物層との界面、又は前記金属酸化物層と前記金属層との界面で剥離し、The substrate and the element after performing a process of partially irradiating a laser beam along the periphery of the region to be peeled or a process of locally applying pressure from the outside along the periphery of the region to be peeled The forming layer is peeled off in the metal oxide layer, at the interface between the metal oxide and the oxide layer, or at the interface between the metal oxide layer and the metal layer,
プラスチックからなる可撓性基板上に前記素子形成層を接着し、Adhering the element forming layer on a flexible substrate made of plastic,
配線を有するフレキシブルプリント配線基板上に前記可撓性基板を貼り付け、前記配線と前記素子形成層を電気的に接続することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, comprising: attaching a flexible substrate on a flexible printed wiring board having wiring; and electrically connecting the wiring and the element formation layer.
前記フレキシブルプリント配線基板上に、バンプを介して前記可撓性基板を貼り付けることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein the flexible substrate is attached to the flexible printed wiring board through bumps.
前記金属層は、タングステンからなる層であり、The metal layer is a layer made of tungsten,
前記金属酸化物層は、酸化タングステンからなる層であり、The metal oxide layer is a layer made of tungsten oxide,
前記酸化物層は、酸化シリコンからなる層であることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the oxide layer is a layer made of silicon oxide.
前記素子形成層の厚さは、50μm以下であることを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein the element formation layer has a thickness of 50 μm or less.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004014305A JP4689168B2 (en) | 2003-01-22 | 2004-01-22 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003014034 | 2003-01-22 | ||
JP2003014034 | 2003-01-22 | ||
JP2004014305A JP4689168B2 (en) | 2003-01-22 | 2004-01-22 | Method for manufacturing semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010168076A Division JP5073020B2 (en) | 2003-01-22 | 2010-07-27 | Method for manufacturing semiconductor device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004246351A JP2004246351A (en) | 2004-09-02 |
JP2004246351A5 JP2004246351A5 (en) | 2007-03-08 |
JP4689168B2 true JP4689168B2 (en) | 2011-05-25 |
Family
ID=33032004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004014305A Expired - Fee Related JP4689168B2 (en) | 2003-01-22 | 2004-01-22 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4689168B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5008289B2 (en) * | 2004-09-24 | 2012-08-22 | 株式会社半導体エネルギー研究所 | Manufacturing method and peeling method of semiconductor device |
JP4907144B2 (en) * | 2005-10-14 | 2012-03-28 | シャープ株式会社 | Display module and electronic device |
JP5548395B2 (en) * | 2008-06-25 | 2014-07-16 | 株式会社半導体エネルギー研究所 | Method for manufacturing SOI substrate |
US9911858B2 (en) * | 2010-12-28 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
CN109075079B (en) | 2016-04-22 | 2022-04-15 | 株式会社半导体能源研究所 | Peeling method and method for manufacturing flexible device |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178678U (en) * | 1983-05-13 | 1984-11-29 | 三洋電機株式会社 | display device |
JPH08262474A (en) * | 1995-03-22 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
JPH09312349A (en) * | 1996-03-18 | 1997-12-02 | Sony Corp | Thin film semiconductor device and manufacture of ic card |
JPH10125931A (en) * | 1996-08-27 | 1998-05-15 | Seiko Epson Corp | Transfer of thin film element, thin film element, thin film integrated circuit device, active materix substrate and liquid crystal display device |
JPH10223495A (en) * | 1997-02-04 | 1998-08-21 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device having flexible structure and manufacture thereof |
JPH1126733A (en) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | Transfer method of thin film device, thin film device, thin film integrated circuit device, active matrix substrate, liquid crystal display and electronic equipment |
JPH1165471A (en) * | 1997-08-20 | 1999-03-05 | Semiconductor Energy Lab Co Ltd | Electrooptic device |
JPH11133880A (en) * | 1997-10-29 | 1999-05-21 | Sony Corp | Flat-panel display device |
JP2000269608A (en) * | 1999-03-16 | 2000-09-29 | Casio Comput Co Ltd | Flexible wiring board and display device provided therewith |
JP2000294895A (en) * | 1998-12-21 | 2000-10-20 | Seiko Epson Corp | Circuit board, its manufacture, display device using the same board and electronics |
JP2002040471A (en) * | 2000-07-31 | 2002-02-06 | Seiko Epson Corp | Method for manufacturing liquid crystal device |
JP2002184959A (en) * | 2000-12-15 | 2002-06-28 | Sharp Corp | Transfer method of functional device and functional panel |
JP2002311451A (en) * | 2001-04-19 | 2002-10-23 | Seiko Epson Corp | Electrode driving device and electronic equipment |
JP2003017818A (en) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | Flexible circuit board and display unit |
-
2004
- 2004-01-22 JP JP2004014305A patent/JP4689168B2/en not_active Expired - Fee Related
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178678U (en) * | 1983-05-13 | 1984-11-29 | 三洋電機株式会社 | display device |
JPH08262474A (en) * | 1995-03-22 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
JPH09312349A (en) * | 1996-03-18 | 1997-12-02 | Sony Corp | Thin film semiconductor device and manufacture of ic card |
JPH10125931A (en) * | 1996-08-27 | 1998-05-15 | Seiko Epson Corp | Transfer of thin film element, thin film element, thin film integrated circuit device, active materix substrate and liquid crystal display device |
JPH10223495A (en) * | 1997-02-04 | 1998-08-21 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device having flexible structure and manufacture thereof |
JPH1126733A (en) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | Transfer method of thin film device, thin film device, thin film integrated circuit device, active matrix substrate, liquid crystal display and electronic equipment |
JPH1165471A (en) * | 1997-08-20 | 1999-03-05 | Semiconductor Energy Lab Co Ltd | Electrooptic device |
JPH11133880A (en) * | 1997-10-29 | 1999-05-21 | Sony Corp | Flat-panel display device |
JP2000294895A (en) * | 1998-12-21 | 2000-10-20 | Seiko Epson Corp | Circuit board, its manufacture, display device using the same board and electronics |
JP2000269608A (en) * | 1999-03-16 | 2000-09-29 | Casio Comput Co Ltd | Flexible wiring board and display device provided therewith |
JP2002040471A (en) * | 2000-07-31 | 2002-02-06 | Seiko Epson Corp | Method for manufacturing liquid crystal device |
JP2002184959A (en) * | 2000-12-15 | 2002-06-28 | Sharp Corp | Transfer method of functional device and functional panel |
JP2002311451A (en) * | 2001-04-19 | 2002-10-23 | Seiko Epson Corp | Electrode driving device and electronic equipment |
JP2003017818A (en) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | Flexible circuit board and display unit |
Also Published As
Publication number | Publication date |
---|---|
JP2004246351A (en) | 2004-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5073020B2 (en) | Method for manufacturing semiconductor device | |
JP4554152B2 (en) | Manufacturing method of semiconductor chip | |
US7147740B2 (en) | Method of transferring a laminate and method of manufacturing a semiconductor device | |
KR101057412B1 (en) | Semiconductor device and manufacturing method thereof | |
JP5277263B2 (en) | Method for manufacturing light emitting device | |
JP2014096596A (en) | Semiconductor device | |
JP2003163338A (en) | Stripping method and method for producing semiconductor device | |
JP2003174153A (en) | Peeling method, semiconductor device, and manufacturing method therefor | |
JP4748943B2 (en) | Method for manufacturing semiconductor device | |
JP2003163337A (en) | Stripping method and method for producing semiconductor device | |
JP2006135305A (en) | Semiconductor device, manufacturing method therefor, and inspection method therefor | |
JP2007294913A (en) | Semiconductor device and manufacturing method thereof | |
JP4689168B2 (en) | Method for manufacturing semiconductor device | |
JP2003195787A (en) | Manufacturing method for light emitting device | |
JP4472314B2 (en) | Method for manufacturing semiconductor device, method for manufacturing display device, and method for manufacturing light-emitting device | |
JP4267394B2 (en) | Peeling method and manufacturing method of semiconductor device | |
JP4757469B2 (en) | Method for manufacturing semiconductor device | |
JP2005033219A (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4689168 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |