JP4679814B2 - Pll回路 - Google Patents
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Description
一般には、この周波数領域のPLL回路は集積回路化されているが、すべての周波数帯域において、最適化された特性を得ることには技術的困難がつきまとう。
また、逓倍数が小さく設定された場合、逓倍数が大きい場合に比べジッタは小さいので、VCOの電源電圧を下げることで消費電流を低減することができる。
また、PLL回路にそれほど高いジッタ特性が要求されない時は、低い電源電圧で構成されたVCOに切り替え、PLL回路の消費電流を低減することができる。
図1は、本発明のPLL回路の構成を示すブロック図である。図1において、PLL回路11は、PLLの逓倍設定を行うとともに、逓倍数を設定するデータによって切り替え制御信号をVCO16、VCO17およびセレクタ18に出力するプログラマブルカウンタ12、基準入力信号とプログラマブルカウンタ12で分周された帰還信号との各位相を比較する位相比較器13、位相比較器13で比較された位相差分に応じたパルス信号を出力するチャージポンプ14、このパルス信号のリプルを除去した後、電圧VcntとしてVCO16およびVCO17に出力するローパスフィルタ15、電圧Vcntに応じた周波数の出力信号を出力するVCO16およびVCO17、プログラマブルカウンタ12から出力される切り替え制御信号により動作状態となるVCOの出力を選択し、プログラマブルカウンタ12へ入力するとともに、PLL回路11の出力信号として出力するセレクタ18とから構成される。
ここで、VCO16およびVCO17は、異なる電源電圧(VCC)で構成されたものであり、またどちらのVCOもスリープ機能を持ち、プログラマブルカウンタ12から出力される切り替え制御信号によりいずれか一方のVCOが動作状態の時、他方のVCOはスリープ状態になるよう制御される。
また、チャージポンプ14およびローパスフィルタ15は、高VCCで構成され、VCO16、VCO17に制御電圧が入力される。
プログラマブルカウンタ12からの切り替え制御信号を受けて、4逓倍までの低逓倍時は、低VCCで構成されたVCO17が動作し、この出力がセレクタ18で選択されて出力信号となる。この間、高VCCで構成されたVCO16はスリープ状態となる。
また、プログラマブルカウンタ12からの切り替え制御信号を受けて、4逓倍以上の高逓倍時は、高VCCで構成されたVCO16が動作し、この出力がセレクタ18で選択されて出力信号となる。この間、低VCCで構成されたVCO17はスリープ状態となる。
プログラマブルカウンタ12は、PLLの逓倍数を設定するレジスタ22、カウンタ21とレジスタ22の出力を比較する比較器23で構成され、セレクタ18から出力されたVCOの出力信号を、レジスタで設定した分周数になるように分周して位相比較器13に出力するとともに、レジスタ22の上位2ビットのデータに応じてVCO16、VCO17、セレクタ18に制御信号を出力する。
各部は、すべて高VCC用トランジスタで構成され、制御電圧が高くなるとリングオシレータ36に供給する電流が増加し発振周波数が高くなり、制御電圧が低くなると発振周波数は低くなるよう動作する。
そして、リングオシレータ36の出力(3段並んでいる差動アンプの一番右にある差動アンプの出力)を、逆相出力端子O−を「Low」に固定、同相出力端子O+を「High」に固定し、コンパレータ37の出力を「Low」にする。
または、スリープ時の差動アンプ、コンパレータの出力状態は、逆相出力端子O−を「High」に固定、同相出力端子O+を「Low」に固定し、コンパレータ37の出力を「High」としてもよい。
そして、NMOS46で折り返された電流を低VCC用トランジスタで構成された電流増幅部47で電流増幅を行い、これ以降の回路の電源電圧を低VCCに変換する。ここで発生させた電流を低VCCのリングオシレータ48に供給する。リングオシレータ48で発振した差動信号を入力して、コンパレータ49で差動信号をシングルに変換して出力する。
そして、リングオシレータ48の出力(3段並んでいる差動アンプの一番右にある差動アンプの出力)を、逆相出力端子O−を「Low」に固定、同相出力端子O+を「High」に固定し、コンパレータ49の出力を「Low」にする。
または、スリープ時の差動アンプ、コンパレータの出力状態は、逆相出力端子O−を「High」に固定、同相出力端子O+を「Low」に固定し、コンパレータ49の出力を「High」としてもよい。
差動アンプ型インバータ51は、制御信号Pcntにより制御される負荷PMOSトランジスタQP11、QP12と、制御信号Ncntにより制御される定電流源NMOSトランジスタQN11と、入力信号線対I+、I−により制御される差動対NMOSトランジスタQN21,QN22とからなり、差動アンプの同相出力端子O+、逆相出力端子O−から出力する。
このように、PLLの消費電流、ジッタの要求仕様に適した回路構成とすることができる。
Claims (4)
- 入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力する電圧制御発振器(以下、VCO)を備えるPLL回路において、
消費電力が異なる2つのVCOと、
逓倍数に応じて該2つのVCOのうち所望のVCOに切り替える切り替え回路とを備え、
前記出力信号は、前記VCOから出力され、分周された信号であり、
前記切り替え回路は、プログラマブルカウンタの逓倍数を設定するレジスタのうち、該逓倍数の設定のビットデータとは別のビットデータで前記2つのVCOの数と同数の上位ビットにあるデータに応じて制御され、
前記2つのVCOのうち選択されたVCO以外の他のVCOをスリープモードに制御することを特徴とするPLL回路。 - 請求項1に記載のPLL回路において、
前記切り替え回路は、PLLのジッタが劣化する条件の一つである、逓倍数が大きく設定された場合、VCO回路のダイナミックレンジを大きくして外来ノイズに強くするために、消費電力の大きいVCOに切り替え、また、逓倍数が小さく設定された場合、消費電流を低減させるように消費電力の小さいVCOに切り替えることを特徴とするPLL回路。 - 請求項1または2に記載のPLL回路において、
前記切り替え回路は、PLL回路に高精度なジッタ特性が要求される時には、消費電力の大きいVCOに切り替える信号と、PLL回路にそれほど高いジッタ特性が要求されない時には、消費電力の小さいVCOに切り替える信号とを外部から入力し、これらのいずれかの切り替え信号により複数のVCOを切り替えることを特徴とするPLL回路。 - 請求項1〜3のいずれか1項に記載のPLL回路において、
前記プログラマブルカウンタから出力された切り替え信号と、外部から入力された切り替え信号と、のうちから1つの切り替え信号を選択する選択手段を備え、
前記切り替え回路は、前記選択手段により選択された切り替え信号により複数のVCOを切り替えることを特徴とするPLL回路。
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