JP4679814B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、複数の逓倍設定が可能で、逓倍数または必要とされる出力特性に応じて内蔵のＶＣＯ構成を切り替えることができるＰＬＬ回路に関する。

ＰＬＬ回路は、今や通信分野のみならず、すべての技術分野に渡って広く使われている技術である。近年の各種システムの高速化に対応して、ＰＬＬ回路に対する要求仕様も、より高速、広帯域化してきていると言える。
一般には、この周波数領域のＰＬＬ回路は集積回路化されているが、すべての周波数帯域において、最適化された特性を得ることには技術的困難がつきまとう。

図７は、従来のＰＬＬ回路の構成を示したブロック図である。図７において、ＰＬＬ回路１は、ＰＬＬの逓倍設定を行う分周回路２、基準入力信号と分周回路２で分周された帰還信号との各位相を比較する位相比較器３、比較された位相差分に応じたパルス信号を出力するチャージポンプ４、このパルス信号からリプルを除去した後、電圧Ｖｃｎｔとして出力するローパスフィルタ５、入力された電圧Ｖｃｎｔに応じた周波数の出力信号を出力する電圧制御発振器（以下、ＶＣＯと呼ぶ）６とから構成されている。

図７のような従来の回路構成では、消費電流を低減させるためにＰＬＬの電源電圧を下げると、外来ノイズによる影響を受けやすくなる。一つのＰＬＬで複数の逓倍設定を必要とされるＰＬＬにおいて、逓倍設定を高くすると出力の位相補正の間隔が大きくなるため、ジッタ特にロングタームジッタが大きくなるが、電源電圧を下げるとノイズの影響も受けロングタームジッタが増大してしまう。

また、ジッタを低減させるためにＰＬＬの電源電圧を高くすることで外来ノイズに強くすることが考えられるが、この場合、従来の構成では高逓倍時ほどにはジッタが劣化しない低逓倍時においても消費電流が多くなってしまう。

特許文献１の技術では、ウインドウコンパレータで設定した上限、下限電圧とチャージポンプ出力電圧を比較し、出力電圧がコンパレータの設定範囲外になるとリングオシレータに供給するバイアス電流を切り替え、設定範囲内で動作するようＶＣＯの周波数を強制的に制御して変更するため、ＶＣＯのゲインを必要以上に大きくする必要がなくなり、ＰＬＬ回路の動作をより安定化することができる。

しかし、電源電圧が下がるとＶＣＯの制御電圧範囲も小さくなり、ＶＣＯのゲインは大きくなる。また、ＶＣＯ内のリングオシレータは電源電圧を下げると外来ノイズの影響を受けやすくなり高逓倍でのロングタームジッタは増大する。
特開２０００−００４１５６号公報

本発明は、上述のような実情を考慮してなされたものであって、ＰＬＬ回路に異なる電源電圧で構成されたＶＣＯを内蔵し、逓倍数に応じてこのＶＣＯを選択的に自動で切り替える切り替え回路を持たせ、ＰＬＬの消費電流、ジッタの要求仕様に適した回路構成とすることができるＰＬＬ回路を提供することを目的とする。

上記課題を解決するために、請求項１の発明は、入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力する電圧制御発振器（以下、ＶＣＯ）を備えるＰＬＬ回路において、消費電力が異なる２つのＶＣＯと、逓倍数に応じて該２つのＶＣＯのうち所望のＶＣＯに切り替える切り替え回路とを備え、前記出力信号は、前記ＶＣＯから出力され、分周された信号であり、前記切り替え回路は、プログラマブルカウンタの逓倍数を設定するレジスタのうち、該逓倍数の設定のビットデータとは別のビットデータで前記２つのＶＣＯの数と同数の上位ビットにあるデータに応じて制御され、前記２つのＶＣＯのうち選択されたＶＣＯ以外の他のＶＣＯをスリープモードに制御することを特徴とする。

請求項２の発明は、請求項１に記載のＰＬＬ回路において、前記切り替え回路は、ＰＬＬのジッタが劣化する条件の一つである、逓倍数が大きく設定された場合、ＶＣＯ回路のダイナミックレンジを大きくして外来ノイズに強くするために、消費電力の大きいＶＣＯに切り替え、また、逓倍数が小さく設定された場合、消費電流を低減させるように消費電力の小さいＶＣＯに切り替えることを特徴とする。

請求項３の発明は、請求項１または２に記載のＰＬＬ回路において、前記切り替え回路は、ＰＬＬ回路に高精度なジッタ特性が要求される時には、消費電力の大きいＶＣＯに切り替える信号と、ＰＬＬ回路にそれほど高いジッタ特性が要求されない時には、消費電力の小さいＶＣＯに切り替える信号とを外部から入力し、これらのいずれかの切り替え信号により複数のＶＣＯを切り替えることを特徴とする。

請求項４の発明は、請求項１〜３のいずれか１項に記載のＰＬＬ回路において、前記プログラマブルカウンタから出力された切り替え信号と、外部から入力された切り替え信号と、のうちから１つの切り替え信号を選択する選択手段を備え、前記切り替え回路は、前記選択手段により選択された切り替え信号により複数のＶＣＯを切り替えることを特徴とする。

本発明によれば、逓倍数に応じて異なる電源電圧で構成されたＶＣＯを選択的に切り替えることができるようにしたので、ＰＬＬに要求される特性に応じて最適な電源電圧でＶＣＯを構成することができる。

また、逓倍数が大きい場合高い電源電圧で構成されたＶＣＯに切り替え、逓倍数が小さい場合、低い電源電圧で構成されたＶＣＯに切り替える構成にしたので、ＰＬＬのジッタが劣化する条件の一つである、逓倍数が大きく設定された場合、ＶＣＯ回路のダイナミックレンジを拡大することで外来ノイズに強くし、ジッタを低減することができる。
また、逓倍数が小さく設定された場合、逓倍数が大きい場合に比べジッタは小さいので、ＶＣＯの電源電圧を下げることで消費電流を低減することができる。

また、逓倍数による切り替えをレジスタのデータにより制御することで切り替える逓倍数を仕様に合わせて最適に設定することができる。

また、複数のＶＣＯ回路を選択する切り替え信号をＰＬＬ回路の外部から与えるようにして、ＰＬＬ回路に高精度なジッタ特性が要求される時は、高い電源電圧で構成されたＶＣＯに切り替え、ＶＣＯ回路のダイナミックレンジを拡大することで外来ノイズに強くしジッタを低減することができる。
また、ＰＬＬ回路にそれほど高いジッタ特性が要求されない時は、低い電源電圧で構成されたＶＣＯに切り替え、ＰＬＬ回路の消費電流を低減することができる。

以下、図面を参照して本発明のＰＬＬ回路に係る好適な実施形態について説明する。
図１は、本発明のＰＬＬ回路の構成を示すブロック図である。図１において、ＰＬＬ回路１１は、ＰＬＬの逓倍設定を行うとともに、逓倍数を設定するデータによって切り替え制御信号をＶＣＯ１６、ＶＣＯ１７およびセレクタ１８に出力するプログラマブルカウンタ１２、基準入力信号とプログラマブルカウンタ１２で分周された帰還信号との各位相を比較する位相比較器１３、位相比較器１３で比較された位相差分に応じたパルス信号を出力するチャージポンプ１４、このパルス信号のリプルを除去した後、電圧ＶｃｎｔとしてＶＣＯ１６およびＶＣＯ１７に出力するローパスフィルタ１５、電圧Ｖｃｎｔに応じた周波数の出力信号を出力するＶＣＯ１６およびＶＣＯ１７、プログラマブルカウンタ１２から出力される切り替え制御信号により動作状態となるＶＣＯの出力を選択し、プログラマブルカウンタ１２へ入力するとともに、ＰＬＬ回路１１の出力信号として出力するセレクタ１８とから構成される。
ここで、ＶＣＯ１６およびＶＣＯ１７は、異なる電源電圧（ＶＣＣ）で構成されたものであり、またどちらのＶＣＯもスリープ機能を持ち、プログラマブルカウンタ１２から出力される切り替え制御信号によりいずれか一方のＶＣＯが動作状態の時、他方のＶＣＯはスリープ状態になるよう制御される。

以下、ＶＣＯ１６は高い電源電圧で構成されたＶＣＯ、ＶＣＯ１７は低い電源電圧で構成されたＶＣＯとして説明する。
また、チャージポンプ１４およびローパスフィルタ１５は、高ＶＣＣで構成され、ＶＣＯ１６、ＶＣＯ１７に制御電圧が入力される。

プログラマブルカウンタ１２は、例えば、４ビットのレジスタによって１６逓倍まで設定できるとした場合、上位２ビットが０である４逓倍までは切り替え制御信号がＬ（Ｌｏｗ）、４逓倍以上では切り替え制御信号がＨ（Ｈｉｇｈ）となる。
プログラマブルカウンタ１２からの切り替え制御信号を受けて、４逓倍までの低逓倍時は、低ＶＣＣで構成されたＶＣＯ１７が動作し、この出力がセレクタ１８で選択されて出力信号となる。この間、高ＶＣＣで構成されたＶＣＯ１６はスリープ状態となる。
また、プログラマブルカウンタ１２からの切り替え制御信号を受けて、４逓倍以上の高逓倍時は、高ＶＣＣで構成されたＶＣＯ１６が動作し、この出力がセレクタ１８で選択されて出力信号となる。この間、低ＶＣＣで構成されたＶＣＯ１７はスリープ状態となる。

図２は、プログラマブルカウンタ１２を示す回路図である。
プログラマブルカウンタ１２は、ＰＬＬの逓倍数を設定するレジスタ２２、カウンタ２１とレジスタ２２の出力を比較する比較器２３で構成され、セレクタ１８から出力されたＶＣＯの出力信号を、レジスタで設定した分周数になるように分周して位相比較器１３に出力するとともに、レジスタ２２の上位２ビットのデータに応じてＶＣＯ１６、ＶＣＯ１７、セレクタ１８に制御信号を出力する。

図３は、高ＶＣＣで構成されたＶＣＯ１６を示す回路図である。同図において、ＶＣＯ１６は、定電流３２と制御電圧Ｖｃｎｔに応じた電流３３を加算した電流を発生させるＶ−Ｉ変換器３４、発生させた電流を増幅しリングオシレータ３６に供給する電流増幅部３５、供給された電流に応じた周波数を出力するリングオシレータ３６、リングオシレータ３６で発振した差動信号を入力して差動信号をシングルに変換して出力するコンパレータ３７から構成される。
各部は、すべて高ＶＣＣ用トランジスタで構成され、制御電圧が高くなるとリングオシレータ３６に供給する電流が増加し発振周波数が高くなり、制御電圧が低くなると発振周波数は低くなるよう動作する。

また、プログラマブルカウンタ１２からの切り替え制御信号がＶＣＯ１６のスリープ信号としてＶ−Ｉ変換器３４およびリングオシレータ３６へ入力され、スリープ時は、Ｖ−Ｉ変換器３４の電流をカットし、リングオシレータ３６に供給する電流をカットする。
そして、リングオシレータ３６の出力（３段並んでいる差動アンプの一番右にある差動アンプの出力）を、逆相出力端子Ｏ−を「Ｌｏｗ」に固定、同相出力端子Ｏ＋を「Ｈｉｇｈ」に固定し、コンパレータ３７の出力を「Ｌｏｗ」にする。
または、スリープ時の差動アンプ、コンパレータの出力状態は、逆相出力端子Ｏ−を「Ｈｉｇｈ」に固定、同相出力端子Ｏ＋を「Ｌｏｗ」に固定し、コンパレータ３７の出力を「Ｈｉｇｈ」としてもよい。

図４は、低ＶＣＣで構成されたＶＣＯ１７を示す回路図である。同図において、ＶＣＯ１７は、Ｖ−Ｉ変換器４４により定電流４２と制御電圧Ｖｃｎｔに応じた電流４３を加算した電流を発生させ、発生された電流を電流増幅部４５で増幅し、これをＮＭＯＳ４６で折り返す。Ｖ−Ｉ変換器４４、電流増幅部４５、ＮＭＯＳ４６は高ＶＣＣ用トランジスタで構成する。
そして、ＮＭＯＳ４６で折り返された電流を低ＶＣＣ用トランジスタで構成された電流増幅部４７で電流増幅を行い、これ以降の回路の電源電圧を低ＶＣＣに変換する。ここで発生させた電流を低ＶＣＣのリングオシレータ４８に供給する。リングオシレータ４８で発振した差動信号を入力して、コンパレータ４９で差動信号をシングルに変換して出力する。

また、プログラマブルカウンタ１２からの切り替え制御信号がＶＣＯ１７のスリープ信号としてＶ−Ｉ変換器４４およびリングオシレータ４８へ入力され、スリープ時は、Ｖ−Ｉ変換器４４の電流をカットし、リングオシレータ４８に供給する電流をカットする。
そして、リングオシレータ４８の出力（３段並んでいる差動アンプの一番右にある差動アンプの出力）を、逆相出力端子Ｏ−を「Ｌｏｗ」に固定、同相出力端子Ｏ＋を「Ｈｉｇｈ」に固定し、コンパレータ４９の出力を「Ｌｏｗ」にする。
または、スリープ時の差動アンプ、コンパレータの出力状態は、逆相出力端子Ｏ−を「Ｈｉｇｈ」に固定、同相出力端子Ｏ＋を「Ｌｏｗ」に固定し、コンパレータ４９の出力を「Ｈｉｇｈ」としてもよい。

図５（Ａ）は、差動アンプ型インバータの回路図であり、図５（Ｂ）は図５（Ａ）の回路のシンボル図である。
差動アンプ型インバータ５１は、制御信号Ｐｃｎｔにより制御される負荷ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２と、制御信号Ｎｃｎｔにより制御される定電流源ＮＭＯＳトランジスタＱＮ１１と、入力信号線対Ｉ＋、Ｉ−により制御される差動対ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２とからなり、差動アンプの同相出力端子Ｏ＋、逆相出力端子Ｏ−から出力する。

一般的に、消費電流を低減させるためにＰＬＬの電源電圧を下げると、特にＶＣＯ部が外来ノイズによる影響を受けやすくなる。一つのＰＬＬで複数の逓倍設定を必要とされるＰＬＬにおいて、逓倍設定を高くすると出力の位相補正の間隔が大きくなるため、ジッタ特にロングタームジッタが大きくなるが、電源電圧を下げるとノイズの影響も受けロングタームジッタが増大してしまう。ジッタを低減させるためにＰＬＬの電源電圧を高くすることで外来ノイズに強くすることが考えられるが、従来の構成では高逓倍時ほどジッタが劣化しない低逓倍時においても消費電流が多くなってしまう。

この問題点を解決するために、ＰＬＬ回路を図１のような構成とすることで、低逓倍時は消費電流を低減させるように低ＶＣＣで構成されたＶＣＯに切り替え、高逓倍になると、高ＶＣＣで構成されたＶＣＯに切り替え、ＶＣＯ回路のダイナミックレンジを拡大することで外来ノイズに強くするとともに、ジッタを低減することができる。

また、図４のようにＶ−Ｉ変換後に回路の電源電圧を変換させる構成にすることにより、異なる電源電圧で構成されたＶＣＯ１６とＶＣＯ１７とでそれぞれ電源電圧の異なるチャージポンプ回路を設ける必要がなく、回路規模を削減できる。

また、チャージポンプ、ＶＣＯをすべて低ＶＣＣで構成すると、チャージポンプから出力される制御電圧Ｖｃｎｔの範囲が小さくなってしまうが、本構成ではチャージポンプを高ＶＣＣで構成しているため、制御電圧Ｖｃｎｔの範囲を大きくすることができ、同じ発振周波数範囲を出力するＶＣＯに対して、本構成の方がＶＣＯゲインを小さくすることができるのでノイズに対して強く、ジッタを低減することができる。

また、図６に示すように、複数のＶＣＯを選択するＶＣＯ選択信号をＰＬＬ回路の外部から与えるようにしておき、制御回路１９は、外部からのＶＣＯ選択信号を用いない場合はプログラマブルカウンタ１２から入力するデータを出力し、外部からのＶＣＯ選択信号を用いる場合は外部から入力されたＶＣＯ選択データを出力する。

本発明のＰＬＬ回路をこのような構成にすることにより、ＰＬＬ回路に高精度なジッタ特性が要求される時は、高ＶＣＣで構成されたＶＣＯに切り替え、外来ノイズに強くしジッタを低減することができる。しかし、ＰＬＬ回路にそれほど高いジッタ特性が要求されない時は、低ＶＣＣで構成されたＶＣＯに切り替え、ＰＬＬ回路の消費電流を低減することができる。
このように、ＰＬＬの消費電流、ジッタの要求仕様に適した回路構成とすることができる。

本発明のＰＬＬ回路の構成を示すブロック図である。 プログラマブルカウンタを示す回路図である。 高ＶＣＣで構成したＶＣＯを示す回路図である。 低ＶＣＣで構成したＶＣＯを示す回路図である。 差動アンプ型インバータの回路図である。 本発明のＰＬＬ回路の他の構成を示すブロック図である。 従来のＰＬＬ回路の構成を示すブロック図である。

符号の説明

１…従来のＰＬＬ回路、２…分周回路、３，１３…位相比較器、４，１４…チャージポンプ、５，１５…ローパスフィルタ、６，１６，１７…電圧制御発振器、１１…本発明のＰＬＬ回路、１２…プログラマブルカウンタ、１８…セレクタ、２１…カウンタ、２２…レジスタ、２３…比較器、３２，４２…定電流源、３４，４４…Ｖ−Ｉ変換器、３５，４５，４７…電流増幅部、３６，４８…リングオシレータ、３７…コンパレータ、４６…ＮＭＯＳトランジスタ、５１…差動アンプ型インバータ、５２…差動アンプ型インバータのシンボル図。

Claims (4)

1. 入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力する電圧制御発振器（以下、ＶＣＯ）を備えるＰＬＬ回路において、
   消費電力が異なる２つのＶＣＯと、
   逓倍数に応じて該２つのＶＣＯのうち所望のＶＣＯに切り替える切り替え回路とを備え、
   前記出力信号は、前記ＶＣＯから出力され、分周された信号であり、
   前記切り替え回路は、プログラマブルカウンタの逓倍数を設定するレジスタのうち、該逓倍数の設定のビットデータとは別のビットデータで前記２つのＶＣＯの数と同数の上位ビットにあるデータに応じて制御され、
   前記２つのＶＣＯのうち選択されたＶＣＯ以外の他のＶＣＯをスリープモードに制御することを特徴とするＰＬＬ回路。
2. 請求項１に記載のＰＬＬ回路において、
   前記切り替え回路は、ＰＬＬのジッタが劣化する条件の一つである、逓倍数が大きく設定された場合、ＶＣＯ回路のダイナミックレンジを大きくして外来ノイズに強くするために、消費電力の大きいＶＣＯに切り替え、また、逓倍数が小さく設定された場合、消費電流を低減させるように消費電力の小さいＶＣＯに切り替えることを特徴とするＰＬＬ回路。
3. 請求項１または２に記載のＰＬＬ回路において、
   前記切り替え回路は、ＰＬＬ回路に高精度なジッタ特性が要求される時には、消費電力の大きいＶＣＯに切り替える信号と、ＰＬＬ回路にそれほど高いジッタ特性が要求されない時には、消費電力の小さいＶＣＯに切り替える信号とを外部から入力し、これらのいずれかの切り替え信号により複数のＶＣＯを切り替えることを特徴とするＰＬＬ回路。
4. 請求項１〜３のいずれか１項に記載のＰＬＬ回路において、
   前記プログラマブルカウンタから出力された切り替え信号と、外部から入力された切り替え信号と、のうちから１つの切り替え信号を選択する選択手段を備え、
   前記切り替え回路は、前記選択手段により選択された切り替え信号により複数のＶＣＯを切り替えることを特徴とするＰＬＬ回路。

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