JP4669306B2 - 擬似共振方式スイッチング電源装置及びそれを用いた擬似共振方式スイッチング電源回路 - Google Patents

Description

本発明は、過電流に対する保護回路を備えた擬似共振方式スイッチング電源装置に関する。

従来の擬似共振方式スイッチング電源装置１００は、図７に示すように、集積回路Ｑとして構成されている。集積回路Ｑは、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２と共にパッケージＰに格納されている。擬似共振方式スイッチング電源装置１００は、Ｖｃｃ端子Ｔ１、ＴＲＧ端子Ｔ２、ＦＢ端子Ｔ３、ＳＯＵＲＣＥ端子Ｔ４、ＤＲＩＡＮ端子Ｔ５及びＶＲＥＦ端子Ｔ６を備える。ＳＯＵＲＣＥ端子Ｔ４とＤＲＡＩＮ端子Ｔ５の間にはＭＯＳＦＥＴ１のソース電極とドレイン電極がそれぞれ接続されている。ＭＯＳＦＥＴ１のドレイン電極にはＭＯＳＦＥＴ２のドレイン電極が接続されている。

発振回路３は鋸歯状波信号を発振する。フィックス回路４から充電信号が入力されるとＭＯＳＦＥＴ５がオン状態となり、ＭＯＳＦＥＴ５を介しても発振回路３内のコンデンサＣが充電される。これにより、コンデンサＣの充電の時間が短縮される。鋸歯状波信号は発振エッジ回路８でパルス信号に変換され、ラッチ回路９へ出力される。

充電信号は、トリガ信号ＴＲＧと周波数制限信号とをフィックス回路４で論理演算し得られる。トリガ信号ＴＲＧは、ＭＯＳＦＥＴ１がオフとなる時に外付けのトランスの補助巻線から発生する信号に応じてトリガ端子ＴＲＧ２に入力される。そして、エッジ検出回路６でトリガ端子信号を検出する。周波数制限信号は、発振回路３からの信号がフィックス回路４に帰還され、発振信号がハイレベル（Ｈ）からローレベル（Ｌ）或いはローレベル（Ｌ）からハイレベル（Ｈ）に切り替わった瞬間から所定時間遅れてフィックス回路４内で生成される。

基準電圧発生回路１０は、Ｖｃｃ端子Ｔ１に加えられた電源電圧Ｖｃｃから基準電圧Ｖｒｅｆを発生する。ＶＲＥＦ端子Ｔ６を用いて擬似共振方式スイッチング電源装置１００の外部にコンデンサを接続し、電源電圧Ｖｃｃにより外付けコンデンサを充電することによって、外付けコンデンサの充電電圧を基準電圧Ｖｒｅｆとする。

低電圧検出回路１１は、電源電圧Ｖｃｃと閾電圧ＵＶＬとを比較し、電源電圧Ｖｃｃが閾電圧ＵＶＬ以下の場合は停止信号を発振回路３及びドライバ回路１８へ出力し、電源電圧Ｖｃｃが閾電圧ＵＶＨ以上になると停止解除信号を発振回路３及びドライバ回路１８へ出力する。発振回路３は、停止解除信号を受けると発振を開始し、停止信号を受けると発振を停止する。このように、低電圧検出回路１１では、２つの閾電圧ＵＶＬ及びＵＶＨを設けて、発振の開始と停止に対してヒステリシス（電圧差）を持たせている。

高電圧検出回路１２は、電源電圧Ｖｃｃと閾電圧ＯＶＰとを比較し、電源電圧Ｖｃｃが閾電圧ＯＶＰより高い場合には停止信号をラッチ回路９へ出力する。ラッチ回路９は、停止信号を受けると、発振エッジ回路８から出力された信号をラッチする。異常加熱検出回路１３は、擬似共振方式スイッチング電源装置１００の温度を測定し、その温度が所定の基準温度より高くなると停止信号をラッチ回路９へ出力する。ラッチ回路９は、停止信号を受けると、発振エッジ回路８から出力された信号をラッチする。

発振レベル比較回路１５は、ＦＢ端子Ｔ３からの負荷電圧及びセンシング用ＭＯＳＦＥＴ２を介して入力される電圧とが重畳された検出電圧Ｖ_COMと、基準電圧発生回路１０からの基準電圧Ｖｒｅｆと、を比較し、検出電圧Ｖ_COMが基準電圧Ｖｒｅｆ以下のときにはローレベルのリセット信号を出力し、検出電圧Ｖ_COMが基準電圧Ｖｒｅｆより大きければハイレベルのリセット信号を出力する。

パルス幅変調回路１６は、ＲＳ−フリップフロップである。セット端子Ｓにはラッチ回路９を通過したパルス信号がバッファ１７を介して加えられる。リセット端子Ｒには発振レベル比較回路１５からの信号が加えられる。パルス幅変調回路１６の出力端子Ｑから出力された信号は、ドライバ回路１８を介して、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２のゲートに加えられる。

特開２００２−２３８２５５号公報 特開２００３−６１３４５号公報 特開平９−２７１１６８号公報

従来の擬似共振方式スイッチング電源装置１００では、コンデンサを電源電圧Ｖｃｃで充電し、その充電電圧を基準電圧Ｖｒｅｆとしている。通常、コンデンサには数百ｎＦ〜数μＦの容量が必要とされる。このような大容量のコンデンサは擬似共振方式スイッチング電源装置１００に内蔵することが困難である。従って、コンデンサを接続するためのＶＲＥＦ端子Ｔ６を設ける必要がある。

外付けコンデンサ専用のＶＲＥＦ端子を設けることによって、擬似共振方式スイッチング電源装置１００のパッケージのサイズが大きくなる問題があった。また、擬似共振方式スイッチング電源装置１００を搭載した回路を構成する際にコンデンサを接続する工程が必要となり、製造工程が複雑化すると共に製造コストが高くなる問題もあった。

また、従来の擬似共振方式スイッチング電源装置１００では、負荷が短絡された場合等においてもＶＲＥＦ端子Ｔ６に接続されたコンデンサは充電され続け、基準電圧Ｖｒｅｆは高い電圧値に維持される。したがって、発振レベル比較回路１５において回路の不具合が検出できず、負荷への電力供給が停止されずに擬似共振方式スイッチング電源装置１００が過負荷状態となっていた。

本発明は、上記従来技術の問題を鑑み、上記従来技術の問題の少なくとも１つを解決する擬似共振方式スイッチング電源装置及び擬似共振方式スイッチング電源回路を提供することを目的とする。例えば、必要とされる外付けのコンデンサを低減する。また、望ましくは、過電流に対する保護をより確実にする。

本発明は、スイッチング素子を備え、前記スイッチング素子のスイッチングを繰り返して外部に接続されたトランスの一次巻線に電力を断続的に供給することによって、前記一次巻線に電磁気的に結合された二次巻線に接続された負荷に電力を供給する擬似共振方式スイッチング電源装置であって、前記スイッチング素子がオフ状態となった際に前記一次巻線に電磁気的に結合された補助巻線に発生する逆起電圧を受けて、当該逆起電圧の値に応じて段階的に基準電圧を設定する過電流制限回路と、前記負荷に供給される電力に対応する検出電圧を受けて、当該検出電圧が前記基準電圧よりも大きくなった場合に前記スイッチング素子をオフ状態とする信号を出力する発振レベル比較回路と、を備えることを特徴とする。

前記補助巻線に発生する逆起電圧は、前記トランスに接続された負荷に供給されている電力に応じた電圧値となるので、逆起電力に応じてスイッチングを制御するための基準電圧を設定する。具体的には、例えば、前記過電流制限回路に逆起電力と所定の閾電圧とを比較する比較器を設け、当該比較器の出力に応じて電源電圧等を分圧回路等で分圧して基準電圧として出力すれば良い。これによって、前記基準電圧を設定するための外付けコンデンサが不要となる。

例えば、前記分圧回路としては、直列に接続された複数の抵抗素子と、前記複数の抵抗素子のうち少なくとも１つの両端の端子を前記逆起電圧に応じて短絡可能とする短絡用スイッチング素子と、を備える簡易な回路で実現することができる。

また、前記過電流制限回路は、前記負荷が短絡状態となった場合に前記基準電圧を最も低い値に設定するのが好適である。これによって、負荷が短絡状態となった場合等においても、前記スイッチング素子がオン状態となる期間が制限されて過電流に対する保護をより確実にすることができる。

このような擬似共振方式スイッチング電源装置は、前記スイッチング素子に接続された一次巻線と、当該一次巻線に電磁気的に結合された二次巻線及び補助巻線とを有するトランスを備える擬似共振方式スイッチング電源回路に用いられる。

本発明によれば、擬似共振方式スイッチング電源装置に接続されるコンデンサの数を低減させることができる。これによって、擬似共振方式スイッチング電源装置に設ける端子数を低減させることができる。また、擬似共振方式スイッチング電源装置における過電流に対する保護をより確実にすることができる。

本発明の実施の形態における擬似共振方式スイッチング電源装置２００は、図１に示すように、集積回路Ｒとして構成されている。集積回路Ｒは、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２と共にパッケージＳに格納されている。なお、図１において、従来の擬似共振方式スイッチング電源装置１００と同等の構成には図７と同じ符号を付している。

擬似共振方式スイッチング電源装置２００は、パワーＭＯＳＦＥＴ１、センシング用のＭＯＳＦＥＴ２、発振回路３、フィックス回路４、ＭＯＳＦＥＴ５、エッジ検出回路６、発振エッジ回路８、ラッチ回路９、低電圧検出回路１１、高電圧検出回路１２、異常加熱検出回路１３、発振レベル比較回路１５、パルス幅変調回路１６、バッファ１７、ドライバ回路１８、ゲートエッジ回路６０、レベル決定回路６２及び基準電圧発生回路６４を含んで構成される。

擬似共振方式スイッチング電源装置２００は、Ｖｃｃ端子Ｔ１、ＴＲＧ端子Ｔ２、ＦＢ端子Ｔ３、ＳＯＵＲＣＥ端子Ｔ４及びＤＲＡＩＮ端子Ｔ５を備える。擬似共振方式スイッチング電源装置２００ではＶＲＥＦ端子Ｔ６は必要としない。

ＳＯＵＲＣＥ端子Ｔ４とＤＲＡＩＮ端子Ｔ５の間にはＭＯＳＦＥＴ１のソース電極とドレイン電極がそれぞれ接続されている。ＭＯＳＦＥＴ１はスイッチング素子として使用される。ＭＯＳＦＥＴ１のドレイン電極にはＭＯＳＦＥＴ２のドレイン電極が接続されている。

エッジ検出回路６は、ＴＲＧ端子Ｔ２に接続される。エッジ検出回路６は、ＴＲＧ端子Ｔ２から入力される信号の電圧が所定の閾電圧Ｖ_EG以上の状態から閾電圧Ｖ_EGより小さい状態に遷移したタイミングに同期してパルス信号を出力する。後述するように、トリガ端子Ｔ２には外付けのトランスの補助巻線から発生するＭＯＳＦＥＴ１のドレイン−ソース間電圧波形と相似形のトリガ信号Ｓ_TRGが入力される。トリガ信号Ｓ_TRGは、二次巻線２４に発生する電圧と巻線比で比例する電圧となる。エッジ検出回路６からのパルス信号は、フィックス回路４へ出力される。

フィックス回路４は、エッジ検出回路６からのパルス信号と発振回路３からのフィードバック信号とを受けて、充電信号を生成して出力する。フィックス回路４は、発振回路３からの信号に基づいて、発振信号がハイレベル（Ｈ）からローレベル（Ｌ）或いはローレベル（Ｌ）からハイレベル（Ｈ）に切り替わった瞬間から所定時間遅れて周波数制限信号を生成する。さらに、周波数制限信号とエッジ検出回路６からのパルス信号とを論理演算して充電信号を生成する。

充電信号が出力されるとＭＯＳＦＥＴ５がオン状態となり、ＭＯＳＦＥＴ５を介しても発振回路３内のコンデンサＣが充電される。これにより、コンデンサＣの充電の時間が短縮される。

発振回路３は鋸歯状波信号を発振する発振器を含んで構成される。発振回路３には、コンデンサＣの充電電圧が抵抗を介して供給される。発振回路３は、低電圧検出回路１１から停止解除信号が入力されている場合に、コンデンサＣの充電電圧に対応する勾配を有する鋸歯状波信号を発振する。すなわち、発振回路３は、エッジ検出回路６からパルス信号が出力されたタイミングに同期させて鋸歯状波信号を発生させ、発振エッジ回路８へ出力する。

発振エッジ回路８は、発振された鋸歯状波信号を受けて、鋸歯状波信号のエッジを検出してパルス信号に変換する。生成されたパルス信号は、ラッチ回路９へ出力される。

ラッチ回路９は、発振エッジ回路８からパルス信号を受けて、バッファ１７へセット信号を出力する。ラッチ回路９は、高電圧検出回路１２及び異常加熱検出回路１３から停止信号が入力されていなければパルス信号をそのままバッファ１７へ出力する。一方、高電圧検出回路１２及び異常加熱検出回路１３から停止信号が入力されていればパルス信号をラッチして出力する。ラッチ回路９の出力信号は、バッファ１７を介して、パルス幅変調回路１６へ出力される。

発振レベル比較回路１５は、ＦＢ端子Ｔ３からの負荷電圧及びセンシング用ＭＯＳＦＥＴ２を介して入力される電圧とが重畳された検出電圧Ｖ_COMと、基準電圧発生回路６４からの基準電圧Ｖｒｅｆと、を比較し、検出電圧Ｖ_COMが基準電圧Ｖｒｅｆ以下のときにはローレベルのリセット信号を出力し、検出電圧Ｖ_COMが基準電圧Ｖｒｅｆより大きくなったタイミングに同期してハイレベルのリセット信号を出力する。後述するように、本実施の形態では、基準電圧ＶｒｅｆはＴＲＧ端子Ｔ２から入力されるトリガ信号Ｓ_TRGの振幅に応じて段階的に設定される。リセット信号は、パルス幅変調回路１６に入力される。

パルス幅変調回路１６は、ＲＳ−フリップフロップを含んで構成される。セット端子Ｓには、ラッチ回路９からのセット信号がバッファ１７を介して入力される。リセット端子Ｒには、発振レベル比較回路１５からのリセット信号が入力される。すなわち、ラッチ回路９のセット出力がローレベルからハイレベルに変化したタイミングでパルス幅変調回路１６の出力端子Ｑはハイレベルにセットされ、発振レベル比較回路１５からの出力がローレベルからハイレベルに変化したタイミングでパルス幅変調回路１６の出力端子Ｑはローレベルにリセットされる。パルス幅変調回路１６の出力端子Ｑからの信号はドライバ回路１８を介してＭＯＳＦＥＴ１とＭＯＳＦＥＴ２のゲートに入力される。

ドライバ回路１８は、パルス幅変調回路１６の出力端子Ｑからの信号を必要に応じて増幅してゲート信号Ｓ_DRVとして出力する。ゲート信号Ｓ_DRVは、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２のゲート及びゲートエッジ回路６０へ出力される。ゲート信号Ｓ_DRVがハイレベルのときにＭＯＳＦＥＴ１とＭＯＳＦＥＴ２はオン状態となり、ゲート信号Ｓ_DRVがローレベルのときにＭＯＳＦＥＴ１とＭＯＳＦＥＴ２はオフ状態となる。また、低電圧検出回路１１からの停止信号に応じてドライバ回路１８の出力を制御することも好ましい。

低電圧検出回路１１は、Ｖｃｃ端子Ｔ１に接続される。低電圧検出回路１１は、Ｖｃｃ端子Ｔ１を介して電源電圧Ｖｃｃを受けて、電源電圧Ｖｃｃと所定の閾電圧ＵＶＬとを比較し、電源電圧Ｖｃｃが閾電圧ＵＶＬ以下の場合は停止信号を発振回路３及びドライバ回路１８へ出力し、電源電圧Ｖｃｃが閾電圧ＵＶＨより大きくになると停止解除信号を発振回路３及びドライバ回路１８へ出力する。発振回路３は、停止解除信号を受けると発振を開始し、停止信号を受けると発振を停止する。このように、低電圧検出回路１１では、２つの閾電圧ＵＶＬ及びＵＶＨを設けて、発振の開始と停止に対してヒステリシス（電圧差）を持たせている。

高電圧検出回路１２は、Ｖｃｃ端子Ｔ１に接続される。高電圧検出回路１２は、Ｖｃｃ端子Ｔ１を介して電源電圧Ｖｃｃを受けて、電源電圧Ｖｃｃと所定の閾電圧ＯＶＰとを比較し、電源電圧Ｖｃｃが閾電圧ＯＶＰより高い場合には停止信号をラッチ回路９へ出力する。ラッチ回路９は、停止信号を受けると、発振エッジ回路８から出力された信号をラッチする。

異常加熱検出回路１３は、擬似共振方式スイッチング電源装置２００の温度を測定し、その温度が所定の基準温度Ｔ_REFより高くなると停止信号をラッチ回路９へ出力する。ラッチ回路９は、停止信号を受けると、発振エッジ回路８から出力された信号をラッチする。

ゲートエッジ回路６０は、ドライバ回路１８からゲート信号Ｓ_DRVを受けて、図２に示すように、ゲート信号Ｓ_DRVがハイレベルからローレベルへ変化するタイミングでハイレベルからローレベルとなるパルス信号をゲートオフエッジ信号Ｓ_GOFとして出力する。ゲートオフエッジ信号Ｓ_GOFは、レベル決定回路６２へ出力される。ゲートオフエッジ信号Ｓ_GOFは、基準電圧Ｖｒｅｆを発振レベル比較回路１５に設定する期間をＭＯＳＦＥＴ１がオフ状態とされる時点までに制御するリセット信号として用いられる。

例えば、ゲートエッジ回路６０は、図３に示すように、３つのＮＯＴ素子６０ａ，６０ｂ，６０ｃ、ＮＡＮＤ素子６０ｄ及びローパスフィルタ６０ｅを含んで構成することができる。ＮＯＴ素子６０ａ，６０ｃの入力端子にはゲート信号Ｓ_DRVが入力される。ＮＯＴ素子６０ａの出力は、ローパスフィルタ６０ｅを介して、ＮＯＴ素子６０ｂに入力される。ＮＯＴ素子６０ｂ，６０ｃの出力は、ＮＡＮＤ素子６０ｄに入力される。ただし、ゲートエッジ回路６０はこれに限定されるものではなく、ＭＯＳＦＥＴ１がオフ状態となったタイミングを検出して、そのタイミングに同期してパルス信号等をレベル決定回路６２に伝達できる構成であれば良い。

レベル決定回路６２は、ＴＲＧ端子Ｔ２から入力されるトリガ信号Ｓ_TRGを受けて、トリガ信号Ｓ_TRGが所定の閾電圧以上であるか否かを判定する。レベル決定回路６２は、トリガ信号Ｓ_TRGが二次巻線２４に発生する電圧と比例する信号であることを利用して、次のスイッチングのサイクルで設定される基準電圧Ｖｒｅｆを決定するために用いられる回路である。

レベル決定回路６２は図３に示すように、比較器を含むエッジ検出回路として構成することができる。例えば、比較器７０，７１，７２、ＮＡＮＤ素子７３，７４、エッジ検出回路７５，７６及びＲＳ−フリップフロップ７７，７８を含んで構成することができる。ただし、これに限定されるものでなく、トリガ信号Ｓ_TRGと所定の閾電圧とを比較して、その比較結果に応じて基準電圧を決定する制御信号を出力できる構成であれば良い。

比較器７０の非反転入力端子（＋）には閾電圧Ｖｐが入力され、反転入力端子（−）にはトリガ信号Ｓ_TRGが入力される。比較器７０は、図２に示すように、トリガ信号Ｓ_TRGが閾電圧Ｖｐ以下のときに出力をハイレベルとし、トリガ信号Ｓ_TRGが閾電圧Ｖｐより大きくなったときに出力をローレベルに反転させる。比較器７１の非反転入力端子（＋）にはトリガ信号Ｓ_TRGが入力され、反転入力端子（−）には閾電圧Ｖ_TH2が入力される。比較器７１は、図２に示すように、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH2より小さいときに出力をローレベルとし、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH2以上となると出力をハイレベルに反転させる。

比較器７０の出力Ｃ１及び比較器７１の出力Ｃ２はＮＡＮＤ素子７３に入力される。したがって、図２に示すように、比較器７０の出力Ｃ１及び比較器７１の出力Ｃ２が共にハイレベル、すなわちトリガ信号Ｓ_TRGが閾電圧Ｖ_TH2以上閾電圧Ｖｐ以下のときのみＮＡＮＤ素子７３の出力Ｎ１はローレベルとなる。

エッジ検出回路７５には、ＮＡＮＤ素子７３の出力Ｎ１が入力される。図２に示すように、エッジ検出回路７５は、出力Ｎ１がローレベルからハイレベルに変更されたタイミングに同期してエッジパルス信号Ｐ１を出力する。

例えば、エッジ検出回路７５は、図３に示すように、３つのＮＯＴ素子７５ａ，７５ｂ，７５ｃ、ＮＯＲ素子７５ｄ及びローパスフィルタ７５ｅを含んで構成することができる。ＮＯＴ素子７５ａ，７５ｃの入力端子には出力Ｎ１が入力される。ＮＯＴ素子７５ａの出力は、ローパスフィルタ７５ｅを介して、ＮＯＴ素子７５ｂに入力される。ＮＯＴ素子７５ｂ，７５ｃの出力は、ＮＯＲ素子７５ｄに入力される。

ＲＳ−フリップフロップ７７は、セット端子Ｓにエッジ検出回路７５からのエッジパルス信号Ｐ１を受け、リセット端子Ｒ（バー）にゲートエッジ回路６０からのゲートオフエッジ信号Ｓ_GOFを受ける。すなわち、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH2以上閾電圧Ｖｐ以下の状態から閾電圧Ｖ_TH2より小さい状態又は閾電圧Ｖｐより大きい状態へ遷移したタイミングに同期して出力端子Ｑから出力される信号Ｓ₀をローレベルからハイレベルにセットする（反転出力端子Ｑ（バー）から出力される信号Ｓ₁をハイレベルからローレベルにセットする）。そして、ゲートオフエッジ信号Ｓ_GOFがハイレベルからローレベルに変更されたタイミング、すなわちゲート信号Ｓ_DRVがハイレベルからローレベルへ変更されてＭＯＳＦＥＴ１がオフ状態となったタイミング、に同期して出力端子Ｑから出力される信号Ｓ₀をハイレベルからローレベルにリセットする（反転出力端子Ｑ（バー）から出力される信号Ｓ₁をローレベルからハイレベルにリセットする）。この信号Ｓ₁が、基準電圧発生回路６４において基準電圧Ｖｒｅｆを決定する制御信号として利用される。

ちなみに、図２に示すように、何らかの原因で１サイクルより長くトリガ信号Ｓ_TRGが閾電圧Ｖｐより大きい状態に維持されると、ＲＳ−フリップフロップ７７の出力端子Ｑはローレベル（反転出力端子Ｑ（バー）はハイレベル）に維持される。

基準電圧Ｖｒｅｆを２段階より多く段階的に設定する必要がある場合には比較器７２をさらに設けることも好適である。比較器７２の非反転入力端子（＋）にはトリガ信号Ｓ_TRGが入力され、反転入力端子（−）には閾電圧Ｖ_TH1が入力される。比較器７２は、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH1より小さいときに出力をローレベルとし、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上となると出力をハイレベルに反転させる。また、比較器７２の出力Ｃ３はＮＡＮＤ素子７４に入力される。ＮＡＮＤ素子７４の入力の他端はハイレベルに保持されているので、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上のときのみＮＡＮＤ素子７４の出力Ｎ２はローレベルとなる。

比較器７０の出力Ｃ１及び比較器７２の出力Ｃ３がＮＡＮＤ素子７４に入力される。したがって、図２に示すように、比較器７０の出力Ｃ１及び比較器７２の出力Ｃ３が共にハイレベル、すなわちトリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上閾電圧Ｖｐ以下のときのみＮＡＮＤ素子７４の出力Ｎ２がローレベルとなる。

エッジ検出回路７６には、ＮＡＮＤ素子７４の出力Ｎ２が入力される。図２に示すように、エッジ検出回路７６は、出力Ｎ２がローレベルからハイレベルに変更されたタイミングに同期してエッジパルス信号Ｐ２を出力する。エッジ検出回路７６は、図３に示すように、エッジ検出回路７５と同様の構成とすることができる。

ＲＳ−フリップフロップ７８は、セット端子Ｓにエッジ検出回路７６からのエッジパルス信号Ｐ２を受け、リセット端子Ｒ（バー）にゲートエッジ回路６０からのゲートオフエッジ信号Ｓ_GOFを受ける。すなわち、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上閾電圧Ｖｐ以下の状態から閾電圧Ｖ_TH1より小さい状態又は閾電圧Ｖｐより大きい状態へ遷移したタイミングに同期して反転出力端子Ｑ（バー）から出力される信号Ｓ₂をハイレベルからローレベルにセットする。そして、ゲートオフエッジ信号Ｓ_GOFがハイレベルからローレベルに変更されたタイミング、すなわちゲート信号Ｓ_DRVがハイレベルからローレベルへ変更されてＭＯＳＦＥＴ１がオフ状態となったタイミング、に同期して反転出力端子Ｑ（バー）から出力される信号Ｓ₂をローレベルからハイレベルにリセットする。この信号Ｓ₂が、基準電圧発生回路６４において基準電圧Ｖｒｅｆを多段階に設定するための制御信号として利用される。ちなみに、図２に示すように、何らかの原因でトリガ信号Ｓ_TRGが閾電圧Ｖｐより大きい状態に維持されてしまった場合、ＲＳ−フリップフロップ７８の反転出力端子Ｑ（バー）はハイレベルに維持される。

本実施の形態では、閾電圧Ｖ_TH1＜閾電圧Ｖ_TH2＜閾電圧Ｖｐに設定する。例えば、閾電圧Ｖ_TH1を１．９Ｖ、閾電圧Ｖ_TH1を３．８Ｖ、閾電圧ＶｐをＶｃｃ−１．５Ｖに設定する。また、より多く段階に分割して基準電圧Ｖｒｅｆを設定する必要がある場合には、比較器をさらに設けて、トリガ信号Ｓ_TRGとの比較に用いられる閾電圧をより多く設定することもできる。

基準電圧発生回路６４は、レベル決定回路６２から出力Ｓ₁及びＳ₂を受けて、出力Ｓ₁及びＳ₂に応じて段階的に基準電圧Ｖｒｅｆを出力する。基準電圧発生回路６４は、図４に示すように、定電流源８０、抵抗素子Ｒ１〜Ｒ４、トランジスタ８５，８６を含んで構成される。ただし、これに限定されるものではなく、レベル決定回路６２からの制御信号を受けて、制御信号に応じて基準電圧Ｖｒｅｆを段階的に出力する構成であれば良い。

抵抗素子Ｒ１〜Ｒ４は、互いに直列に接続されて、抵抗素子Ｒ４の一端Ｄが接地電位とされる。抵抗素子Ｒ１〜Ｒ４には定電流源８０から一定の電流Ｉｃが供給される。抵抗素子Ｒ３，Ｒ４の直列回路の両端Ｂ，Ｄはトランジスタ８５のソース−ドレインを介して接続される。また、抵抗素子Ｒ４の両端Ｃ，Ｄはトランジスタ８６のソース−ドレインを介して接続される。トランジスタ８５のゲートには、レベル決定回路６２から出力Ｓ₂が印加される。トランジスタ８６のゲートには、レベル決定回路６２から出力Ｓ₁が印加される。抵抗素子Ｒ１と抵抗素子Ｒ２との接続点Ａから基準電圧Ｖｒｅｆが取り出される。

レベル決定回路６２から出力Ｓ₂がハイレベルに維持されている状態では、トランジスタ８５のソース−ドレイン間が短絡状態となり、基準電圧Ｖｒｅｆ₁＝（Ｒ２×Ｖｘ）／（Ｒ１＋Ｒ２）となる。レベル決定回路６２から出力Ｓ₂がローレベルであり、かつ、レベル決定回路６２から出力Ｓ₁がハイレベルに維持されている状態では、トランジスタ８５のソース−ドレイン間は開放状態となり、トランジスタ８６のソース−ドレイン間が短絡状態となるので、基準電圧Ｖｒｅｆ₂＝（（Ｒ２＋Ｒ３）×Ｖｘ））／（Ｒ１＋Ｒ２＋Ｒ３）となる。レベル決定回路６２から出力Ｓ₁及びＳ₂が共にローレベルとなると、トランジスタ８５，８６のソース−ドレイン間が共に開放状態となるので、基準電圧Ｖｒｅｆ₃＝（（Ｒ２＋Ｒ３＋Ｒ４）×Ｖｘ））／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）となる。ここで、Ｖｘは、抵抗素子Ｒ１〜Ｒ４に並列に接続されたダイオードの逆バイアス電圧で決定される。

ここで、抵抗Ｒ１〜Ｒ４の値を適宜調整することによって、基準電圧Ｖｒｅｆ₁＜基準電圧Ｖｒｅｆ₂＜基準電圧Ｖｒｅｆ₃となるようにすることができる。例えば、抵抗Ｒ１＝２００ｋΩ、抵抗Ｒ２＝５０ｋΩ、抵抗Ｒ３＝１００ｋΩ、抵抗Ｒ４＝３００ｋΩ、Ｖｘ＝５．７Ｖとすることによって、基準電圧Ｖｒｅｆ₁＝約１．１４Ｖ、基準電圧Ｖｒｅｆ₂＝約２．４４Ｖ、基準電圧Ｖｒｅｆ₃＝約３．９５Ｖに設定することができる。

レベル決定回路６２と基準電圧発生回路６４とが組み合わされて過電流制限回路が構成される。過電流制限回路は、外部に接続されるコンデンサ等を不要とし、トリガ信号Ｓ_TRGの振幅に応じた基準電圧Ｖｒｅｆを発振レベル比較回路１５に出力する。

擬似共振方式スイッチング電源装置２００は、図５に示すような擬似共振方式スイッチング電源回路において使用される。

全波整流回路２０にはチョークコイル２１を介して端子Ｘと端子Ｙの商業電源Ｖｉｎが加えられる。トランス２２は、一次巻線２３、二次巻線２４及び補助巻線２５から構成される。一次巻線２３の第１の端子は全波整流回路２０の端子Ｕに接続される。一次巻線２３の第２の端子は、擬似共振方式スイッチング電源装置２００のＤＲＡＩＮ端子Ｔ５に接続され、ＭＯＳＦＥＴ１のドレイン−ソース間を介して、全波整流回路２０の端子Ｔに接続されている。

さらに、一次巻線２３の第２の端子は、電圧共振コンデンサ２９を介して、擬似共振方式スイッチング電源装置２００のＳＯＵＲＣＥ端子Ｔ４に接続される。電圧共振コンデンサ２９の容量を調整することによって、擬似共振方式のスイッチングを実現することができる。

平滑回路２７は、全波整流回路２０の端子Ｔと端子Ｕとの間に並列に挿入される。平滑回路２７は、全波整流回路２０で整流された直流電圧を平滑する。全波整流回路２０において整流され、平滑回路２７で平滑された直流電圧は、起動抵抗２８を介して、擬似共振方式スイッチング電源装置２００のＶＣＣ端子Ｔ１に電源電圧Ｖｃｃとして入力される。補助巻線２５の一端は、ダイオード３０を介して、Ｖｃｃ端子Ｔ１に接続される。さらに、抵抗４５を介してＴＲＧ端子Ｔ２にも接続される。

トランス２２の二次巻線２４の第１の端子は、負荷の接地端子Ｎに接続される。トランス２２の二次巻線２４の第２の端子は、ダイオード３１のアノードに接続される。ダイオード３１のカソードが負荷に接続される。

また、ＤＣ−ＯＵＴ端子Ｍと負荷の接地端子Ｎとは、コンデンサ３２を介して接続される。ＤＣ−ＯＵＴ端子Ｍには、抵抗を介して、フォトカプラ３３が接続される。また、ＤＣ−ＯＵＴ端子Ｍと負荷の接地端子Ｎとは、抵抗、フォトカプラ３３、トランジスタ４０及びツェナーダイオード４３を介して接続される。さらに、ＤＣ−ＯＵＴ端子Ｍと負荷の接地端子Ｎとは、抵抗４１及び抵抗４２を介して接続される。

フォトカプラ３３は、発光ダイオード３４とフォトトランジスタ３５とを組み合わせて構成される。フォトカプラ３３及びトランジスタ４０は、２次回路の負荷に供給される電力を１次回路にフィードバックさせる誤差増幅回路の主要部を構成する。発光ダイオード３４のアノードは、抵抗を介して、ダイオード３１のカソードに接続される。発光ダイオード３４のカソードはトランジスタ４０のコレクタに接続される。トランジスタ４０のエミッタは、ツェナーダイオード４３を介して、負荷の接地端子（二次巻線２４の第１の端子）に接続される。

トランジスタ４０は端子Ｍと端子Ｎから取り出される負荷電圧の変化を検出するものである。トランジスタ４０のベースには、抵抗４１と抵抗４２との接続点が接続される。さらに、トランジスタ４０のコレクタは、コンデンサを介して、抵抗４１と抵抗４２との接続点が接続される。また、トランジスタ４０のエミッタは、抵抗を介して、ダイオード３１のカソードと接続される。

トランス２２の二次巻線２４には補助巻線２５が電磁気的に結合されている。補助巻線２５の第１の端子は接地される。補助巻線２５の第２の端子は、ダイオード３０のアノードに接続される。また、補助巻線２５の第２の端子は、抵抗４５を介して、ＴＲＧ端子Ｔ２に接続される。

ダイオード３０のカソードは、Ｖｃｃ端子Ｔ１に接続される。また、ダイオード３０のカソードは、フォトトランジスタ３５、抵抗３６及び抵抗３７の直列回路を介して接地される。さらに、ダイオード３０のカソードは、コンデンサ３８を介して接地される。

フォトトランジスタ３５のコレクタは、ダイオード３０のカソードに接続される。フォトトランジスタ３５のエミッタは、抵抗３６に接続される。フォトトランジスタ３５のベースは、２次回路に設けられた発光ダイオード３４と光学的に結合される。抵抗３６と抵抗３７との接合点はＦＢ端子Ｔ３に接続される。

次に、図１から図６を参照して、擬似共振方式スイッチング電源回路の作用を説明する。図６は、擬似共振方式スイッチング電源回路における各部の信号の時間変化を示す。

端子Ｘと端子Ｙ間に加えられた商業電源は全波整流回路２０で整流され、平滑回路２７で平滑された後、起動抵抗２８を介してパッケージＳのＶｃｃ端子Ｔ１に電源電圧Ｖｃｃとして加えられる。

電源電圧Ｖｃｃが閾電圧ＵＶＬ以下では、低電圧検出回路１１からの停止信号が出力され、発振回路３での鋸歯状波信号の発生が禁止される。電源電圧Ｖｃｃが徐々に増加し、閾電圧ＵＶＨより大きくなると、低電圧検出回路１１から停止解除信号が出力され、発振回路３から鋸歯状波信号が出力される。また、Ｖｃｃ端子Ｔ１に電源電圧Ｖｃｃが印加されると、基準電圧発生回路１０によって発振レベル比較回路１５に最も低い基準電圧Ｖｒｅｆ₁がセットされる。

鋸歯状波信号は発振エッジ回路８に入力され、パルス信号に変換されてラッチ回路９に出力される。このとき、高電圧検出回路１２からは停止信号が出力されていないので、パルス信号は、ラッチ回路９及びバッファ１７を介して、パルス幅変調回路１６のセット端子Ｓに入力される。

パルス幅変調回路１６のセット端子Ｓにパルス信号が入力されると、パルス幅変調回路１６の出力端子Ｑがハイレベルにセットされる。このとき、ドライバ回路１８には低電圧検出回路１１から停止解除信号が入力されているので、ドライバ回路１８は動作状態となっている。従って、パルス幅変調回路１６の出力端子Ｑの信号はドライバ回路１８で増幅され、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２のそれぞれのゲートに印加される信号Ｓ_DRVがハイレベルとなる。

ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２のゲートがハイレベルになると、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２がオン状態となる。これによって、トランスの一次巻線２３を介してＭＯＳＦＥＴ１のドレイン−ソース間にＩｄが流れる。これにより、図６に示すように、ドレイン−ソース間の電圧Ｖ_DSが低下する。トランス２２の一次巻線２３に加えられた電力に応じてトランス２２の二次巻線２４に二次電圧が生ずる。二次電圧は、ダイオード３１及びコンデンサ３２で整流平滑され、端子Ｍと端子Ｎの間に接続された負荷に供給される。電流Ｉｄは、図６に示すように、ＭＯＳＦＥＴ１がオン状態となった時点から徐々に増加する。Ｉｄの傾きは一次巻線のＬ値によって決まる。

負荷に供給された電圧の変化は抵抗４１及び抵抗４２で分割され、トランジスタ４０のベース電圧を徐々に上昇させる。トランジスタ４０のベース電圧の増加に伴って、発光ダイオード３４に流れる電流が増加する。これによって、発光ダイオード３４の発光も徐々に強くなり、フォトトランジスタ３５の抵抗値が低下する。その結果、図６に示すように、負荷に供給された電圧の増加に伴って、ＦＢ端子Ｔ３に印加されるフィードバック電圧Ｖ_FBが大きくなる。

フィードバック電圧Ｖ_FBは、ＦＢ端子Ｔ３を介して、発振レベル比較回路１５に入力される。発振レベル比較回路１５は、フィードバック電圧Ｖ_FBとＭＯＳＦＥＴ２を介して加えられる電圧とが重畳された検出電圧Ｖ_COMが設定されている基準電圧Ｖｒｅｆ、すなわち初期状態では基準電圧Ｖｒｅｆ₁より僅かでも大きくなると、リセット信号をパルス幅変調回路１６のリセット端子Ｒに出力する。これによって、パルス幅変調回路１６の出力端子Ｑがローレベルにリセットされる。パルス幅変調回路１６の出力端子Ｑの変化に伴って、ドライバ回路１８から出力されるゲート信号Ｓ_DRVもローレベルとなる。パルス幅変調回路１６の出力端子Ｑの変化は、ドライバ回路１８を介して、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２のゲートに伝達される。これによって、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２がオフ状態となり、トランス２２の一次巻線２３への電力供給が遮断される。

また、ゲート信号Ｓ_DRVがローレベルとなると、ゲートエッジ回路６０は、図２に示したように、ゲート信号Ｓ_DRVがハイレベルからローレベルへ変化するタイミングでローレベルとなるパルス信号をゲートオフエッジ信号Ｓ_GOFとして出力する。

補助巻線２５に発生する電圧は、二次巻線２４に発生する電圧と巻線比で比例した値となる。ここで、一次側の電力が二次側に伝達し終わると、電圧共振コンデンサ２９の共振作用により、ＭＯＳＦＥＴ１のドレイン−ソース間電圧は自由振動によりコサイン波形で減衰する。補助巻線２５にはこのドレイン−ソース間電圧と相似形の電圧波形が発生する。この電圧が抵抗４５及びＴＲＧ端子とＧＮＤ間に設けたコンデンサＣＯとにより積分されて、図６のように、トリガ信号Ｓ_TRGが生成される。トリガ信号Ｓ_TRGは、ＴＲＧ端子Ｔ２に入力される。

ＴＲＧ端子Ｔ２に印加されたトリガ信号Ｓ_TRGは、エッジ検出回路６によってパルス信号に変換されてフィックス回路４へ出力されると共に、レベル決定回路６２へ伝達される。

レベル決定回路６２は、トリガ信号Ｓ_TRGを受けて、トリガ信号Ｓ_TRGが所定の閾電圧以上であるか否かを判定する。図２に示したように、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上閾電圧Ｖｐ以下の状態から閾電圧Ｖ_TH1より小さい状態又は閾電圧Ｖｐより大きい状態へ遷移したタイミングに同期して信号Ｓ₂がハイレベルからローレベルにセットされる。また、トリガ信号Ｓ_TRGが閾電圧Ｖ_TH2以上閾電圧Ｖｐ以下の状態から閾電圧Ｖ_TH2より小さい状態又は閾電圧Ｖｐより大きい状態へ遷移したタイミングに同期して信号Ｓ₁をハイレベルからローレベルにセットする。例えば、閾電圧Ｖ_TH1を１．９Ｖ、閾電圧Ｖ_TH2を３．８Ｖ、閾電圧ＶｐをＶｃｃ−１．５Ｖに設定する。

基準電圧発生回路６４は、図６に示すように、出力Ｓ₁及びＳ₂の状態に応じた基準電圧Ｖｒｅｆを出力する。既に説明したとおり、出力Ｓ₂がハイレベルに維持されている状態、すなわちトリガ信号Ｓ_TRGが閾電圧Ｖ_TH1より小さい状態では、基準電圧Ｖｒｅｆ₁＝（Ｒ２×Ｖｘ）／（Ｒ１＋Ｒ２）が出力される。出力Ｓ₂がローレベルであり、かつ、レベル決定回路６２から出力Ｓ₁がハイレベルに維持されている状態、すなわちトリガ信号Ｓ_TRGが閾電圧Ｖ_TH1以上で閾電圧Ｖ_TH2より小さい状態では、トリガ信号Ｓ_TRGが減少するタイミングにおいてトランジスタ８５のソース−ドレイン間は開放状態となり、トランジスタ８６のソース−ドレイン間が短絡状態となる。従って、基準電圧Ｖｒｅｆ₂＝（（Ｒ２＋Ｒ３）×Ｖｘ））／（Ｒ１＋Ｒ２＋Ｒ３）が出力される。出力Ｓ₁及びＳ₂が共にローレベルの状態、すなわちトリガ信号Ｓ_TRGが閾電圧Ｖ_TH2以上で閾電圧Ｖｐより小さい状態では、トランジスタ８５，８６のソース−ドレイン間が共に開放状態となる。従って、トリガ信号Ｓ_TRGが減少するタイミングにおいて基準電圧Ｖｒｅｆ₃＝（（Ｒ２＋Ｒ３＋Ｒ４）×Ｖｘ））／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）が出力される。また、トリガ信号Ｓ_TRGが閾電圧Ｖｐ以上の状態を１サイクル程度の短時間だけ維持した場合、トリガ信号Ｓ_TRGが増加するタイミングにおいてトランジスタ８５，８６のソース−ドレイン間が共に開放状態となる。従って、トリガ信号Ｓ_TRGが増加するタイミングにおいて基準電圧Ｖｒｅｆ₃＝（（Ｒ２＋Ｒ３＋Ｒ４）×Ｖｘ））／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）が出力される。次にＭＯＳＦＥＴ１がオフ状態となるタイミング、すなわちゲートオフエッジ信号Ｓ_GOFがローレベルとされるタイミングまで発振レベル比較回路１５に基準電圧Ｖｒｅｆが設定される。

例えば、図４において、抵抗Ｒ１＝２００ｋΩ、抵抗Ｒ２＝５０ｋΩ、抵抗Ｒ３＝１００ｋΩ、抵抗Ｒ４＝３００ｋΩ、Ｖｘ＝５．７Ｖとすることによって、基準電圧Ｖｒｅｆ₁＝約１．１４Ｖ、基準電圧Ｖｒｅｆ₂＝約２．４４Ｖ、基準電圧Ｖｒｅｆ₃＝約３．９５Ｖに設定することができる。

以上のように、ＭＯＳＦＥＴ１及び２がオフ状態にある期間中に次のスイッチングのサイクルで利用される基準電圧Ｖｒｅｆが設定され、ＭＯＳＦＥＴ１がオン状態からオフ状態となってリセットされるまでその基準電圧Ｖｒｅｆが設定され続ける。

また、二次電圧と、二次巻線との巻数比に比例する電圧が補助巻線２５に発生し、逆起電圧によって生成されたトリガ信号Ｓ_TRGに基づいて次のサイクルの基準電圧Ｖｒｅｆが段階的に設定される。例えば、起動時において、図６に示すように、基準電圧Ｖｒｅｆが段階的に高くなるように基準電圧Ｖｒｅｆを設定することができる。これによって、負荷に供給される電力を徐々に高めるソフトスタート処理を実現することができる。

擬似共振方式スイッチング電源装置２００では、内部の搭載された回路を用いて基準電圧Ｖｒｅｆを設定するので、外付けコンデンサを必要としない。よって、コンデンサを接続する手間がなくなり、製造時間を短縮すると共に製造コストを低減することができる。

また、負荷が短絡された場合、最も低い基準電圧Ｖｒｅｆが設定されることとなる。従って、過電流及び過負荷に対する保護をより確実にすることができる。

また、トリガ信号Ｓ_TRGが閾電圧Ｖｐ以上である状態が１サイクルよりも長い期間続くと、出力Ｓ₁及びＳ₂がハイレベルに維持されている状態となり、基準電圧Ｖｒｅｆ₁＝（Ｒ２×Ｖｘ）／（Ｒ１＋Ｒ２）が出力される。従って、トリガ信号Ｓ_TRGを閾電圧Ｖｐ以上に維持することによって間欠発振等の処理を実現することができる。

一方、フィックス回路４では、内部で生成された発振制限信号とエッジ検出回路６から入力されたパルス信号とを論理演算し、共にローレベルのときに充電信号を出力する。充電電圧によってＭＯＳＦＥＴ５がオン状態とされ、ＭＯＳＦＥＴ５を介してコンデンサＣが充電される。これによって、鋸歯状波信号の傾きが大きくされる。

発振回路３から発振された鋸歯状波信号は、発振エッジ回路８でパルス信号に変換されパルス幅変調回路１６のセット端子Ｓに入力される。このパルス信号によって、パルス幅変調回路１６の出力端子Ｑの信号は再びハイレベルに変更される。パルス幅変調回路１６の出力端子Ｑから出力された信号は、ドライバ回路１８を介して、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２のそれぞれのゲートに印加される。これによって、ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２が再びオン状態となる。

以上のように、ＭＯＳＦＥＴ１及び２がオフ状態となった際に一次巻線２３に電磁気的に結合された補助巻線２５に発生する逆起電圧を受けて、逆起電圧の値に応じたトリガ信号Ｓ_TRGに基づいて段階的に基準電圧Ｖｒｅｆを設定すると共にＭＯＳＦＥＴ１及び２を再びオン状態に戻す。このとき、負荷に供給される電力に対応するフィードバック電圧Ｖ_FBを受けて、フィードバック電圧Ｖ_FBが重畳された検出電圧Ｖ_COMが基準電圧Ｖｒｅｆよりも大きくなった場合にＭＯＳＦＥＴ１及び２をオフ状態に制御する。このようなスイッチング処理を繰り返すことによって負荷に電力を供給することができる。

本発明の実施の形態における擬似共振方式スイッチング電源装置の構成を示すブロック図である。 本発明の実施の形態における擬似共振方式スイッチング電源装置の作用を示すタイミングチャートである。 本発明の実施の形態におけるゲートエッジ回路及びレベル決定回路の構成例を示す図である。 本発明の実施の形態における基準電圧発生回路の構成例を示す図である。 本発明の実施の形態における擬似共振方式スイッチング電源回路の構成を示す図である。 本発明の実施の形態における擬似共振方式スイッチング電源回路の作用を示すタイミングチャートである。 従来の擬似共振方式スイッチング電源装置の構成を示すブロック図である。

符号の説明

１ パワーＭＯＳＦＥＴ、２ センシング用ＭＯＳＦＥＴ、３ 発振回路、４ フィックス回路、５ ＭＯＳＦＥＴ、６ エッジ検出回路、８ 発振エッジ回路、９ ラッチ回路、１０ 基準電圧発生回路、１１ 低電圧検出回路、１２ 高電圧検出回路、１３ 異常加熱検出回路、１５ 発振レベル比較回路、１６ パルス幅変調回路（フリップフロップ）、１７ バッファ、１８ ドライバ回路、２０ 全波整流回路、２１ チョークコイル、２２ トランス、２３ 一次巻線、２４ 二次巻線、２５ 補助巻線、２７ 平滑回路、２８ 起動抵抗、２９ 電圧共振コンデンサ、３０ ダイオード、３１ ダイオード、３２ コンデンサ、３３ フォトカプラ、３４ 発光ダイオード、３５ フォトトランジスタ、３６，３７ 抵抗、３８ コンデンサ、４０ トランジスタ、４１，４２ 抵抗、４３ ツェナーダイオード、４５ 抵抗、６０ ゲートエッジ回路、６０ａ，６０ｂ，６０ｃ ＮＯＴ素子、６０ｄ ＮＡＮＤ素子、６０ｅ ローパスフィルタ、６２ レベル決定回路、６４ 基準電圧発生回路、７０，７１，７２ 比較器、７３，７４ ＮＡＮＤ素子、７５，７６ エッジ検出回路、７５ａ，７５ｂ，７５ｃ ＮＯＴ素子、７５ｄ ＮＯＲ素子、７５ｅ ローパスフィルタ、７６ａ，７６ｂ，７６ｃ ＮＯＴ素子、７６ｄ ＮＯＲ素子、７６ｅ ローパスフィルタ、７７，７８ フリップフロップ、８０ 定電流源、８５，８６ トランジスタ、１００，２００ 擬似共振方式スイッチング電源装置。

Claims (5)

1. スイッチング素子を備え、前記スイッチング素子のスイッチングを繰り返して外部に接続されたトランスの一次巻線に電圧を断続的に供給することによって、前記一次巻線に電磁気的に結合された二次巻線に接続された負荷に電力を供給し、前記一次巻線に磁気的に結合された補助巻線で検知されるトリガ信号を用いて前記スイッチング素子を前記二次巻線の電圧変動に擬似的に共振させるように制御する擬似共振方式スイッチング電源装置であって、
   前記補助巻線で検出されたトリガ信号の値に応じて段階的に基準電圧を設定する過電流制限回路と、
   前記負荷に供給される電力に対応する検出電圧を受けて、当該検出電圧に対応する電圧が前記基準電圧よりも大きくなった場合に前記スイッチング素子をオフ状態とする信号を出力する発振レベル比較回路と、
   を備えることを特徴とする擬似共振方式スイッチング電源装置。
2. 請求項１に記載の擬似共振方式スイッチング電源装置において、
   前記過電流制限回路は、前記スイッチング素子のスイッチングの一周期毎に前記基準電圧を一回更新することを特徴とする擬似共振方式スイッチング電源装置。
3. 請求項１又は２に記載の擬似共振方式スイッチング電源装置において、
   前記過電流制限回路は、前記負荷が短絡状態となった場合に前記基準電圧を最も低い値に設定することを特徴とする擬似共振方式スイッチング電源装置。
4. 請求項１〜３のいずれか１つに記載の擬似共振方式スイッチング電源装置において、
   前記過電流制限回路は、直列に接続された複数の抵抗素子と、前記複数の抵抗素子のうち少なくとも１つの両端の端子を前記逆起電圧に応じて短絡可能とする短絡用スイッチング素子と、を備えることを特徴とする擬似共振方式スイッチング電源装置。
5. 請求項１〜４のいずれか１つに記載の擬似共振方式スイッチング電源装置と、
   前記スイッチング素子に接続された一次巻線と、当該一次巻線に電磁気的に結合された二次巻線及び補助巻線とを有するトランスと、
   を備えることを特徴とする擬似共振方式スイッチング電源装置。
   
   

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