JP2003134809A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
- Publication number
- JP2003134809A JP2003134809A JP2001328572A JP2001328572A JP2003134809A JP 2003134809 A JP2003134809 A JP 2003134809A JP 2001328572 A JP2001328572 A JP 2001328572A JP 2001328572 A JP2001328572 A JP 2001328572A JP 2003134809 A JP2003134809 A JP 2003134809A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- reference voltage
- current
- overcurrent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
よる、誤動作および動作不能を防止することができるス
イッチング電源回路を提供する。 【解決手段】図で示す基準電圧発生回路300で、高い
基準電圧V1と低い基準電圧V2を発生させ、過電流保
護回路400のISコンパレータ5の基準電圧として利
用し、パルス過電流が流れる期間だけ、高い基準電圧V
1を入力することで、通常動作で発生するパルス過電流
では、過電流保護回路400を働かせず、過大なパルス
過電流が流れたときに過電流保護回路400を働かせる
ことでスイッチング電源回路が誤動作したり動作不能と
なることを防止する。
Description
を有するスイッチング電源回路に関する。
である。AC100V電源(50)にトランス(51)
を介してダイオードブリッジ(52)が接続し、このダ
イオードブリッジ(52)に平滑用の電源コンデンサ
(53)が接続する。この電源コンデンサ(53)の高
電位側に、電源制御用IC(100)のVH端子と、ト
ランス(55)の1次巻線側の一端が接続し、トランス
(55)の1次巻線の他端とMOSFET(57)のド
レインが接続し、ソースと電源制御用IC(100)の
IS端子および抵抗(58)の一端と接続し、抵抗(5
8)の他端とGNDと接続する。MOSFET(57)
のゲートと抵抗(59)の一端と接続し、抵抗(59)
の他端と電源制御用IC(100)のOUT端子と接続
する。トランス(55)の補助巻線(56)の一端とダ
イオード(60)のアノードと接続し、ダイオード(6
0)のカソードと抵抗(61)の一端と接続し、抵抗
(61)の他端と、電源コンデンサ(54)の一端(高
電位側)および電源制御用IC(100)のVCC端子
と接続する。電源コンデンサ(54)の他端とGNDと
接続する。電源制御用IC(100)のCS端子と補助
コンデンサ(62)の一端が接続し、補助コンデンサ
(62)の他端とGNDと接続する。電源制御用IC
(100)のFB端子とフォトカプラ(78)のフォト
トランジスタ(78a)のコレクタと接続し、フォトト
ランジスタ(78a)のエミッタとGNDと接続する。
用のダイオード(71)のアノードと接続し、ダイオー
ド(71)のアノードと平滑コンデンサ(72)の一端
および直流高電位端子(73)と接続する。トランス
(55)の2次巻線の他端と平滑コンデンサ(72)の
他端および直流低電位端子(74)と接続する。直流高
電位端子(73)と抵抗(75)の一端および抵抗(7
6)の一端と接続し、抵抗(75)の他端とフォトカプ
ラ(78)の発光ダイオード(78b)のアノードと接
続し、発光ダイオード(78b)のカソードとコンデン
サ(79)の一端およびツェナーダイオード(80)の
カソードと接続し、ツェナーダイオード(80)のアノ
ードとトランス(55)の2次巻線の他端と接続する。
抵抗(76)の他端とコンデンサ(79)の他端および
抵抗(77)の一端と接続し、抵抗(77)の他端とツ
ェナダイオード(80)のアノードと接続する。また、
点線の回路(55b)はトランス(55)の主捲線(5
5a)が動作を停止したときの還流電流を流す回路であ
る。
である。この電源制御用IC(100)は、起動回路
(101)、制御回路(200)、低電圧誤動作防止回
路(85)および内部電源回路(88)(REG)で構
成され、制御回路(200)は発振器(87)(OS
C)および説明は省略するが、ラッチ回路(Latc
h)および過負荷防止回路(OverLoad)などで
構成されている。
を起動するとき、制御回路(200)に電力を供給する
電源コンデンサ(54)を充電する回路である。制御回
路(200)は電源制御用ICの主要回路部である。低
電圧誤動作防止回路(85)は、VCC端子の電圧が低下
した場合に、制御回路(200)の動作を停止すること
で、電源制御用ICの誤動作を防止する回路である。発
振器(87)は、図示しない出力回路を介して図4のM
OSFET(57)のゲート信号を制御し、負荷が軽く
なったときに、FB端子からの電圧によって、この発振
器(87)の発振周波数を低下させ、また出力回路から
出力される矩形波パルスのパルス幅を狭くし、MOSF
ET(57)が導通する期間を絞り、負荷に供給される
電力を小さくする回路である。
がオン・オフを繰り返す場合に、オン電流の立ち上がり
時にパルス過電流(リーディングエッジのノイズとも言
われる)が流れることが多い。このパルス過電流は、通
電期間が200ns程度であり、このパルス過電流のピ
ーク値が大きくなり、過電流検出レベルを超えると、過
電流保護回路(88)からオフ信号が出力され、MOS
FET(57)をオフさせてしまう。つまり、定常動作
状態で、スイッチング電源が停止してしまう不都合が生
じる。
よるCRフィルタをMOSFET(57)と電源制御用
ICで構成されるループ内に挿入して、このパルス過電
流の立ち上がりを緩やかにして、ピーク値を抑えて過電
流検出レベル以下とする方法がある。また、特開平8−
47252号公報で開示されているように、このパルス
過電流が流れる期間のみ、MOSFET(57)に相当
するトランジスタを停止させる信号が出ないように、非
検出回路を設けて、過電流保護回路を停止させ、パルス
過電流が小さくなる200ns程度後は、過電流保護回
路を動作させる方法が開示されている。パルス過電流が
流れている期間、過電流保護回路が停止しているため、
このパルス過電流が流れても、スイッチング電源は停止
せずに正常動作が続けられる。
電流の立ち上がりは、200ns程度に比べると緩やか
である。そのため、負荷短絡や過負荷による大きなパル
ス過電流に対しては、そのピーク値になる時点は200
ns程度より遅くなる。200ns程度より遅くなる
と、過電流保護回路が動作し、トランジスタは停止させ
られ、スイッチング電源は保護される。
ィルタを挿入する方法では、部品点数が増大し、外部部
品を設置するために、スイッチング電源回路が大型化す
るという不都合を生じる。一方、特開平8─47252
号公報に開示されている方法では、パルス過電流が発生
する期間、過電流保護回路を停止させると、この期間
に、何らかの原因で、大きなパルス電流がトランジスタ
に流れた場合、トランジスタは損傷する恐れがある。ト
ランジスタが損傷するとスイッチング電源は動作不能と
なる不都合が生じる。
て、パルス過電流による、誤動作および動作不能を防止
することができるスイッチング電源回路を提供すること
にある。
めに、トランジスタをオン・オフ制御して所定の出力電
圧を出力するスイッチング電源回路において、前記トラ
ンジスタのオン時から、該トランジスタに流れる矩形波
電流の立ち上がりにパルス電流が重畳される所定期間は
高い第1の基準電圧を発生し、該所定期間以降は、前記
第1の基準電圧より低い第2の基準電圧を発生する基準
電圧発生回路より出力される基準電流値と前記トランジ
スタを流れる電流値を比較する比較器を具備し、前記ト
ランジスタを流れる電流値が前記基準電圧発生回路によ
り出力される電流基準値を超えたときに前記トランジス
タをオフする構成とする。
の電流基準値を発生する第1の基準電源と、前記第2の
電流基準値を発生する第2の基準電源と前記第1、第2
の基準電源のいずれかを選択して出力するスイッチ回路
とを備え、前記所定期間は前記第1基準電源を選択し、
前記所定期間以降は前記第2の基準電源を選択するとよ
い。
準電源に接続された第1のスイッチ回路と、前記第2の
基準電源に接続された第2のスイッチ回路からなり、前
記所定期間に同期した相補な信号によって前記第1、第
2のスイッチ回路を相補にオン・オフさせ、前記第1、
第2の基準電源を選択するとよい。また、前記第1の電
流基準値が、前記第2の電流基準値に対して1.5倍以
上で、10倍以下であるとよい。
イッチング電源回路の要部回路図である。ここでは、本
発明の主要部である基準電圧発生回路と、この基準電圧
発生回路から出力される基準電圧を利用した過電流保護
回路について説明する。基準電圧発生回路(300)
は、基準電圧V1とV2を発生する基準電源(1)、
(2)と、それらとそれぞれ接続するアナログスイッチ
回路ASW1(3)とASW2(4)から構成される。
図5の過電流保護回路(88)に相当する過電流保護回
路(400)は、この基準電圧発生回路(300)とI
SコンパレータCOMP(5)とフリップフロップ回路
RSFF1(6)とNAND回路であるNAND1
(7)およびバッファ回路BUFF1(8)で構成さ
れ、BUFF1(8)の出力信号はOUT端子に入力さ
れ、OUT端子から矩形波信号が出力され、この矩形波
信号が図4のMOSFET57のゲートに入力される。
1、V2は、電源制御用ICの内部で生成され、ASW
1(3)、ASW2(4)を介して過電流保護回路40
0のCOMP(5)の反転入力(マイナス端子)に基準
電圧として入力される。電源制御用IC内部の発振器
(図5の発振器OSC)から生成されるエッジトリガー
の信号は、RSFF1(6)のリセット信号Vreset1と
して用いられ、電源制御用IC出力の1サイクル毎の制
御を行っている。
信号Vpwmcomp は、電源制御用ICのPWMコンパレー
タ回路(図5の出力回路内にある)から生成される、レ
ベルシフト前の電源制御用ICの出力信号であるので、
NAND回路1(7)により、過電流保護回路(40
0)が働いた場合には、電源制御用ICの出力信号を停
止させることができる。
W1(3)、ASW2(4)のオン・オフを制御する信
号Va、Vaバーを発生させるトリガ回路について説明
する。図2は、図1のアナログスイッチ回路のオン・オ
フを制御する信号を生成するトリガ回路の要部回路図で
ある。このトリガ回路(500)は図1のアナログスイ
ッチ回路ASW1(3)、ASW2(4)をトリガする
回路である。
ち上がり部の波形(リーディングエッジという)から一
定時間、高い基準電圧V1が出力されて、その後に低い
基準電圧V2に切り替えるために、図1で用いたVpwmc
omp の正の信号と、定電流源IDC1(22)によるコ
ンデンサC1(25)への充電によって生じた遅延のか
かった信号とをNAND2(26)へ入力して合成す
る。インバータ回路INV2(27)の出力点bの電圧
Vb は、図3に示すように、Vpwmcomp に対して立ち上
がりが遅延した信号で生成される。
に制御するために、フリップフロップ回路RSFF2
(28)のリセット信号として、図1で用いたリセット
信号Vreset1を用いる。リセット信号Vreset1は、図3
の発振器出力信号VOSC の発振波形の三角波の山側の頂
点で、パルスが出る信号であり、発振器出力信号VOSC
が山側の頂点にある時は、電源制御用ICの出力信号が
必ずオフしているので、このオフ信号を利用して、フリ
ップフロップ回路RSFF2(28)の1サイクルのリ
セット信号としている。
をもつ波形で図1のアナログスイッチ回路ASW1
(3)、ASW2(4)のオン・オフを制御する。この
結果、基準電圧発生回路(300)から出力されるa点
の電圧Vthの波形は、図3に示すように、電源制御用I
Cの出力信号が立ち上がってから、所定の期間(例え
ば、200ns程度)は、高い高い基準電圧V1にあ
り、その後、低い基準電圧V2に切り替わる動作を毎サ
イクル行う。従って、過電流保護レベルも、電源制御用
ICの出力信号が立ち上がってから、所定の期間(例え
ば、200ns程度)は高いレベルとなり、その後、低
いレベルに切り替わる。
5)の容量と、IDC1(22)からC1(25)に流
入する電流の大きさである。前記の基準電圧V1を、基
準電圧V2より大きくすることで、常時発生するリーデ
ィングエッジでのパルス過電流(ノイズ)では、過電流
保護回路が働かないため、MOSFET57は動作を続
ける。MOSFET57が動作を続けることで、スイッ
チング電源の動作を継続させることができる。
ス電流(過電流)が流れた場合には、過電流保護回路を
働かせて、MOSFET57の動作を停止させる。MO
SFET57が停止することで、MOSFET57の損
傷を防止し、スイッチング電源を保護することができ
る。また、負荷短絡などで生じる通常の過電流は、立ち
上がりがパルス過電流と比べて小さいために、切り換え
た後の基準電圧V2で検出され、通常と同様にMOSF
ET57を遮断して、MOSFET57の損傷を防止す
る。
過電流検出レベルに対して1倍から10倍を超える場合
もあり、概ね、1倍から1.5倍程度が多い。また、
1.5倍以上でMOSFET57が破壊する場合がある
ために、パルス過電流で頻繁にスイッチング電源を停止
させることなく、MOSFET57の破壊を防止するた
めには、基準電圧V1を基準電圧V2に対して1.5倍
以上とするとよい。また、スイッチング電源によるパル
ス過電流の発生頻度は10倍以下が殆どであり、パルス
過電流破壊耐量が大きいMOSFET57を用いる場合
でも、最大で10倍に設定すると十分である。
ETで、MN1(24)はnチャネルMOSFETであ
り、これらのMOSFETで相補回路を構成し、C1
(25)の充放電を行わせる。図3は、図1と図2の各
部の信号波形を示す図である。Vpwmcomp はPWMコン
パレータの出力信号、Vosc は発振器の出力信号、Vb
はRSFF1(28)の入力信号でC1(25)で遅延
した信号、Vreset1はRSFF1(6)とRSFF2
(28)のリセット信号、Va はトリガ回路(500)
の出力信号、VaバーはVa の反転信号、V1は高い基
準電圧を発生する基準電源(1)の電圧波形、V2は低
い基準電圧を発生する基準電源(2)の電圧波形、Vth
は、基準電圧発生回路(300)の出力電圧波形であ
り、MOSFET57電流は、MOSFET57に流れ
る電流を図4のシャント抵抗58で発生する電圧波形
で、モード別に示した波形である。
(イ)が、通常の過電流検出レベルであるV2を超える
が、パルス過電流検出レベルのV1より小さいために、
過電流保護回路は動作せずに、MOSFET57は動作
を継続する。Bモードでは、過電流のピーク(ロ)が、
通常の過電流検出レベルを超えるために、過電流保護回
路が動作して、MOSFET57の動作を停止させる。
(イ)が、パルス過電流検出レベルを超えるために、過
電流保護回路が動作して、MOSFET57の動作を停
止させる。尚、上記の例では、基準電圧V1、V2を発
生する2つの基準電源(1、2)を設け、基準電源
(1、2)をアナログスイッチASW1、ASW2を介
していずれか一方をCOMPに入力しているが、異なる
2つの基準電圧を得る構成は、上記の構成に限られるも
のでなく、また、基準電源(1、2)の切換えもアナロ
グスイッチに限るものではない。例えば図6に示すよう
に、元になる1つの基準電圧(V0)を抵抗の直列回路
(R11からR16)で分圧し、前記抵抗に接続した半
導体スイッチ(MOSFET(10、11)など)を前
記トリガ回路(500)の出力によってオン・オフさ
せ、前記直列回路の抵抗値を切り換えて分圧値を変化さ
せることにより2つの基準電圧V1、V2を得てもよ
い。
を発生する基準電圧発生回路を過電流保護回路に付加す
ることで、リーディングエッジで常時発生する小さなパ
ルス過電流が流れた場合には、過電流保護回路の動作を
停止させて、スイッチング電源の動作を維持し、スイッ
チング電源が遮断されるという誤動作を防止することが
できる。
護回路を動作させて、MOSFET57が損傷すること
を防止し、スイッチング電源が動作不能に陥ることを防
止することができる。
要部回路図
御する信号を生成するトリガ回路の要部回路図
Claims (4)
- 【請求項1】トランジスタをオン・オフ制御して所定の
出力電圧を出力するスイッチング電源回路において、 前記トランジスタのオン時から、該トランジスタに流れ
る矩形波電流の立ち上がりにパルス電流が重畳される所
定期間は高い第1の基準電圧を発生し、該所定期間以降
は、前記第1の基準電圧より低い第2の基準電圧を発生
する基準電圧発生回路より出力される基準電流値と前記
トランジスタを流れる電流値を比較する比較器を具備
し、前記トランジスタを流れる電流値が前記基準電圧発
生回路により出力される電流基準値を超えたときに前記
トランジスタをオフすることを特徴とするスイッチング
電源回路。 - 【請求項2】前記基準電圧発生回路は、前記第1の電流
基準値を発生する第1の基準電源と、前記第2の電流基
準値を発生する第2の基準電源と前記第1、第2の基準
電源のいずれかを選択して出力するスイッチ回路とを備
え、 前記所定期間は前記第1基準電源を選択し、前記所定期
間以降は前記第2の基準電源を選択することを特徴とす
る請求項1に記載のスイッチング電源回路。 - 【請求項3】前記スイッチ回路は、前記第1の基準電源
に接続された第1のスイッチ回路と、前記第2の基準電
源に接続された第2のスイッチ回路からなり、前記所定
期間に同期した相補な信号によって前記第1、第2のス
イッチ回路を相補にオン・オフさせ、前記第1、第2の
基準電源を選択することを特徴とする請求項1または2
に記載のスイッチング回路。 - 【請求項4】前記第1の電流基準値が、前記第2の電流
基準値に対して1.5倍以上で、10倍以下であること
を特徴とする請求項1ないし3のいずれかに記載のスイ
ッチング電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001328572A JP2003134809A (ja) | 2001-10-26 | 2001-10-26 | スイッチング電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001328572A JP2003134809A (ja) | 2001-10-26 | 2001-10-26 | スイッチング電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003134809A true JP2003134809A (ja) | 2003-05-09 |
Family
ID=19144622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001328572A Withdrawn JP2003134809A (ja) | 2001-10-26 | 2001-10-26 | スイッチング電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003134809A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006254590A (ja) * | 2005-03-10 | 2006-09-21 | Sanyo Electric Co Ltd | 擬似共振方式スイッチング電源装置及びそれを用いた擬似共振方式スイッチング電源回路 |
JP2009171815A (ja) * | 2008-01-21 | 2009-07-30 | Funai Electric Co Ltd | Dc−dcコンバータ |
CN115314451A (zh) * | 2022-08-23 | 2022-11-08 | 中国电子科技集团公司第十研究所 | 国产srio交换芯片电流倒灌导致下电不充分处理方法 |
-
2001
- 2001-10-26 JP JP2001328572A patent/JP2003134809A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006254590A (ja) * | 2005-03-10 | 2006-09-21 | Sanyo Electric Co Ltd | 擬似共振方式スイッチング電源装置及びそれを用いた擬似共振方式スイッチング電源回路 |
JP4669306B2 (ja) * | 2005-03-10 | 2011-04-13 | 三洋電機株式会社 | 擬似共振方式スイッチング電源装置及びそれを用いた擬似共振方式スイッチング電源回路 |
JP2009171815A (ja) * | 2008-01-21 | 2009-07-30 | Funai Electric Co Ltd | Dc−dcコンバータ |
JP4656155B2 (ja) * | 2008-01-21 | 2011-03-23 | 船井電機株式会社 | Dc−dcコンバータ |
CN115314451A (zh) * | 2022-08-23 | 2022-11-08 | 中国电子科技集团公司第十研究所 | 国产srio交换芯片电流倒灌导致下电不充分处理方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100925865B1 (ko) | 동기 정류형 스위칭 조정기, 동기 정류형 스위칭 조정기의제어 회로 및 동기 정류형 스위칭 조정기의 동작 제어 방법 | |
JP5764231B2 (ja) | 電子回路 | |
US7558037B1 (en) | Over current protection circuit and method | |
US7782638B2 (en) | Switching power supply device, semiconductor device, and control method | |
US7307462B2 (en) | Self-oscillating driver with soft start circuit | |
US7310251B2 (en) | Control circuit having two-level under voltage lockout threshold to improve the protection of power supply | |
JP3572292B2 (ja) | スイッチング電源回路 | |
US20120126772A1 (en) | Current mode synchronous rectification dc/dc converter | |
US20080232018A1 (en) | Control Circuit with Short-circuit Protection for Current Sense Terminal of Power Converters | |
CN106602879B (zh) | 具有半桥节点的dc-dc转换器、用于其的控制器以及控制其的方法 | |
KR101389056B1 (ko) | 결함 제어 회로 및 이를 형성하기 위한 방법 | |
KR20070015375A (ko) | 전원 장치 | |
US5978195A (en) | Circuit protection arrangement | |
JP6814219B2 (ja) | スイッチング電源装置および半導体装置 | |
CN107342680B (zh) | Dcdc转换器 | |
JP5289923B2 (ja) | スイッチング電源 | |
US5724235A (en) | Overcurrent protecting device for use in DC--DC converter | |
JP5566655B2 (ja) | スイッチング電源 | |
JP2006352976A (ja) | スイッチング電源用半導体装置 | |
JP2003134809A (ja) | スイッチング電源回路 | |
JP5566656B2 (ja) | スイッチング電源 | |
JP4635555B2 (ja) | スイッチング電源制御回路 | |
JP2773502B2 (ja) | スイッチング電源装置 | |
JPH1118425A (ja) | パルス幅制御ic回路 | |
JPH10233661A (ja) | レベルシフト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040517 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051006 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060117 |