JP4663485B2 - 薄膜トランジスタアレイ及びその製造方法、半透過型液晶表示装置 - Google Patents

Description

本発明は、１画素内に透過画素電極と反射画素電極とを有し、反射画素電極下に補助容量電極を備える薄膜トランジスタアレイ及びその製造方法並びにこれを用いた半透過型液晶表示装置に関する。

半透過型液晶表示装置（Liquid crystal display：ＬＣＤ）では、一般的に透過画素電極と、反射画素電極とを形成する必要がある。このため、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板の製造工程が多くなる問題があった。この問題を解決するため、ソース・ドレイン電極を形成するレイヤで同時に反射画素電極を形成する方法が用いられている（例えば、特許文献１参照）。
特開２００５−２９２６６０号公報

ソース・ドレイン電極を反射画素電極として用いる場合、反射率の高いＡｌ系の金属と、上層の透過画素電極に用いられるＩＴＯとのコンタクト抵抗が高くなる問題がある。このため、ソース・ドレイン電極をＡｌ系金属とＣｒ系金属の２層構造とし、２回露光又はハーフトーン露光又はグレートーン露光（以下、２段階露光とする）を用いて、ＩＴＯとのコンタクトをとる部分のみ、上層のＡｌ系電極を除去する方法が提案されている。

このような方法を用いる場合、レジスト下地となるゲート電極工程のパターンにより、パターンがある部分のレジスト厚は薄くなり、パターンがない部分のレジスト厚は厚くなってしまう。このため、２段階露光を行った後のレジストの膜厚もそれに応じて変化し、２段階露光の精度が低下する。したがって、２段階露光を行う部分のレジスト厚をできる限り均一にするため、当該露光部分のレジスト下地の膜構成をそろえておくことが望ましい。ソース・ドレイン電極の２段階露光を行う際は、当該露光部分の下地となるゲート電極工程のパターンを残しておくことが望ましい。このような背景から、図９及び図１０示すように、ゲート電極工程において形成される補助容量電極１を、２段階露光により形成されるコンタクトホール２の下に配置している。

しかしながら、このような構成とした場合、以下のような問題が生じた。コンタクトホール２下の反射画素電極３と補助容量電極１間のゲート絶縁膜４が、コンタクトホール２直下で絶縁破壊を起こす。この絶縁破壊は、コンタクトホール２開口部で特に多く発生する傾向がある。この原因の一つとしては、２段階露光を行った部分のレジストに、露光エネルギーやレジスト厚が不均一であることを要因としたピンホールが形成され、その部分の反射画素電極がエッチオフされ、コンタクトホール形成工程にて、絶縁膜４に穴が開き、透過画素電極５と補助容量電極１が短絡することがあげられる。これにより、反射画素電極３を介して補助容量電極１と透過画素電極５が電気的に短絡し、輝点として視認される。液晶表示装置において、輝点は歩留りを下げる大きな要因となる。

また、コンタクトホール２直下の補助容量電極１をくりぬいた場合は、半透過型ＬＣＤの反射画素電極部分のセルギャップが大きくなる部分が生じ、反射光学特性が劣化するという問題が生じる。

本発明は、上記のような事情を背景としてなされたものであり、本発明は、絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制した薄膜トランジスタアレイ基板及びその製造方法、並びにこれを用いた半透過型液晶表示装置を提供することを目的とする。

本発明の第１の態様にかかる薄膜トランジスタアレイ基板は、反射電極の下に第１の絶縁膜を介して設けられた補助容量電極と、前記反射電極の上に設けられた第２の絶縁膜と、前記補助容量電極が設けられていない領域において、前記第２の絶縁膜に設けられたコンタクトホールと、前記コンタクトホールを介して前記反射電極と接続されている透過電極と、前記コンタクトホールが設けられた領域において、前記反射電極の下に設けられた厚さ補正パターンとを備え、前記厚さ補正パターンは、前記補助容量電極とは絶縁されているものである。これにより、絶縁膜の絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制することができる。

本発明の第２の態様にかかる薄膜トランジスタアレイ基板は、上記の薄膜トランジスタアレイ基板において、前記厚さ補正パターンは、前記補助容量電極と略等しい厚さを有するものである。これにより、パターニングの精度を向上させることができる。

本発明の第３の態様にかかる薄膜トランジスタアレイ基板は、上記の薄膜トランジスタアレイ基板において、前記厚さ補正パターンは、前記補助容量電極と同一材料で、前記第１の絶縁膜の下に設けられているものである。これにより、絶縁膜の絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制することができる。

本発明の第４の態様にかかる薄膜トランジスタアレイ基板は、上記の薄膜トランジスタアレイ基板において、アレイ状に配置された薄膜トランジスタを備え、前記厚さ補正パターンは、前記薄膜トランジスタに設けられた半導体能動膜又は半導体能動膜とオーミックコンタクト膜の積層膜と同一の材料で、前記第１の絶縁膜の上に設けられているものである。これにより、絶縁膜の絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制することができる。

本発明の第５の態様にかかる薄膜トランジスタアレイ基板は、上記の薄膜トランジスタアレイ基板において、前記反射電極は、第１層と前記第１層の上に設けられた第２層との２層構造であり、前記第２層は、前記コンタクトホールが設けられた領域において除去されているものである。これにより、反射電極と透過電極とのコンタクト抵抗を抑制することができる。

本発明の第６の態様にかかる薄膜トランジスタアレイ基板は、上記の薄膜トランジスタアレイ基板において、前記補助容量電極は、前記反射電極の下略全面に形成されているものである。本発明は、このような場合に特に有効である。

本発明の第７の態様にかかる薄膜トランジスタアレイ基板の製造方法は、基板上に薄膜トランジスタがアレイ状に設けられた薄膜トランジスタアレイ基板の製造方法であって、前記基板上に補助容量電極を形成し、前記補助容量電極上に第１の絶縁膜を形成し、前記補助容量電極が設けられていない領域において、前記第１の絶縁膜の上又は下に、前記補助容量電極とは絶縁されるよう厚さ補正パターンを形成し、前記第１の絶縁膜及び前記厚さ補正パターンの上に反射電極を形成し、前記反射電極上に第２の絶縁膜を形成し、前記厚さ補正パターンが形成された領域において、前記第２の絶縁膜にコンタクトホールを形成し、前記コンタクトホールを介して前記反射電極と接続されるよう透過電極を形成する。これにより、絶縁膜の絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制することができる薄膜トランジスタアレイ基板を製造することが可能である。

本発明の第８の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記厚さ補正パターンを前記補助容量電極と略等しい厚さに形成する。これにより、パターニングの精度を向上させることができる。

本発明の第９の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記第１の絶縁膜の下に、前記補助容量電極と前記厚さ補正パターンとを同一材料で同時に形成する。これにより、製造工程の増加を抑制することができる。

本発明の第１０の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記第１の絶縁膜上に、前記薄膜トランジスタのアモルファスシリコン膜又はアモルファスシリコン膜及びオーミックコンタクト膜の積層膜と前記厚さ補正パターンとを同一材料で同時に形成する。これにより、製造工程の増加を抑制することができる。

本発明の第１１の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記反射電極を第１層と前記第１層の上に第２層との２層構造で形成し、前記第２層を前記コンタクトホールが設けられた領域において除去する。これにより、反射電極と透過電極とのコンタクト抵抗を抑制することができる。

本発明の第１２の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記第２層を２段階露光により除去する。本発明は、このような場合に特に効果的である。

本発明の第１３の態様にかかる薄膜トランジスタアレイ基板の製造方法は、上記の製造方法において、前記補助容量電極を前記反射電極の下略全面に形成する。本発明は、このような場合に特に有効である。

本発明の第１４の態様にかかる半透過型液晶表示装置は、請求項１〜５のいずれかに記載の薄膜トランジスタアレイ基板を備えるものである。これにより、高品位の半透過型液晶表示装置を提供できる。

本発明によれば、絶縁破壊に起因する補助容量電極と透過画素電極との短絡の発生を抑制した薄膜トランジスタアレイ基板及びその製造方法、並びにこれを用いた半透過型液晶表示装置を提供することができる。

以下に、本発明を適用可能な実施の形態について説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。

実施の形態１．
本発明の実施の形態１にかかる薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板とする）について、図１〜図３を参照して説明する。本発明にかかるＴＦＴアレイ基板は、半透過型液晶表示装置に用いるものであり、透過画素電極及び反射画素電極を備える。図１は、本実施の形態にかかるＴＦＴアレイ基板１００の略１画素の構成を示す平面図である。また、図２は図１のＡ−Ａ断面図であり、図３は図１のＢ−Ｂ断面図である。図１〜図３において、同一の構成要素には同一の符号を付している。

図１及び図２に示すように、ガラスなどの透明絶縁性基板１０上には、第１の導電膜からなるゲート電極２１、ゲート配線２２、補助容量電極２３が形成されている。なお、ここでは図示しないが、ゲート端子部も透明絶縁性基板１０上に設けられる。また、透明絶縁性基板１０上には、補助容量電極２３と略等しい厚さの厚さ補正パターン２４が形成されている。厚さ補正パターン２４は、後述する２回露光又はハーフトーン露光又はグレートーン露光（以下、２段階露光などとする）を行う領域に対応する位置に形成されている。また、厚さ補正パターン２４は、補助容量電極２３の切り欠き部に収納されて、補助容量電極２３とは絶縁された状態で設けられている。すなわち、厚さ補正パターン２４は、島状に設けられている。厚さ補正パターン２４としては、補助容量電極２３と同一の材料を用いることができる。

したがって、従来反射画素電極の下略全面に形成されていた補助容量電極の一部を分離して、厚さ補正パターン２４とすることができる。本実施の形態においては、図９に示す従来の補助容量電極が、スリット状の溝により２段階露光領域に対応する厚さ補正パターン２４とそれ以外の領域に対応する補助容量電極２３とに分離されている。後に詳述するが、第２の導電膜６０の上層の第２層６０ｂを除去するときに２段階露光を行う際、厚さ補正パターン２４によりパターニングの精度を向上させることができる。これらの構成要素を覆うように、第１の絶縁膜であるゲート絶縁膜３０が形成される。すなわち、本実施の形態においては、ゲート絶縁膜３０の下に厚さ補正パターン２４が設けられる。

ゲート電極２１上には、第１の絶縁膜であるゲート絶縁膜３０を介して半導体層である半導体能動膜４０及びオーミックコンタクト膜５０が順次積層形成されている。オーミックコンタクト膜５０は中央部が除去されて二つの領域に分割されている。この２つのオーミックコンタクト膜５０の一方には、第２の導電膜６０からなるソース電極６１が形成される。また、他方には同様に第２の導電膜６０からなるドレイン電極６２が形成されている。これらの半導体能動膜４０とソース電極６１及びドレイン電極６２によりスイッチング素子であるＴＦＴが構成されている。

また、図１に示すように、ソース配線６３がゲート絶縁膜３０を介してゲート配線２２と交差するように形成されている。ソース電極６１はソース配線６３から延設されている。なお、ここでは図示していないが、ゲート配線２２とソース配線６３との交差部には、交差部の耐電圧を向上させるために、半導体能動膜４０及びオーミックコンタクト膜５０を残存させている。また、ソース端子部（不図示）も第２の導電膜６０により形成される。

また、反射画素電極６５はドレイン電極６２から延設されている。すなわち、反射画素電極６５は、ソース電極６１及びドレイン電極６２と同一の第２の導電膜６０により形成されている。第２の導電膜６０は、表面酸化が生じない下層の第１層６０ａと、反射率の高い上層の第２層６０ｂの２層構造となっている。すなわち、第２の導電膜６０において、第１層６０ａがゲート絶縁膜３０に接し、第２層６０ｂが層間絶縁膜７０に接する表面層となる。したがって、ソース下層６１ａ、ドレイン下層６２ａ、画素電極下層６５ａは第１層６０ａにより形成され、ソース上層６１ｂ、ドレイン上層６２ｂ、画素電極上層６５ｂは第２層６０ｂにより形成される。第１層６０aとしては、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、又はこれらを主成分とする合金を用いることができる。また、第２層６０ｂとしては、Ａｌ、Ａｇ、又はこれらを主成分とする合金を用いることができる。これにより、反射画素電極６５の表面は反射率の高い金属膜とすることができ、半透過型液晶表示装置の反射モードにおいて輝度を向上させることができる。

また、反射画素電極６５はゲート絶縁膜３０を介して、補助容量電極２３上に設けられている。補助容量電極２３は反射画素電極６５の下の略全面に形成されている。これにより、液晶駆動時には、補助容量が形成されて良好な表示を行うことができると共に、補助容量電極２３の形成により透過領域として利用できない部分を反射領域として利用できるため、開口率を向上させることが可能である。

図２及び図３に示すように、上述の構成要素を覆うように第２の絶縁膜である層間絶縁膜７０が形成されている。また、層間絶縁膜７０は、反射画素電極６５上の一部において除去され、コンタクトホール８０が形成されている。本実施の形態においては、図１に示す画素の中央のやや下側にコンタクトホール８０が形成されている。コンタクトホール８０の周囲では、ソース・ドレイン電極形成工程で形成された第２の導電膜６０のうち、反射画素電極上層６５ｂが除去されている。この画素電極上層６５ｂが除去された部分が、露出部６６となる。したがって、露出部６６では、画素電極下層６５ａが露出されている。露出部６６は、２段階露光により形成される。この露出部６６が、反射画素電極６５と透過画素電極９０とのコンタクト部分となる。すなわち、画素電極上層６５ａと透過画素電極９０とが電気的に接続される。このように、画素電極上層６５ｂを除去することによって、反射画素電極６５と透過画素電極９０とのコンタクト抵抗の上昇を抑制することができる。

また、コンタクトホール８０は、ゲート絶縁膜３０及び反射画素電極６５を介して厚さ補正パターン２４の上に設けられている。コンタクトホール８０は、厚さ補正パターンよりも小さく形成されている。また、上述したように厚さ補正パターン２４は補助容量電極２３と絶縁状態なっている。このため、コンタクトホール８０の開口部で特に多く発生するゲート絶縁膜３０の絶縁破壊に起因する補助容量電極２３と透過画素電極９０との短絡を抑制することができる。ゲート絶縁膜３０が絶縁破壊を起こすと、反射画素電極６５を介して補助容量電極２３と透過画素電極９０が電気的に短絡し、輝点として視認される。液晶表示装置において、輝点は製造歩留りを下げる大きな要因となる。本発明によれば、この短絡を抑制することができるため、液晶表示装置の製造歩留りを向上させることができる。なお、ゲート端子部（不図示）上のゲート絶縁膜３０及び層間絶縁膜７０、ソース端子部（不図示）上の層間絶縁膜７０にもそれぞれコンタクトホールが形成されている。

層間絶縁膜７０の上には、ＩＴＯなどの透過率の高い導電膜からなる透過画素電極９０が設けられている。透過画素電極９０は、層間絶縁膜７０の設けられたコンタクトホール８０を介して反射画素電極６５に設けられた露出部６６と電気的に接続されている。したがって、透過画素電極９０は、反射画素電極６５を介してドレイン電極６２と電気的に接続される。

ＴＦＴアレイ基板１００上には、上記の構成を有する画素がアレイ上に配列されている。ＴＦＴアレイ基板１００と対向電極が設けられた対向基板との間に液晶を挟持して、半透過型の液晶表示パネルが構成される。反射画素電極６５及び透過画素電極９０と対向配置される対向電極との間に印加される電圧により、液晶の配向が制御される。

以下、実施の形態１にかかる半透過型液晶表示装置の薄膜トランジスタアレイ基板１００の製造方法について図４を参照して説明する。図４は、本実施の形態にかかる薄膜トランジスタアレイ基板の製造方法を示すフロー図である。

まず、図４に示す工程Ａにおいて、ゲート電極２１、ゲート配線２２及び補助容量電極２３、厚さ補正パターン２４を形成する。具体的には、ガラス基板などの透明絶縁性基板１０を、純水を用いて洗浄する（ステップＳ１）。そして、洗浄した透明絶縁性基板１０上に第１の導電膜を成膜する（ステップＳ２）。金属薄膜の材料としては、電気的比抵抗の低いＡｌやＭｏ、これらを主成分とする合金を用いることが好ましい。

その後、第１回目の写真製版（ステップＳ３）及びエッチング（ステップＳ４）を行い、透明絶縁性基板１０上に形成した金属薄膜をパターニングする。これにより、ゲート電極２１、ゲート配線２２、補助容量電極２３及び厚さ補正パターン２４を形成する。したがって、補助容量電極２３と厚さ補正パターン２４とは同じ厚さに形成される。そして、レジストパターンを除去し、純水により洗浄を行う（ステップＳ５）。したがって、製造工程を増加させることなく、厚さ補正パターン２４を形成することができる。なお、上述したように、厚さ補正パターン２４は、補助容量電極２３とは絶縁されて形成される。また、補助容量電極２３は後述する反射画素電極６５の下の略全面に形成される。

好適な実施例として、まず、公知のＡｒガスを用いたスパッタリング法によりＡｌ膜を２００ｎｍの厚さで成膜する。スパッタリング条件は、ＤＣマグネトロンスパッタリング方式で、成膜パワー密度３Ｗ／ｃｍ^２、Ａｒガス流量６．７６×１０^−２Ｐａ・ｍ^３／ｓ（４０ｓｃｃｍ）とした。ついで、公知のＡｒガスにＮ_２ガスを混合したガスを用いた反応性スパッタリング法により、窒素（Ｎ）を添加したＡｌＮ合金を５０ｎｍの厚さで成膜する。スパッタリング条件は、成膜パワー密度３Ｗ／ｃｍ^２、Ａｒガス流量６．７６×１０^−２Ｐａ・ｍ^３／ｓ（４０ｓｃｃｍ）、Ｎ_２ガス流量３．３８×１０^−２Ｐａ・ｍ^３／ｓ（２０ｓｃｃｍ）とする。以上により２００ｎｍの厚さのＡｌ膜と、その上層に５０ｎｍの厚さのＡｌＮ膜を有する２層膜を形成する。なお、上層のＡｌＮ膜及び下層のＡｌのＮ元素組成は約１８重量％とする。その後、公知のリン酸＋硝酸を含む溶液を用いて、２層膜を一括でエッチングしたのち、レジストパターンを除去して、ゲート電極２１、ゲート配線２２、補助容量電極２３、厚さ補正パターン２４を形成する。

次に、図４に示される工程Ｂにおいて、ＴＦＴを構成する半導体パターンを形成する。具体的には、まず、窒化シリコンからなるゲート絶縁膜３０、アモルファスシリコンからなる半導体能動膜４０、不純物を添加したｎ^＋アモルファスシリコンからなるオーミックコンタクト膜５０を順次成膜する（ステップＳ６）。そして、第２回目の写真製版（ステップＳ７）及びエッチング（ステップＳ８）により、所望の形状にパターニングする。そして、レジストパターンを除去し純水により洗浄を行い（ステップ９）、半導体パターンを得る。

好適な実施例として、ここでは、化学気相法（ＣＶＤ）法を用いて、ゲート絶縁膜３０としてＳｉＮ膜を４００ｎｍ、半導体能動膜４０としてアモルファスシリコン膜を１５０ｎｍ、オーミックコンタクト膜としてリン（Ｐ）を不純物として添加したｎ^＋アモルファスシリコン膜３０ｎｍを順次成膜した。その後、公知のフッ素系ガスを用いたドライエッチング法を用いてアモルファスシリコン膜とオーミックコンタクト膜をとエッチングした。そして、レジストパターンを除去し、半導体パターンを形成した。

ついで、図４に示す工程Ｃにおいて、第２の導電膜６０を形成する。これにより、ソース電極６１、ドレイン電極６２、ソース配線６３、ソース端子部（不図示）、反射画素電極６５が形成される。第２の導電膜６０は、下層の第１層６０ａと上層の第２層６０ｂの２層構造である。したがって、これら各電極などは２層構造となっている。したがって、具体的には、まず、ドレイン下層６２ａや、ソース下層６１ａ、反射画素電極下層６５ａとなる第１層６０ａと、ドレイン上層６２ｂや、ソース上層６１ｂ、反射画素電極上層６５ｂとなりアルミニウムを含む上層の第２層６０ｂとを連続的に成膜し、上層にアルミニウムを含む多層からなる第２の導電膜６０を形成する（ステップ１０）。

好適な実施例として、ここでは、Ｃｒを公知のＡｒガスを用いたスパッタリング法で２００ｎｍの厚さで成膜し、続いて、Ａｌを同様にスパッタリング法で成膜する。ドレイン電極に高い反射率が要求されない場合は、Ａｌの代わりにＮｄを０．１〜５重量％添加したＡｌＮｄ合金を用いるとヒロック特性を抑制することができる。Ｃｒの成膜とＡｌの成膜との間には、大気にさらさずに真空排気状態に保つと、導電性に悪影響を及ぼすＣｒ表面酸化層の形成が抑制されるのでよい。

その後、感光性レジストを塗布し、第３回目の写真製版により（ステップ１１）、反射画素電極６５と透過画素電極９０とのコンタクトを形成する露出部６６上の感光性レジスト厚が薄くなるようにして、ソース電極６１、ソース電極６１及びドレイン電極６２に該当する領域に感光性レジストをパターニングする。

感光性レジスト塗布の好適な実施例として、図５を参照して説明する。図５は、２段階露光を行う際の感光性レジストのパターニング工程を説明するための図である。本実施の形態においては、２段階露光の一例として、２回露光を行う例について説明する。図５（ａ）に示すように、ノボラック樹脂系のポジ型レジスト６７をスピンコータにより、約１．６μｍの厚さで塗布し、１２０℃で約９０秒のプリベークを行う。このとき、ＴＦＴに対応する領域においては、下地の膜厚の差からレジスト厚は１．２μｍとなっている。そして、第３回目の写真製版の好適な実施例として、まず、第１露光を行い、ＴＦＴを構成するソース電極６１、ドレイン電極６２、ソース配線６３パターンを形成するための、第１部分６７ａを形成する（ステップ１１）。第１部分６７ａは、レジスト６７を完全に除去した開口部となる。

次に、露出部６６を形成するための第２部分６７ｂを形成する第２露光を行う。第２部分６７ｂは、厚さ補正パターン２４に対応する位置に設ける。第２部分６７ｂは、レジストを完全に除去するのではなく、薄い膜厚で残存させるようにする。このため第２露光の露光量は、第１露光の露光量の約４０％とした露光を行う（ステップ１１）。

この２回露光を行った後に有機アルカリ系の現像液で現像を行う。その後、１２０℃で約１８０秒のポストベークを行い、図５（ｂ）に示すように、ゲート電極２１の位置に対応する第１部分６７ａと、露出部６６に対応する第２部分６７ｂと、この第２部分６７ｂよりも膜厚が厚い第３部分６７ｃとを有するレジストパターンが形成される。すなわち、少なくとも３以上の異なる膜厚を有するレジストパターンが形成される。好適な例としては、第１部分６７ａの周囲の膜厚が１．２μｍ、第２部分６７ｂの膜厚が０．４μｍ、第３部分６７ｃの膜厚が１．６μｍとなるようなレジストパターンを形成する。

このとき、反射画素電極６５の下には、上述のように補助容量電極２３及び補助容量電極２３と暑さが略等しい厚さ補正パターン２４が設けられている。これにより、レジストを塗布する際の下地の厚さをそろえることができ、２回露光の精度を向上させることができる。

なお、本実施の形態では、上述したように２回露光としたが、また、これに限られず、ハーフトーン露光やグレートーン露光を採用してもよい。ここで、ハーフトーン露光とは、露光解像度以下のライン及びスペースパターンあるいはドットパターン等にてマスクに濃淡を形成する技術で、グレートーン露光とはマスクに用いる材料の膜厚あるいは材質を変化させることによりマスクに濃淡を形成する技術である。

例えば、第２部分６７ｂに位置するフォトマスクのパターンにより、透過量が約４０％となるようなグレートーン又はハーフトーンとしたフォトマスクを用い、一括露光を行う。これにより、第１部分６７ａ、第２部分６７ｂ、第３部分６７ｃを有するレジストパターンを形成することができる。このグレートーン又はハーフトーンマスクを用いた場合は、１回の露光で、図５（ｂ）に示すレジストパターンを一括形成することができるので、プロセスを簡略化することができる。

ハーフトーン又はグレートーンのフォトマスクのパターンとしては、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光の透過量を約４０％程度に減じるフィルタ膜を第２部分６７ｂに対応する位置に形成するか、又は、スリット形状のパターンとして光回折現象を利用して形成することができる。

次に、図５（ｂ）に示すように、レジストパターンに第１部分６７ａ、第２部分６７ｂ、第３部分６７ｃが設けられている状態で、公知のリン酸＋硝酸を含む溶液を用いてＡｌからなる上層の第２層６０ｂの第１回目のエッチングを行う（ステップ１２）。そして、純水で洗浄し乾燥した後、硝酸セリウムアンモニウムと硝酸とを含む溶液を用いて、Ｃｒからなる下層の第１層６０ａのエッチング除去を行うことにより、ドレイン電極６２とソース電極６１とを形成する。その後、公知の酸素プラズマを用いたレジストアッシングにより、第２部分６７ｂのレジストを除去するとともに、第１部分６７ａの周囲及び第３部分６７ｃを残存させる（ステップ１３）。これにより、露出部６６に位置するレジスト６７を除去し、図５（ｃ）に示すようにレジストパターンを形成することができる。

次に、公知のリン酸＋硝酸を含む溶液を用いて、第２部分６７ｂで露出している箇所のアルミニウム又はアルミニウム合金からなる第２層６０ｂをエッチング除去する。これにより、画素電極下層６５ａが露出され、露出部６６を形成することができる。その後、公知のフッ素系ガスを用いたドライエッチング法を用いて、アモルファスシリコンからなるオーミックコンタクト膜５０をエッチング除去し（ステップＳ１４）、図５（ｄ）に示す構造とした。さらに、レジストパターン６７ａ、６７ｃを除去して、ソース電極６１、ドレイン電極６２、露出部６６を形成する。

なお、ここでは、反射画素電極６５と透過画素電極９０とのコンタクトを形成する露出部６６について２段階露光を行う場合について説明したが、図６に示すように、ソース端子部６８においても同様に、ソース端子下層６８ａを露出させる露出部を形成してもよい。この場合、上述の露出部６６を形成するための第２部分６７ｂを形成すると同時にソース端子部６８の下層露出部を形成するためのレジストパターンを形成することができる。

第２部分６７ｂにおける反射画素電極上層６５ｂの除去と同時に、第１部分６７ａにおいて露出しているアルミニウム又はアルミニウム合金からなるソース上層６１ｂ及びドレイン上層６２ｂのエッチング除去をウェットエッチング等の等方性エッチングで行う（ステップ１４）。この場合、ドレイン上層６２ｂのパターンエッジ部は、エッチング前には図５（ｃ）のチャネル部に示すようにドレイン下層６２ａのパターンエッジよりも外側にあるが、エッチング後には図５（ｄ）に示すように内側へ後退する。

このとき、等方位エッチングの時間を最適化することにより内側への後退量は、おおむねドレイン上層６２ｂの膜厚以下とすることができる。このように、ドレイン上層６２ｂのパターンエッジをドレイン下層６２ａのパターンエッジに接近させて、かつ、内側に後退させることは、通常のエッチングでは困難であり、この構造により後述する絶縁膜の被覆性改善に加えて、ドレイン上層６２ｂの縮小を最小限に抑制できるので、配線抵抗の増大を抑制することができるという効果を奏する。その後、ドライエッチングにより、第１部分６７ａに対応するオーミックコンタクト膜５０を除去し（ステップ１５）、レジスト除去、純水洗浄を行う（ステップＳ１６）。

本実施の形態においては、オーミックコンタクト膜５０のエッチング除去を行うのはレジストパターン除去の直前であったが、レジストアッシングの前あるいは後に行うと、ドライエッチングで連続して行え、生産能力を向上できるのでよい。

ついで、図４に示される工程Ｅにおいて、層間絶縁膜９を成膜する（ステップ１７）。その後、第４回目の写真製版（ステップ１８）及びエッチング（ステップ１９）でパターニングして、少なくとも露出部６６の表面にまで貫通するコンタクトホール８０を形成する。すなわち、厚さ補正パターン２４の上に、ゲート絶縁膜３０及び反射画素電極６５を介して、コンタクトホール８０が形成される。なお、このとき、ゲート配線２２端にあるゲート端子部表面にまで貫通するコンタクトホール（不図示）と、ソース配線６３の端部にある端子部表面にまで貫通するコンタクトホールとを同時に形成する。

好適な実施例として、ここでは化学的気相成膜（ＣＶＤ）法を用いて層間絶縁膜７０としてＳｉＯ_２膜やＳｉＮ膜を１００〜３００ｎｍの厚さで成膜する。そして、レジストパターン形成後に、公知のフッ素系ガスを用いたドライエッチング法を用い、層間絶縁膜７０をエッチングする。その後、レジストパターンを除去してコンタクトホール８０を形成する。なお、ゲート端子部のコンタクトホールについては、層間絶縁膜７０とゲート絶縁膜３０とを両方エッチングする必要があるが、ゲート絶縁膜３０については半導体パターンを形成後にあらかじめ除去しておいてもよい。

また、層間絶縁膜７０としては、ＳｉＮ膜やＳｉＯ_２膜に代えて、有機樹脂膜を塗布して露光、現像によりパターニングを行ってもよい。また、ＳｉＮ膜の上部に有機樹脂膜を塗布して露光、現像後に、ドライエッチング等の方法でＳｉＮ膜に開口部を形成してもよい。この場合、層間絶縁膜７０下部の素子の凹凸を平坦化できる効果を奏する。

ここで、コンタクトホール８０は、露出部６６の表面にまで貫通しているが、コンタクトホール８０内に露出部６６の少なくとも一部が含まれていればよい。例えば、露出部６６以外の領域を含んでいてもよいし、露出部６６の一部のみを露出させてもよい。このため、コンタクトホール８０の開口部の位置合せは容易である。

なお、図３において、コンタクトホール８０内において第２層６０ｂが残存している場合、第２層６０ｂと後に形成される透過画素電極９０とが直接接触する場合がある。しかしながら、実用範囲における電気的な導通はほとんど無いため、電気的には接続しているとはいいがたい。

また、本実施の形態においては、前述した通りＴＦＴ部の第２の導電膜６０の上層の第１層６０ｂのエッチングを２回行うことにより、第１層６０ｂのパターンエッジを下層である第２層６０ａのパターン内に内包させることができる。すなわち、ドレイン上層６１ｂのパターンエッジは、ドレイン下層６１ａのパターンエッジよりも内側となる。またソース上層６２ｂのパターンエッジは、ソース下層６２ａのパターンエッジよりも内側になる。このため、層間絶縁膜７０の膜厚が薄い場合でも、ソース電極、ソース配線、ドレイン電極の段差部における層間絶縁膜７０の被覆性は良好である。このため、液晶への漏電防止やＥＬ材の被覆性向上、さらに、ドレイン電極段差部での透過画素電極の被覆性向上という効果を奏する。

最後に、図３に示される工程Ｆにおいて、透過画素電極９０として透明導電性膜を成膜する（ステップ２１）。その後、第５回目の写真製版（ステップ２２）及びエッチング（ステップ２３）でパターニングを行う。これにより、コンタクトホール８０を介して、反射画素電極６５の第１層６５ａと電気的に接続された透過画素電極９０を形成する。また、ゲート端子部とコンタクトホールを介して電気的に接続される端子パッド（不図示）を形成する。さらに、図６に示すようにソース端子部６８において、ソース端子上層６８ｂを除去したソース端子下層６８ａの露出部とコンタクトホールを介して電気的に接続されるソース端子パッド９１を形成する。これにより、本発明の実施の形態１にかかるＴＦＴアレイ基板１００が完成する。

好適な実施例として、ここでは透明導電性膜として酸化インジウム（Ｉｎ_２Ｏ_３）と酸化スズ（ＳｎＯ_２）とを混合したＩＴＯ膜を公知のＡｒガスを用いたスパッタリング法で１００ｎｍの厚さで成膜する。そして、公知の塩酸＋硝酸を含む溶液を用いてエッチングしたのちにレジストパターンを除去して透過画素電極９０、ゲート端子（不図示）及びソース端子部６８を形成する。

なお、実施の形態においては、透明導電性膜としてＩＴＯ（酸化インジウム＋酸化スズ）膜を用いたが、本発明はこれに限定されるものではなく、酸化インジウム、酸化スズ、酸化亜鉛のうち、少なくとも一つ以上を含む透明導電膜を用いても良い。たとえば、酸化インジウムに酸化亜鉛を混合させたＩＺＯ膜を用いた場合には、上述した塩酸＋硝酸系のような強酸ではなく、シュウ酸系のような弱酸をエッチングとして用いることができる。このため、本発明のようにゲート電極材料や第２の導電膜６０の第２層６０ｂとして耐酸性に乏しいＡｌ合金を用いる場合には、薬液のしみこみによるＡｌ合金膜の断線腐食を防止することができるので好ましい。また、酸化インジウム、酸化スズ、酸化亜鉛それぞれのスパッタ膜の酸素組成が化学理論組成よりも少なく、透過率や比抵抗などの特性が不良の場合は、スパッタリングガスとしてＡｒガスだけでなく酸素ガスやＨ_２Ｏガスを浪合させたガスを用いて成膜するのが好ましい。

本実施の形態の液晶表示装置によれば、コンタクトホール８０の下の厚さ補正パターン２４は、補助容量電極２３と電気的に切り離され、絶縁状態である。このため、コンタクトホール８０の下でゲート絶縁膜３０が絶縁破壊した場合でも、補助容量電極２３と反射画素電極６５は短絡しない。これにより、この絶縁破壊に起因する反透過型液晶表示装置の輝点の発生を抑制することができる。したがって、反透過型液晶表示装置の製造高歩留りを向上させることが可能である。

また、２段階露光などを行う領域の下に厚さ補正パターン２４を形成しているため、この領域に対応するレジスト６７ｂの厚さを他の部分と均一にすることができる。これにより、２段階露光プロセスのプロセスマージンを確保しつつ、輝点欠陥を低下させ、半透過型液晶表示装置の製造歩留まりを向上させることができる。

また、この２段階露光などを行う領域の下の補助容量電極２３をくりぬいた場合には、セルギャップが不均一となり、反射光学特性が劣化するおそれがあった。しかしながら、本発明によれば、厚さ補正パターン２４を反射画素電極６５の下に配置しているため、半透過型ＬＣＤの反射画素電極６５部分のセルギャップが大きくなる部分の面積を小さくでき、セルギャップを略均一にできる。このため、半透過型液晶表示装置の反射光学特性に与える影響を小さくすることができ、高品位の表示を行うことができる。

実施の形態２．
本発明の実施の形態２にかかるＴＦＴアレイ基板について図７及び図８を参照して説明する。図７は、本発明の実施の形態２にかかるＴＦＴアレイ基板の略１画素分の構成を示す平面図である。図８は、図７のＢ−Ｂ断面図である。図７及び図８において、図１及び図３と同じ構成要素には同一の符号を付し、説明を省略する。上記のように実施の形態１においては、２段階露光などを行う額域の下に補助容量電極２３と同じ材料で、同じレイヤに厚さ補正パターン２４を形成した。一方、本実施の形態においては、半導体パターンを形成する半導体能動膜４０及びオーミックコンタクト膜５０を厚さ補正パターン２４として利用する。

図７及び図８に示すように、ガラスなどの透明絶縁性基板１０上には、第１の導電膜からなるゲート電極２１、ゲート配線２２、補助容量電極２３が形成されている。補助容量電極２３の２段回露光などを行う領域に対応する位置の補助容量電極２３は除去され、切り欠き部が設けられている。

ゲート電極２１、ゲート配線２２及び補助容量電極２３の上には、ゲート絶縁膜３０が形成されている。また、補助容量電極２３の切り欠き部上にもゲート絶縁膜３０が設けられている。ゲート電極２１上には、ゲート絶縁膜３０を介して半導体層である半導体能動膜４０及びオーミックコンタクト膜５０が順次積層形成されている。また、補助容量電極２３の切り欠き部の上には、ゲート絶縁膜３０を介して、この半導体能動膜４０及びオーミックコンタクト膜５０とからなる２層の厚さ補正パターン２４が形成されている。したがって、本実施の形態において、ゲート絶縁膜３０により厚さ補正パターン２４と補助容量電極２３とは絶縁された状態である。また、厚さ補正パターン２４と補助容量電極２３とが重複しないよう、厚さ補正パターン２４は、補助容量電極２３の切り欠き部よりも小さく形成される。

本実施の形態においては、実施の形態１の工程Ａにおいて厚さ補正パターン２４を形成せず、半導体パターンを形成する工程Ｂにおいて、半導体パターンの形成と同時に厚さ補正パターン２４を形成することができる。

また、この厚さ補正パターン２４の厚さは、補助容量電極２３の厚さと略等しいことが好ましい。すなわち、半導体能動膜４０及びオーミックコンタクト膜５０の合計膜厚と補助容量電極の膜厚とが略等しくなるように膜厚設定する。これにより、上述のように第２の導電膜６０の上層の第２層６０ｂを除去するときに２段階露光を行う際のパターニング精度を向上させることができる。なお、厚さ補正パターン２４として、半導体能動膜４０の１層で形成してもよい。

図７及び図８に示すように、上述の構成要素を覆うように層間絶縁膜７０が形成されている。また、層間絶縁膜７０は、反射画素電極６５上の一部において除去され、コンタクトホール８０が形成されている。コンタクトホール８０の周囲にはソース・ドレイン電極形成工程において形成された反射画素電極６５上で、２段階露光により形成したＡｌ系の金属を除去した露出部６６が存在する。

また、コンタクトホール８０は、反射画素電極６５を介して厚さ補正パターン２４の上に設けられている。コンタクトホール８０は、厚さ補正パターン２４よりも小さく設けられる。また、上述したように厚さ補正パターン２４は補助容量電極２３と絶縁状態なっている。このため、コンタクトホール８０の開口部で特に多く発生するゲート絶縁膜３０の絶縁破壊に起因する補助容量電極２３と透過画素電極９０との短絡の発生を抑制することができる。

実施の形態１では、補助容量電極２３を切り欠く部分の幅はパターンルールに依存するため、補助容量電極２３と厚さ補正パターン２４との間にある程度の幅が必然的に生じてしまう。しかし、本実施の形態の場合では、厚さ補正パターン２４として、補助容量電極２３とは異なるレイヤを用いるため、この補助容量電極２３と厚さ補正パターン２４との間の幅を狭くすることができる。これにより、セルギャップが厚くなる領域の面積をより小さくすることができ、より良好な反射表示特性を得ることができる。また、コンタクトホール８０の下に補助容量電極２３を形成しないため、コンタクトホール８０直下において発生するゲート絶縁膜３０の絶縁破壊による点欠陥をさらに効果的に防止し、液晶表示装置の製造歩留りを向上させることができる。

実施の形態１にかかる薄膜トランジスタアレイ基板の略１画素の構成を示す平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 実施の形態１にかかる薄膜トランジスタアレイ基板の製造方法を示すフロー図である。 ２段階露光を行う際の感光性レジストのパターニング工程を説明するための図である。 ソース端子部の構成を示す断面図である。 実施の形態２にかかる薄膜トランジスタアレイ基板の略１画素分の構成を示す平面図である。 図７のＢ−Ｂ断面図である。 従来の薄膜トランジスタアレイ基板の略１画素分の構成を締めず平面図である。 図９のＢ−Ｂ断面図である。

符号の説明

１０ 透明絶縁性基板
２１ ゲート電極
２２ ゲート配線
２３ 補助容量電極
２４ 補正パターン
３０ ゲート絶縁膜
４０ 半導体能動膜
５０ オーミックコンタクト膜
６０ 第２の導電膜
６０ａ 第１層
６０ｂ 第２層
６１ ソース電極
６１ａ ソース下層
６１ｂ ソース上層
６２ ドレイン電極
６２ａ ドレイン下層
６２ｂ ドレイン上層
６３ ソース配線
６５ 反射画素電極
６５ａ 画素電極下層
６５ｂ 画素電極上層
６６ 露出部
６７ レジスト
６７ａ 第１部分
６７ｂ 第２部分
６７ｃ 第３部分
６８ ソース端子部
６８ａ ソース端子下層
６８ｂ ソース端子上層
７０ 層間絶縁膜
８０ コンタクトホール
９０ 透過画素電極
９１ ソース端子パッド
１００ 薄膜トランジスタアレイ基板

Claims (14)

1. 反射電極の下に第１の絶縁膜を介して設けられた補助容量電極と、
   前記反射電極の上に設けられた第２の絶縁膜と、
   前記補助容量電極が設けられていない領域において、前記第２の絶縁膜に設けられたコンタクトホールと、
   前記コンタクトホールを介して前記反射電極と接続されている透過電極と、
   前記コンタクトホールが設けられた領域において、前記反射電極の下に設けられた厚さ補正パターンとを備え、
   前記厚さ補正パターンは、前記補助容量電極とは絶縁されている薄膜トランジスタアレイ基板。
2. 前記厚さ補正パターンは、前記補助容量電極と略等しい厚さを有する請求項１に記載の薄膜トランジスタアレイ基板。
3. 前記厚さ補正パターンは、前記補助容量電極と同一材料で、前記第１の絶縁膜の下に設けられている請求項１又は２に記載の薄膜トランジスタアレイ基板。
4. アレイ状に配置された薄膜トランジスタを備え、
   前記厚さ補正パターンは、前記薄膜トランジスタに設けられた半導体能動膜又は半導体能動膜とオーミックコンタクト膜の積層膜と同一の材料で、前記第１の絶縁膜の上に設けられている請求項１又は２に記載の薄膜トランジスタアレイ基板。
5. 前記反射電極は、第１層と前記第１層の上に設けられた第２層との２層構造であり、
   前記第２層は、前記コンタクトホールが設けられた領域において除去されている請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板。
6. 前記補助容量電極は、前記反射電極の下略全面に形成されている請求項１〜５のいずれか１項に記載の薄膜トランジスタアレイ基板。
7. 基板上に薄膜トランジスタがアレイ状に設けられた薄膜トランジスタアレイ基板の製造方法であって、
   前記基板上に補助容量電極を形成し、
   前記補助容量電極上に第１の絶縁膜を形成し、
   前記補助容量電極が設けられていない領域において、前記第１の絶縁膜の上又は下に、前記補助容量電極とは絶縁されるよう厚さ補正パターンを形成し、
   前記第１の絶縁膜及び前記厚さ補正パターンの上に反射電極を形成し、
   前記反射電極上に第２の絶縁膜を形成し、
   前記厚さ補正パターンが形成された領域において、前記第２の絶縁膜にコンタクトホールを形成し、
   前記コンタクトホールを介して前記反射電極と接続されるよう透過電極を形成する薄膜トランジスタアレイ基板の製造方法。
8. 前記厚さ補正パターンを前記補助容量電極と略等しい厚さに形成する請求項７に記載の薄膜トランジスタアレイ基板の製造方法。
9. 前記第１の絶縁膜の下に、前記補助容量電極と前記厚さ補正パターンとを同一材料で同時に形成する請求項７又は８に記載の薄膜トランジスタアレイ基板の製造方法。
10. 前記第１の絶縁膜上に、前記薄膜トランジスタのアモルファスシリコン膜又はアモルファスシリコン膜及びオーミックコンタクト膜の積層膜と前記厚さ補正パターンとを同一材料で同時に形成する請求項７又は８に記載の薄膜トランジスタアレイ基板の製造方法。
11. 前記反射電極を第１層と前記第１層の上に第２層との２層構造で形成し、
    前記第２層を前記コンタクトホールが設けられた領域において除去する請求項７〜１０のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
12. 前記第２層を２段階露光により除去する請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
13. 前記補助容量電極を前記反射電極の下略全面に形成する請求項７〜１２のいずれか１項に記載の薄膜トランジスタアレイ基板。
14. 請求項１〜６のいずれかに記載の薄膜トランジスタアレイ基板を備える半透過型液晶表示装置。

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