JP4658974B2 - キャビティの形成された基板製造方法 - Google Patents

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Description

本発明は、積層型半導体パッケージモジュールに関するもので、特にキャビティの形成された基板製造方法に関する。
電子産業の発達により電子部品の高機能化、小型化の要求が急増している。このような趨勢により現在半導体実装技術は一つの基板に一つの集積回路を実装する趨勢から一つの基板に多数の集積回路を実装する積層型半導体パッケージ技術に変化している。また、電子産業の発達により高性能、高密度のパッケージを実現するための方案として、またその需要が増加することによりパッケージを製造する多くの方法のうち、パッケージの上にパッケージを積むパッケージオンパッケージ（ＰＯＰ：Ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ、以下'パッケージオンパッケージ'と指称する）が好ましい代案として浮び上がっている。パッケージオンパッケージを具現するためには、全体パッケージの厚みを最小化することが現在克服しなくてはならない問題点の一つである。
図１は、従来技術によるパッケージオンパッケージの断面図である。図１を参照すると、下層パッケージ１１０、上層パッケージ１２０、上層ソルダボール１３０及び下層ソルダボール１４０が示されている。
従来のボールグリッドアレイ（ＢＧＡ）半導体パッケージには基板本体があり、その基板本体の内部にパターン化された複数の導電性配線が内設されている。基板本体の上面に複数のチップペッドがあり、複数の半導体チップはこれらの複数のチップペットとワイヤポンディングされている。また、半導体チップと金属ワイヤを取り囲むように基板本体上部の一定の面積をエポキシ（ＥＰＯＸＹ）モールディング化合物でモールディングしたモールディング部が形成されている。また、基板の下面にはその基板に内設された複数の導電性配線が他端にそれぞれ繋がるように複数個のソルダボールが付着されている。このように構成された従来のボールグリッドアレイ半導体パッケージは、その構造の特性上、薄く積層することができないので、制限された面積中に高集積化メモリモジュールを製造することができないという短所がある。
また、従来パッケージオンパッケージの構造を見ると、下層に位置している下層パッケージ１１０は、２層の構造であり、集積回路が基板の表面に実装されている。ここで、下層パッケージ１１０の基板は一般的な印刷回路基板を製造する工法により製造される。 現在、ますます高密度化される半導体パッケージモジュールのために、複数の集積回路の実装が要求されている。パッケージオンパッケージの全体の高さを維持しながら、下層パッケージ１１０の実装を増やすためには既存方式では高さを合わせにくいという問題点がある。これのために、半導体チップの自体の厚みを減らす方法（ｄｉｅ−Ｔｈｉｎｎｉｎｇ）により高さの問題点を解決することも一つの解決方案となり得る。しかし、半導体チップ自体の厚みを減らす場合、半導体チップの長時間の作動時発生する機能エラー（Ｆｕｎｔｉｏｎ−ｅｒｒｏｒ）が問題点になり、半導体チップ自体よりは基板の厚みを減らしてパッケージオンパッケージの実装能力の向上を図ることを試みている。
また、一般的に下層パッケージ１１０、上層パッケージ１２０の絶縁層の上部に回路配線が形成されるので、パッケージに用いられる基板の厚みが大きくなる問題点がある。
本発明は、基板の厚みを減らして複数の半導体チップを実装することができるパッケージオンパッケージ用基板を製造するキャビティの形成された基板製造方法を提供する。
また、本発明は、半導体チップをキャビティに実装して全体的な半導体パッケージの厚みを減らすことができるキャビティの形成された基板製造方法を提供する。
また、本発明は、基板に形成されたキャビティに半導体チップを収容することで、同一数の集積回路を搭載するパッケージの厚みを相対的に減らすことができるキャビティの形成された基板製造方法を提供する。
また、本発明は、パッケージオンパッケージの下層パッケージに複数の半導体チップを層別に実装することができるキャビティの形成された基板製造方法を提供する。
また、本発明は、３層以上の構造を有するパッケージオンパッケージ用基板の厚みを減らすことができるキャビティの形成された基板製造方法を提供する。
また、本発明は、外層回路の側面に絶縁層を形成して、同一な絶縁層の高さを維持しながらも全体的な基板の高さを減らすことができるキャビティの形成された基板製造方法を提供する。
本発明が提示するその以外の技術的課題は、下記の説明を介して易しく理解することができる。
本発明の一実施形態によれば、（ａ）上部シード層に上層回路を形成する段階と、（ｂ）上記上部シード層のキャビティの形成される領域にドライフィルムを積層する段階と、（ｃ）上記上部シード層の上面、上記上層回路の上面及び側面に絶縁層を形成して上部外層を製造する段階と、（ｄ）上記上部外層を内層回路が形成されたコア層の一面に積層する段階と、（ｅ）上記上部シード層を除去する段階と、及び（ｆ）上記ドライフィルムを除去して上記キャビティを形成する段階と、を含むキャビティの形成された基板製造方法が提供される。
また、本発明によるキャビティの形成された基板製造方法は、（ｇ）下部シード層に下層回路を形成する段階と、（ｈ）上記下部シード層の上面、上記下層回路の上面及び側面に絶縁層を積層して下部外層を形成する段階と、（ｉ）上記下部外層を上記内層回路が形成されたコア層の他面に積層する段階と、及び（ｊ）上記下部シード層を除去する段階をさらに含むことができる。
ここで、上記段階（ｃ）は、（ｋ）上記絶縁層に上記キャビティの形成される領域に相当するホールを形成する段階と、及び（ｌ）上記絶縁層のホールに上記ドライフィルムを収容して上記絶縁層を上記上部シード層に積層する段階をさらに含むことができる。
また、本発明によるキャビティの形成された基板製造方法は、（ｍ）上記キャビティの中に半導体チップと電気的に結合するボンディングパットを形成する段階をさらに含むことができる。
本発明の別の実施形態によれば、絶縁物質の両面に内層回路の形成されたコア層と、上記コア層の一面に形成されて上層回路が形成される上部外層と、及び上記コア層の他面に形成されて下層回路が形成される下部外層を含むが、上記上部外層は、上記上層回路の側面に延長されて半導体チップの実装されるホールが形成された絶縁層をさらに含む、キャビティの形成された基板が提供される。
また、本発明によるキャビティの形成された基板は、上記コア層の上面に形成されるし、上記絶縁層のホールに収容されて上記半導体チップと電気的に結合するボンディングパットをさらに含むことができる。
本発明によるキャビティの形成された基板製造方法は、基板の厚みを減らして複数の半導体チップを実装することができる。
また、本発明によるキャビティの形成された基板製造方法は、半導体チップをキャビティに実装することで、全体的な半導体パッケージの厚みを減らすことができる。
また、本発明によるキャビティの形成された基板製造方法は、基板に形成されたキャビティに半導体チップを収容することで、同一数の集積回路を搭載するパッケージの厚みを相対的に小さくすることができる。
また、本発明によるキャビティの形成された基板製造方法は、パッケージオンパッケージの下層パッケージに複数の半導体チップを層別に実装することができる。
また、本発明によるキャビティの形成された基板製造方法は、３層以上の構造を有するパッケージオンパッケージ用基板の厚みを減らすことができる。
また、本発明によるキャビティの形成された基板製造方法は、外層回路の側面に絶縁層を形成して同一な絶縁層の高さを維持しながらも全体的な基板の高さを減らすことができる。
以下、本発明によるキャビティの形成された基板製造方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、図面符号にかかわらず同一な構成要素は同じ参照符号を付与してこれに対する重複される説明は略する。本発明を説明することにおいて、関わる公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を略する。また、本発明の好ましい実施例を詳しく説明する前に、先ず一般的な基板の製造方法に対して説明する。以下、多層基板の製造方法を中心として説明するが、本発明は多層基板の製造方法に限られるものではない。
先ず、コア層の外部に内部回路パターンを形成する。ここで、製品仕様に適する内層原資材を切断し、ドライフィルム（ｄｒｙ ｆｉｌｍ）及び作業用フィルム（ｗｏｒｋｉｎｇ ｆｉｌｍ）を用いて予め設定された内部回路パターンを形成する。ここで、内部層をスクラビング（ｓｃｒｕｂｂｉｎｇ）し、内層写真印刷膜を塗布して内層露光/現像工程を行うことができる。
以後、回路パターンの形成された内層を外層と接着させる前に、接着力強化処理の工程（Ｂｒｏｗｎ（Ｂｌａｃｋ）Ｏｘｉｄｅ）を行う。すなわち、化学的な方法で銅箔表面を酸化させて表面に粗度を強化することにより積層での接着がよくできるように表面処理の工程を行う。以後、内層基板とプリプレグ（ｐｒｅｐｒｅｇ）を積層することで、予備積層及び積層工程を行う。
以後、積層された内層基板とプリプレグを真空加圧（ｖａｃｕｕｍ ｐｒｅｓｓ）する。ここで、真空加圧の代わりに高温で一定期間に圧力を加えるホットプレス及び高温の作業を行った基板に対してクールプレスをすることもできる。
パネルの角等にレジン及び銅箔などを整えるトリミング（ｔｒｉｍｍｉｎｇ）工程を行い、ドリリング（ｄｒｉｌｌｉｎｇ）工程のために基準点、すなわち、内層回路上の基準点（ｔａｒｇｅｔ ｇｕｉｄｅ ｍａｒｋ）にホールを加工するＸ−Ｒａｙターゲットドリル工程を行う。
以後、基板の各層間電気伝導のためにホールを加工するドリル工程を行う。ここで、ドリル工程は、ＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）方式で基板上に必要なホールを加工する工程となり得る。
以後、外層（ｏｕｔｅｒ ｌａｙｅｒ）に回路パターンを形成するドライフィルムと作業用フィルムを塗布し、光を所定の強さと時間で照射して外層露光作業を行い、照射されない部分を現像するエッチング工程を行う。外層検査及びスケールを測定した後、ソルダレジスト露光フィルムを設計及び製造する。以後、ブラシ研磨などを介してソルダレジストインクが基板とよく密着されるように、銅壁面に粗度を形成するなどのソルダレジスト工程の前処理工程を行う。以後、ソルダレジストを塗布し、前段階で適応的に設計されたソルダレジスト露光フィルムを用いてソルダレジスト露光工程を行い、ソルダレジストインクを除去する現像工程を行うし、表面処理、電気/最終検事を含む多様な後工程を行う。
図２は、本発明の好ましい実施例によるチップを実装しているパッケージオンパッケージを構成する半導体パッケージの断面を概略的に示す図面である。図２を参照すると、本発明による半導体パッケージは、コア層２１０、導電性配線２２０、金属パッド２３０、集積回路２４０、金属ワイヤ２５０、モールディング部２６０及びソルダボール２７０を含む。
本発明によると、半導体パッケージの厚みを減少させるために、少なくとも一つの集積回路２４０が基板に形成されたキャビティに収容されて位置する。すなわち、パッケージオンパッケージにおいて、全体半導体パッケージの厚みを減すためにコア層２１０の上部に絶縁層を用いてキャビティを形成し、形成されたキャビティに集積回路２４０を入れる。以後、集積回路２４０を導電性配線２２０及び金属パッド２３０と金属ワイヤ２５０を用いて電気的に接続させる。以後、エポキシ樹脂のような保護物質を用いて集積回路２４０の周り及び上部にモールディング部２６０を形成する。
図３は、本発明の好ましい実施例によるチップの実装されていないパッケージオンパッケージの断面図である。図３を参照すると、本発明による基板は、コア層３１０、内部回路３２０、絶縁層３３０、インタースティシャルビアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）３３５、外部回路３４０、 フォトソルダレジスト３５０、及びボンディングパット３６０を含むことができる。
コア層３１０は、内部回路３２０の形成された銅箔積層原板であることができ、絶縁層３３０は、プリプレグ（ＰＰＧ）、または一般的に用いられるレジンコーティング銅箔（ＲＣＣ：Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ Ｆｏｉｌ）のような物質で形成されることができる。ここで、絶縁層３３０は、コア層３１０の両面に形成されるし、内層回路３２０と外層回路３４０の各パターンの間に延長されて形成される。すなわち、絶縁層３３０の上面は、外層回路３４０の上面と同一に形成される。よって、内層回路３２０と外層回路３４０は、絶縁層３３０の中に形成されるので、本発明による基板は、同一な絶縁層の高さを維持しながらも全体的な基板の高さを減らすことができるという長所がある。
内層回路３２０と外層回路３４０は、インタースティシャルビアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）３３５、またはブラインドビアホール（ＢＶＨ：Ｂｌｉｎｄ Ｖｉａ Ｈｏｌｅ）により互いに電気的に繋がることができる。ここで、プレートスルーホール（ＰＴＨ：Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ）（図示せず）により内層回路３２０と外層回路３４０間を電気的に接続することもできる。
ボンディングパット３６０はキャビティに収容されて、基板に接続される半導体チップと基板を互いに連結するための役目をし、この場合、半導体チップと基板は互いにフリップチップポンディングまたはワイヤポンディングにより接続されることができる。
図４は、本発明の好ましい実施例によるパッケージオンパッケージの製造方法を示す流れ図である。全体的な製造方法は、上部外層及び下部外層を製造した後、これらをコア層に積層してキャビティを形成する。
段階Ｓ４１０で、上部シード層に上層回路を形成する。ここで、上層回路は外層回路中のコア層の上層に形成される回路であり、下層に形成される回路は下層回路と指称する。上部シード層は低コストで、現在よく用いられて、以後のエッチング工程時にＣｕパターンをエッチングしない選択的なエッチングが可能である物質であれば適用することができる。例えば、ＡｌまたはＮｉのような材料となり得るし、上記条件を満足すれば本発明に適用されることができる。上層回路を形成するためには、上部シード層にドライフィルムを積層した後、露光、現像工程を介してパターンを形成し、セミアディティブ工程（ＳＡＰ：ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）または修正されたセミアディティブ工程（ＭＳＡＰ：Ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）を介してパターンプレーティング（ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）が適用されることができる。
ここで、セミアディティブ工程は、シード層（ｓｅｅｄ ｌａｙｅｒ）のない原資材を用いて無電解メッキを介して銅（Ｃｕ）シード層を形成した後、回路パターンを形成する工法である。すなわち、セミアディティブ法は、銅クラッド積層板の外層に位置する銅箔の表面に、メッキレジスト（ｐｌａｔｉｎｇ ｒｅｓｉｓｔ）を用いた後、露光、現像のプロセスを介して回路を形成する部位のメッキレジストを剥離除去して外層銅箔の表面を露出させるし、回路を形成しない部位のメッキレジストのみを外層銅箔上に残留させる。そして、その表面を銅メッキすることで、メッキレジストを剥離除去して露出させた外層銅箔の表面に銅メッキ回路層を形成して回路形状を形成する。メッキを完了した後、残留されているメッキレジストを剥離して、形成した回路の間の底部に存在している銅箔を、フラッシュエッチング（ｆｌｕｓｈ ｅｔｃｈｉｎｇ）により溶解及び除去してプリント配線板を完成する。このようにして、ファインピッチ回路を形成したプリント配線板を市場に提供することができる。また、銅箔層をフラッシュエッチングで除去する時、銅メッキ回路層の上端エッジ（ｅｄｇｅ）部も同時に浸食されて最終製品であるプリント配線板の回路形状が悪化されたり、回路の断面形状のアスペクト比が悪化されることを回避するために、次のような工程も行うことができる。すなわち、このような問題点を解決するために、セミアディティブ（ｓｅｍｉ−ａｄｄｉｔｉｖｅ）法によるプリント配線板を製造するための銅メッキ回路層を備えた銅クラッド積層板は、特定のエッチング液を用いる場合、銅メッキ回路層を構成する析出銅の溶解速度（Ｖｓｐ）と外層銅箔層を構成する銅の溶解速度（Ｖｓｃ）の比であるＲｖ値=（Ｖｓｃ/Ｖｓｐ）が１．０以上になる関係を満足する銅メッキ回路層と外層銅箔層を含むこともできる。また、修正されたセミアディティブ工程（ＭＳＡＰ）は、最初から銅（Ｃｕ）が積層された状態から、すなわち、シード層（ｓｅｅｄ ｌａｙｅｒ）のある原資材を用いて回路パターンを形成する工法である。以後の工程は上述したセミアディティブ工程と同様である。本発明は、シード層としてニッケル（Ｎｉ）またはアルミニウム（Ａｌ）を用いることができる。よって、シード層と回路配線の材料が互いに異なるので、シード層を選択的にエッチングすることができる。
段階Ｓ４２０で、パターンプレーティング時に用いられたドライフィルムを剥離した後、キャビティの形成される領域に再びドライフィルムを積層する。ここで、パターンプレーティング時に用いられたドライフィルム中、キャビティの形成される領域に積層されたドライフィルムの以外の領域のドライフィルムを除去することで、キャビティの形成される領域にドライフィルムを形成することもできる。
段階Ｓ４３０で、キャビティの形成される領域に積層されたドライフィルムの高さ程の絶縁層を積層することで上部外層を製造する。ここで、絶縁層はプリープレグ（ＰＰＧ）、レジンコーティング銅箔（ＲＣＣ：Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ Ｆｏｉｌ）、ボンディングシート（ｂｏｎｄｉｎｇ ｓｈｅｅｔ）のような絶縁物質から形成されることができる。
段階Ｓ４４０で、内層回路の形成されたコア層に、上記上部外層をドライフィルムのコア層に接する方向に積層する。段階Ｓ４５０で、上部シード層を選択的にエッチングした後、段階Ｓ４６０で、ドライフィルムを除去することでキャビティを形成する。
図５ないし図７は、本発明の好ましい実施例によるパッケージオンパッケージの各々の段階別の製造工程を示す断面図である。
図５は、コア層上部に積層される上部外層の製造工程を示す。
段階（ａ）を参照すると、上部シード層５１０にドライフィルム５３０を積層した後、上層回路に相当する回路パターン５２０を形成する。ここで、上述したセミアディティブ工程（ＳＡＰ：ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、または修正されたセミアディティブ工程（ＭＳＡＰ：Ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）を介してパターンプレーティング（ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）が適用されることができる。ここで、点線ｋ−ｋ'は、キャビティの形成される領域であり、このような領域はキャビティの形成されない領域とは広さ、幅などが異なるように形成される。
段階（ｂ）を参照すると、上部シード層５１０に形成されたドライフィルム５３０を剥離した後、上述した点線ｋ−ｋ'部分にドライフィルム５３０を再び積層する。この部分は、追後キャビティ生成のために剥離される部分である。ドライフィルム５３０を剥離する溶液は多様であり、例えば、ＮａＯＨを用いることができる。ここで、全体ドライフィルム５３０を除去した後、キャビティの形成される領域にだけ再びドライフィルム５３０を積層することもできるし、パターンプレーティング時に用いられたドライフィルム５３０中、キャビティの形成される領域に積層されたドライフィルム５３０だけ残して、その以外の領域にあるドライフィルム５３０を除去することで、キャビティの形成される領域にドライフィルム５３０を形成することもできる。
段階（ｃ）を参照すると、コア層に積層される絶縁層５４０を形成することにおいて、キャビティの形成される領域に積層されたドライフィルム５３０の高さ程の絶縁層を積層する。ここで、絶縁層５４０は、上層回路の上面、側面及び上部シード層５１０の上面に積層される。よって、同一の厚みの絶縁層を積層しても、全体的な基板の高さは減る効果がある。絶縁層５４０を構成する物質としては、多様な絶縁物質を用いることができるが、メッキされた回路パターン５２０と絶縁層５４０の接着力を高めるために前処理を行う。
図６は、コア層下部に積層される下部外層の製造工程を示す。
段階（ａ）を参照すると、下部シード層６１０にドライフィルム６３０を積層した後、下層回路に相当する回路パターン６２０を形成する。上述したセミアディティブ工程または修正されたセミアディティブ工程を介してパターンプレーティング（ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）が適用されることができる。
段階（ｂ）を参照すると、下部シード層６１０に形成されたドライフィルム６３０を剥離する。この部分は追後キャビティ生成のために剥離される部分である。上述したように、ドライフィルム６３０を剥離する溶液は多様であり、例えば、ＮａＯＨを用いることができる。
段階（ｃ）を参照すると、コア層に積層される絶縁層６４０を形成することで、下部外層を形成する。ここで、絶縁層６４０は、下層回路の上面、側面及び下部シード層６１０の上面に積層される。よって、上述したように同一な厚みの絶縁層を積層しても、全体的な基板の高さは減る効果がある。
図７は、上部外層と下部外層をコア層に積層する製造工程を示す。
段階（ａ）を参照すると、内層回路７２０の形成されたコア層７１０に上部外層と下部外層を積層する。ここで、上部外層に積層されたドライフィルム及び絶縁層がコア層７１０を向くように上部外層を積層し、下部外層に積層された絶縁層がコア層７１０を向くように下部外層を積層する。
段階（ｂ）を参照すると、上部外層と下部外層を積層した後、上部シード層と下部シード層を除去する。ここで、アルミニウム（Ａｌ）またはニッケル（Ｎｉ）は、エッチング液を用いてエッチングすることができるが、これは、外層回路（上層回路及び下層回路）の材料である銅（Ｃｕ）をエッチングしない選択的エッチング（ｓｅｌｅｃｔｉｖｅ ｅｔｃｈｉｎｇ）可能条件を設定する。ここで、コア層７１０に形成されたＩＶＨは、上部外層と下部外層の絶縁層、例えば、レジンで充填されることができる。
段階（ｃ）を参照すると、上部シード層と下部シード層を除去した後、外層回路（上層回路及び下層回路）と内層回路の電気的導通のためにビアホールを形成した後、薄膜の無電解メッキであるフラッシュプレーティング工程を行う。
段階（ｄ）を参照すると、フラッシュプレーティング工程の後、ホールの開放面がオープンされるように、ドライフィルムを積層する。段階（ｅ）を参照すると、電解メッキでビアホールの配線をプレーティングした後ドライフィルムを除去する。以後、フラッシュプレーティングをエッチングした後、キャビティ形成のために用いられたドライフィルムを剥離溶液で除去する。ここで、剥離溶液は一般的にドライフィルムを剥離するＮａＯＨ溶液を用いることができる。
段階（ｆ）を参照すると、表面処理工程としてフォトソルダレジスト（ＰＳＲ）を塗布した後、ボンディングパットを金メッキして形成する。ここで、ボンディングパットは、半導体チップの結合方式に応じてワイヤボンディングパットまたはフリップチップボンディングパットになることができる。
上記では、本発明の好ましい実施例を参照して説明したが、本発明は上記実施例に限定されないし、当該技術分野で通常の知識を持った者であれば、特許請求の範囲に記載された本発明及びその均等物の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できるであろう。
多くの変形が本発明の思想内で当分野の通常の知識を持った者により可能となる。
従来技術によるパッケージオンパッケージの断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの断面を概括的に示す図面である。 本発明の好ましい実施例によるパッケージオンパッケージの断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの製造方法を示す流れ図である。 本発明の好ましい実施例によるパッケージオンパッケージの製造工程の断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの製造工程の断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの製造工程の断面図である。
符号の説明
３１０ コア層
３２０ 内層回路
３３０ 絶縁層
３３５ インタースティシャルビアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）
３４０ 外層回路
３５０ フォトソルダレジスト
３６０ ボンディングパット

Claims (3)

  1. （ａ）上部シード層に上層回路を形成する段階と、
    （ｂ）前記上部シード層のキャビティの形成される領域にドライフィルムを積層する段階と、
    （ｃ）前記上部シード層の上面、前記上層回路の上面及び側面に絶縁層を形成して上部外層を製造する段階と、
    （ｄ）前記上部外層を内層回路が形成されたコア層の一面に積層する段階と、
    （ｅ）前記上部シード層を除去する段階と、
    （ｆ）前記ドライフィルムを除去して前記キャビティを形成する段階と、
    を含むキャビティの形成された基板製造方法。
  2. （ｇ）下部シード層に下層回路を形成する段階と、
    （ｈ）前記下部シード層の上面、前記下層回路の上面及び側面に絶縁層を積層して下部外層を形成する段階と、
    （ｉ）前記下部外層を前記内層回路が形成されたコア層の他面に積層する段階と、
    （ｊ）前記下部シード層を除去する段階と、
    をさらに含むことを特徴とする請求項１に記載のキャビティの形成された基板製造方法。
  3. （ｍ）前記キャビティの中に、半導体チップと電気的に結合するボンディングパットを形成する段階をさらに含むことを特徴とする請求項１または請求項２に記載のキャビティの形成された基板製造方法。
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