JP4657497B2

JP4657497B2 - 可変インピーダンス回路

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Publication number: JP4657497B2
Application number: JP2001171848A
Authority: JP
Inventors: 征明早田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-06-07
Filing date: 2001-06-07
Publication date: 2011-03-23
Anticipated expiration: 2021-06-07
Also published as: US20020186066A1; US6822502B2; JP2002368581A

Description

【０００１】
【発明の属する技術分野】
本発明は、可変インピーダンス回路に関し、特に、トランジスタを用いた可変インピーダンス回路に関する。
【０００２】
【従来の技術】
データの入出力回路において、その入出力回路が接続される伝送路のインピーダンスと、入出回路のインピーダンスを整合させる必要がある。その場合、トランジスタ若しくは抵抗を用いてインピーダンス整合を行なうが、素子バラツキ等により、設計値とずれた抵抗値になることがある。そのため、可変抵抗回路を用いたインピーダンスの調整手段が必要となる。
【０００３】
このような、インピーダンス調整のための可変抵抗回路として、例えば特開2000−49583号公報には、図６（ｂ）に示すような構成が開示されている。図６（ｂ）に示すように、それぞれゲート幅が異なるＭＯＳトランジスタを用いた可変インピーダンス回路２０と、コンパレータ２１と、制御回路２２から構成される。
【０００４】
可変抵抗回路２０は、ＭＯＳトランジスタが並列に接続されて構成され、それらのトランジスタのゲートには、ＡＮＤ回路が接続され、ＡＮＤ回路の入力はシグナル線と制御線とが接続されている。シグナル線は、各ＡＮＤ回路の入力に共通に接続され、制御線は、制御回路２２に接続されている。
【０００５】
制御線がＯＮ(オン)になっているＡＮＤゲートに接続されたＭＯＳトランジスタが、シグナル信号の値に応じて、ＯＮ、OFFを繰り返し、信号電流を発生させる。制御線がOFF（オフ）になっているＡＮＤゲートに接続されたＭＯＳトランジスタはOFFのままである。
【０００６】
ここで、ＭＯＳトランジスタの線形抵抗領域では、抵抗値がＭＯＳトランジスタのゲート幅（W）に反比例して変化する。ＭＯＳトランジスタのオン抵抗ｒonは１／gmとなり、相互コンダクタンスgmはW/Lに比例する。したがって、オン状態とされているＭＯＳトランジスタのトータルのゲート幅を変更することにより、抵抗値が変化する。
【０００７】
図６に示す構成では、ＭＯＳトランジスタのゲート幅が１Ｗ、２Ｗ、４Ｗ、８Ｗと２の階乗で変化しているため、抵抗値は
Z = Zo/(S0*1 + S1*2 + S2*4 + S3*8)
で表される。ここで、Zoは単位ゲート幅Wの抵抗値、Sｉ(ｉ=0,1,2,3)はオンの時、1、オフの時、0を表す。このように、任意の制御線をオン、オフすることで様々な抵抗値を持つことが出来る。
【０００８】
【発明が解決しようとする課題】
図６（ｂ）に示した構成では、任意の制御線をオン、オフすることで、Zo〜Zo/15の抵抗値を得ることが出来る。
【０００９】
しかしながら、その抵抗値は、図６(ａ)に示すように、双曲線特性となる。このため、抵抗変化幅が、オンした制御線によって変わってくる。そのため、抵抗精度に関して、問題が生じる。
【００１０】
例えば、抵抗が最も大きくなる場合(S0=1、S1=S2=S3=0)と2番目に大きくなる場合(S1=1、S0=S2=S3=0)を考えると、抵抗変化は
Zo - Zo/2 = Zo/2 …（１）
となる。
【００１１】
しかしながら、抵抗が最も小さくなる場合（S0=S1=S2=S3=1）と2番目に小さくなる場合（S0=0、S1=S2=S3=1）を考えると、抵抗変化は
Zo/14 - Zo/15 = Zo/210 …（２）
となり、（１）の場合と比べて、抵抗変化が105倍も異なってしまう。
【００１２】
このように抵抗が大きい領域では抵抗変化幅が大きくなり、制御線を設定しても、目的の抵抗範囲に入らない可能性がある。このような場合、出力回路においては、インピーダンスのミスマッチによる波形劣化が引き起される。
【００１３】
したがって、本発明が解決しようとする課題は、トランジスタの並列回路の制御線の設定を変更した場合に、必ず設定された抵抗範囲内で変化することができ、バラツキに強く、抵抗精度が高い、可変インピーダンス回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決する本発明は、抵抗変化が変化率一定で直線的になるように、もしくは、変化率がある範囲内で任意の関数値に沿って変化するようにトランジスタの並列回路を構成することで、制御線の設定を変更した場合でも、ある抵抗範囲内で必ず変化することができ、このため、温度変動やデバイス変動で抵抗値が変動しても、精度を保ちながら抵抗を可変でき、バラツキに強く抵抗精度が高い可変インピーダンス器を実現している。すなわち、可変インピーダンス回路を構成する各トランジスタのスイッチをオンすることにより、抵抗値が、ある関数の値に沿って変化する。
【００１５】
本発明は、外部端子からみた内部インピーダンスを選択的に切り換えられ、さらに、切り換える場合のインピーダンスの変化が一定若しくは任意の関数に沿って、設定した値の範囲内で変化する構成とされる。
【００１６】
本発明においては、前記可変インピーダンス回路は、複数のゲート長及びゲート幅が異なるｎ個のＭＯＳトランジスタを並列に接続し、それぞれのゲート端子には、各々の前記ＭＯＳトランジスタをオン、オフさせるための1からnまでの制御端子が接続され、前記ｎ個の制御端子のうち、1からｉ-1までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１からｉまでの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差がｉの値にかかわらず一定になるように構成されている。
【００１７】
本発明においては、前記可変インピーダンス回路は1からｉ-1までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１からｉまでの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差がｉの値にかかわらず一定になるように、トランジスタのゲート幅を変化させている。
【００１８】
本発明においては、前記可変インピーダンス回路は1からｉ-1までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１からｉまでの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差がｉの値にかかわらず一定になるように、トランジスタのゲート長を変化させている。
【００１９】
本発明においては、前記可変インピーダンス回路のインピーダンスがｉを変数の要素とした任意の連続関数上で変化し、なおかつ前記トランジスタ並列回路の1からｉ-1までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１からｉまでの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差が任意のｉに対して、ある範囲内にあるようにゲート長及びゲート幅を変化させている。
【００２０】
本発明においては、可変インピーダンス回路に一定電流を流し、その端子電圧を参照電圧と比較し、端子電圧が参照電圧に近くなるように前記可変インピーダンス回路を選択的に切り換えることで、参照電圧と一定電流から求められるインピーダンスに近接するように制御できるようにしている。
【００２１】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明の実施の形態に係る可変インピーダンス回路は、第１端子（Ta）と第２端子（Tb）間に並列に接続され、ゲートにそれぞれ制御信号が入力されてなる複数（ｎ＋１）個のＭＯＳトランジスタ（図１の２ｎ_０〜２ｎ_ｎ）よりなるトランジスタ並列回路（図１の１）を備え、トランジスタ並列回路のｎ＋１個のＭＯＳトランジスタについて、ＭＯＳトランジスタがｉ個オンした場合の第１端子（Ta）と第２端子（Tb）間の端子間抵抗と、ＭＯＳトランジスタがｉ＋１個（ただし、ｉは１〜ｎの整数）オンした場合の端子間抵抗との抵抗値の差が、前記ｉを可変させた場合に、一定とされるか（端子間抵抗値は、ｉに線形に変化する）、所定の範囲内にあるように、トランジスタ並列回路（図１の１）のｎ＋１個のＭＯＳトランジスタ（図１の２ｎ_０〜２ｎ_ｎ）のゲート長がそれぞれ異なった値に設定されているか（ゲート幅は一定）、ゲート幅それぞれ異なった値に設定されている（ゲート長は一定）。あるいはｎ＋１個のＭＯＳトランジスタ（図１の２ｎ_０〜２ｎ_ｎ）のゲート長とゲート幅の組が、それぞれ異なった値に設定されている。
【００２２】
【実施例】
本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明の一実施例の可変インピーダンス回路は、互いにゲート幅、若しくはゲート長が異なるn+1個のＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタ）２ｎ_０〜２ｎ_ｎが並列接続されて構成されるトランジスタ並列回路１を備えている。トランジスタ並列回路１の各々のＭＯＳトランジスタのゲート端子には、制御線(Vcｉ、0≦ｉ≦n)が接続されており、この制御線に電圧を加えることで、トランジスタのオン、オフを行なう。
【００２３】
ｉ番目の抵抗の設定は、制御線VC₀〜VC_ｉの制御端子に電圧を加えることで任意の抵抗値を得る。
【００２４】
ここで、０番目〜ｉ−１番目の制御線VC₀〜VC_ｉ _-1をオン（Hｉghレベルとする）したときと、０番目〜ｉ番目の制御線VC₀〜VC_ｉをオンした時の抵抗変化をある値にするためのｉ番目のＭＯＳトランジスタ(2n_ｉ)の抵抗値について考察する。
【００２５】
VC₀〜VC_ｉ _-1をオンしたときの抵抗値をR_ｉ _-1、抵抗変化の値をdR_ｉとする。
【００２６】
抵抗の並列接続の場合の式から、ｉ番目のＭＯＳトランジスタ(2n_ｉ)の抵抗値r_ｉに関して、
r_ｉ＝ R_ｉ _-1*(R_ｉ _-1/ dR_ｉ -1) …（３）
となるように、ｉ番目のＭＯＳトランジスタ(2n_ｉ)のゲート長（L）又はゲート幅（W）を変化させる。
【００２７】
ＭＯＳトランジスタの抵抗の値は、ゲート長（L）のみを変化させる場合、Lに比例する。そこで、抵抗変化の値をdRと一定にし、(３)式を用いて、0〜n番目のＭＯＳトランジスタの抵抗値を決定し、その抵抗値になるように、各トランジスタのLの値を調整することで、抵抗変化が一定なトランジスタアレイ１が実現できる。
【００２８】
図２（ａ）に、あるＭＯＳトランジスタに関して、ゲート長（L）の値と可変インピーダンス回路の抵抗値（ohm）の変化を示すグラフ（ゲート幅（W）は１０umで一定）を示す。図２（ｂ）は、トランジスタ並列回路１の２１個のＭＯＳトランジスタのゲート長の寸法（単位マイクロメートル）を示したものである。
【００２９】
また、ＭＯＳトランジスタの抵抗の値は、ゲート幅（W）のみを変化させる場合、ゲート幅（W）に反比例する。そこで、抵抗変化の値をdRと一定にし、(1)式を用いて、0〜n番目のＭＯＳトランジスタの抵抗値を決定し、その抵抗値になるように、各トランジスタのゲート幅（W）の値を調整することで、抵抗変化が一定なトランジスタアレイ（１）が実現できる。図３（ａ）は、あるＭＯＳトランジスタに関して、ゲート幅（W）の値と可変インピーダンス回路の抵抗値の変化を示すグラフ（ゲート長（L）は４umで一定）を示す図である。図３（ｂ）は、トランジスタ並列回路１の２１個のＭＯＳトランジスタのゲート幅の寸法（単位マイクロメートル）を示したものである。
【００３０】
ここで、トランジスタのゲート長（L）のみを変化させた場合、あるトランジスタでは抵抗を高くするためLが大きくなり、動作スピードが遅くなる可能性がある。この場合は、ゲート幅(W)を小さくすることで、ゲート長を大きくする必要なく高抵抗が得られる。また、トランジスタのゲート幅のみを変化させた場合、あるトランジスタでは抵抗を小さくするためにゲート幅が大きくなりレイアウトサイズの制限から実現できない可能性がある。この場合、トランジスタのゲート長を小さくすることで、ゲート幅を大きくする必要なく低抵抗が得られる。以上のようにゲート長とゲート幅を適切に変化させることで、特性を劣化させることなく、図１のトランジスタアレイ１を構成することが出来る。
【００３１】
上記では、抵抗変化幅が一定の場合について説明したが、抵抗変化幅が、ｉの一次関数で変化するようにして、トランジスタアレイ１を構成することも出来る。すなわち、
dRｉ＝ Rd0-ｉ/Rd …（４）
というように、抵抗変化幅をｉの値により変化させる。この場合、ｉが小さいときは抵抗変化幅が大きく、ｉが大きいときは抵抗変化幅が小さくなる。
【００３２】
このようにして、トランジスタアレイを構成した場合、ターゲットとするインピーダンス付近での抵抗変化幅が、デバイスのバラツキに対しても強くすることが出来るという利点が得られる。
【００３３】
例えば、図４に示すように、標準の状態のおいて、ターゲットとするインピーダンスが、50Ω付近で2Ω間隔になるように、トランジスタアレイ１を構成したとする。ところが、デバイスのバラツキにより、相互コンダクタンスgmが小さいＭＯＳトランジスタが製造されたものとする。この場合、ＭＯＳトランジスタの抵抗値は高くなるため、標準状態で設定した抵抗変化幅は大きくなってしまう。しかし、50Ω付近は、ｉの値が大きいところであり、その場合は、（４）式より、元々抵抗変化幅が小さいところであるため、バラツキにより、単体トランジスタの抵抗値が高くなっても、抵抗変化幅は、2Ω程度となる。
【００３４】
逆に、バラツキにより、相互コンダクタンスgmが大きいＭＯＳトランジスタが製造されたものとする。この場合、ＭＯＳトランジスタの抵抗値は低くなるため、標準状態で設定した抵抗変化幅は小さくなってしまう。しかしながら、50Ω付近はｉの値が小さいところであり、その場合は、（４）式より、元々、抵抗変化幅が大きいところであるため、バラツキにより、単体トランジスタの抵抗値が低くなっても、抵抗変化幅は2Ω程度となる。
【００３５】
このように、本発明を適用することで、トランジスタの特性がばらついても、抵抗変化幅のバラツキが小さくなるように、可変インピーダンス回路を構成できる。このため、精度が高く、より少ないトランジスタ数で、効率良く、可変インピーダンス回路が構成できる。
【００３６】
図５は、本発明の他の実施例の構成を示す図である。この実施例では、前述したトランジスタアレイ１よりなる可変インピーダンス回路に制御回路が付加されており、インピーダンスが一定になるように制御を行なっている。図５を参照すると、端子Tb（図１参照）が低位側電源VSSに接続されているトランジスタアレイ１と、高位側電源ＶDDとトランジスタアレイ１の端子Ta（図１参照）間に接続される定電流源１０と、トランジスタアレイ１の端子Taの端子電圧と参照電圧（Vref）を入力とする比較回路１１と、トランジスタアレイ１を制御するための制御回路１２とを備えている。定電流源１０によりトランジスタアレイ１に一定電流（Ｉo）を流し、その出力電圧を、比較回路１１で、参照電圧（Vref）と比較する。比較回路１１の比較結果が制御回路１２に入力され、出力電圧が参照電圧（Vref）になるべく近くなるように、制御回路１２により、トランジスタアレイ内のトランジスタがオンされる。この場合、可変インピーダンスのインピーダンス値は
Z ＝ Vref/Ｉo
で表される値に近くなる。このような構成により、デバイス、温度、電源等がばらついていてもある精度内でトランジスタアレイの抵抗値が変化でき、全体として精度が良いインピーダンス制御回路が可能になる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、トランジスタを並列接続したインピーダンス制御回路において、抵抗変化が一定になるように構成することが出来るという効果を奏する。このため、本発明によれば、任意の抵抗値における制御範囲が常に一定になるため、精度の高いインピーダンス制御を可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の可変インピーダンス回路の構成を示す図である。
【図２】（ａ）は、本発明の一実施例において、抵抗変化幅を一定にした時の可変インピーダンス回路のインピーダンス特性を示すグラフであり、（ｂ）は、トランジスタ並列回路のＭＯＳトランジスタのゲート長（Ｌ）の寸法を示した表である。
【図３】（ａ）は、本発明の一実施例において、抵抗変化幅を関数に沿って変化させた場合の可変インピーダンス回路のインピーダンス特性を示すグラフであり、（ｂ）は、トランジスタ並列回路のＭＯＳトランジスタのゲート幅（Ｗ）の寸法を示した表である。
【図４】本発明の一実施例における、可変インピーダンス回路のインピーダンス特性を示す図である。
【図５】本発明の他の実施例の構成を示す図である。
【図６】（ａ）は、従来の可変抵抗回路のインピーダンス特性を示すグラフ、（ｂ）は可変抵抗回路を説明するための図である。
【符号の説明】
１可変インピーダンス回路（トランジスタ並列回路）
２ｎ₀〜２ｎ_ｉトランジスタ
１０定電流源
１１コンパレータ（比較回路）
１２制御回路
２０従来の可変インピーダンス回路
２１コンパレータ
２２制御回路

Claims

外部端子からみた内部インピーダンスが選択的に切り換え自在とされ、前記内部インピーダンスを切り換える場合のインピーダンスの変化が一定とされる可変インピーダンス回路において、
ゲート長及び/又はゲート幅が異なる複数（ｎ）個のＭＯＳトランジスタが並列に接続されてなるトランジスタ並列回路を備え、
前記ｎ個のＭＯＳトランジスタのゲート端子はそれぞれｎ個の制御端子に接続され、
前記ｎ個の制御端子のうち１番目からｉ-1番目（但しｉは２以上ｎ以下の整数）までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１番目からｉ番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗との差が、ｉの値にかかわらず、一定となるように構成されている、ことを特徴とする可変インピーダンス回路。
請求項１記載の可変インピーダンス回路において、
前記ｎ個の制御端子のうち１番目からｉ-1番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１番目からｉ番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差が、ｉの値にかかわらず一定になるように、前記各ＭＯＳトランジスタのゲート幅を変化させた構成とされている、ことを特徴とする可変インピーダンス回路。
請求項１記載の可変インピーダンス回路において、
前記ｎ個の制御端子のうち１番目からｉ-1番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１番目からｉ番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差が、ｉの値にかかわらず一定になるように、前記各ＭＯＳトランジスタのゲート長を変化させた構成とされている、ことを特徴とする可変インピーダンス回路。
請求項１記載の可変インピーダンス回路において、
前記可変インピーダンス回路のインピーダンスが、２乃至ｎの整数ｉを変数の要素とした任意の連続関数上で変化し、
前記トランジスタ並列回路のｎ本の制御端子のうち１番目からｉ-1番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗と、１番目からｉ番目までの制御端子をオンしたときの前記トランジスタ並列回路の端子間抵抗の差が、前記ｉに対して、所定の範囲内にあるように、前記各ＭＯＳトランジスタのゲート長及びゲート幅を変化させた構成とされている、ことを特徴とする可変インピーダンス回路。
請求項１記載の可変インピーダンス回路において、
前記トランジスタ並列回路に一定電流を流し、
前記トランジスタ並列回路の端子電圧を、参照電圧と比較する比較回路を備え、
前記比較回路の比較結果を受けて、前記端子電圧が前記参照電圧に近くなるように、前記トランジスタ並列回路の制御端子のオン、オフを選択的に切り換えることで、参照電圧と前記一定電流から求められるインピーダンスに近接するように制御できるようにしたことを特徴とする可変インピーダンス回路。
第１端子と第２端子間に並列に接続され、ゲートにそれぞれ制御信号が入力されてなる複数（ｎ）個のＭＯＳトランジスタよりなるトランジスタ並列回路を備え、
前記トランジスタ並列回路のｎ個のＭＯＳトランジスタのうち、ＭＯＳトランジスタがｉ個をオンした場合の前記第１端子と前記第２端子間の抵抗値と、ＭＯＳトランジスタがｉ＋１個（ただし、ｉは１〜ｎ−１の整数）オンした場合の前記第１端子と前記第２端子の抵抗値との差が、前記ｉのいくつかの値又は１乃至（ｎ−１）に関して、一定とされるか、所定の範囲内にあるように、前記トランジスタ並列回路のｎ個のＭＯＳトランジスタのゲート長、及び／又は、ゲート幅が、それぞれ、所定の寸法に設定されている、ことを特徴とする可変インピーダンス回路。
前記ｎ個のＭＯＳトランジスタのゲートに接続される前記ｎ本の制御信号が、それぞれ、前記トランジスタ並列回路に設けられたｎ個の制御端子に接続されており、前記ｎ本の制御端子のうち１番目からｉ-1番目までの制御端子をオンしたときの前記第１端子と前記第２端子の抵抗値と、１番目からｉ番目までの制御端子をオンしたときの前記第１端子と前記第２端子の抵抗値の差が、前記ｉに対して、所定の範囲内にあるように、前記トランジスタ並列回路のｎ個のＭＯＳトランジスタについて、各ＭＯＳトランジスタのゲート幅を一定としゲート長をそれぞれ可変させるか、又は、ゲート長を一定としゲート幅を可変させるか、あるいは、ゲート長とゲート幅の組が、それぞれ可変に設定されている、ことを特徴とする請求項６記載の可変インピーダンス回路。
請求項６又は７記載の前記トランジスタ並列回路と、
高位側電源と前記トランジスタ並列回路の前記第１端子間に接続された定電流源と、
を備え、
前記トランジスタ並列回路の前記第２端子は低位側電源に接続され、
前記第１端子の端子電圧と参照電圧とを入力とする比較回路と、
前記比較回路の比較結果出力を入力とし、前記端子電圧が前記参照電圧に近くなるように、前記トランジスタ並列回路のｎ個のＭＯＳトランジスタのゲートに接続する前記制御信号の値を決定する制御回路と、
を備えている、ことを特徴とする可変インピーダンス回路。
前記可変インピーダンス回路が、半導体基板上に搭載可能である、ことを特徴とする請求項１乃至８記載の可変インピーダンス回路。