JP4655411B2 - Mask, manufacturing method thereof, and manufacturing method of semiconductor device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、リソグラフィ用のマスクおよびその製造方法と、半導体装置の製造方法に関し、特に、電子線転写型リソグラフィ用のステンシルマスクおよびその製造方法と、電子線転写型リソグラフィ工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの微細化および高集積化に伴い、電子線転写型リソグラフィ（ＥＰＬ；Electron beam Projection Lithography）の実用化が期待されている。実用化が進められているＥＰＬとしては、ＩＢＭとニコンが共同開発しているＰＲＥＶＡＩＬ（projection exposure with variable axis immersion lenses)（H. C. Pfeiffer他 Journal of Vacuum Science and Technology B17 p.2840 (1999)）が挙げられる。
また、リープル、東京精密およびソニーが共同開発しているＬＥＥＰＬ（lowenergy electron-beam proximity projection lithography)（T. Utsumi, Journal of Vacuum Science and Technology B17 p.2897 (1999））が挙げられる。
【０００３】
ＥＰＬに用いられるマスクとして、薄膜（メンブレン）の一部に孔（アパーチャー）を有するステンシルマスクと、メンブレン上の一部に重金属層を有するメンブレンマスクが提案されている。ステンシルマスクの場合、アパーチャー部分を電子線が透過する。メンブレンマスクの場合、重金属層で電子線が散乱され、重金属層が形成されていない部分を電子線が透過する。
【０００４】
ＰＲＥＶＡＩＬには１００ｋｅＶ程度の電子線が用いられるため、ステンシルマスクとメンブレンマスクのいずれも利用可能である。
一方、ＬＥＥＰＬには２ｋｅＶ程度の電子線が用いられる。電子線のエネルギーが低いため、電子線がメンブレンマスクを透過しない。したがって、ＬＥＥＰＬの場合はステンシルマスクが用いられる。
【０００５】
ＰＲＥＶＡＩＬ用のステンシルマスクは、２μｍ厚のシリコンメンブレンに、パターンに対応したアパーチャーを有する。ＰＲＥＶＡＩＬは通常、４倍の縮小投影系である。電子線はアパーチャー部分のみ無散乱で透過して、レジスト上に結像される。これにより、レジストに所定のパターンで露光が行われる。
【０００６】
ＬＥＥＰＬ用のステンシルマスクは、５００ｎｍ厚のシリコンメンブレンまたはダイアモンドメンブレンに、パターンに対応したアパーチャーを有する。ＬＥＥＰＬは等倍の投影系である。電子線はアパーチャー部分のみ透過して、レジストにパターンが転写される。
【０００７】
図１８は従来のステンシルマスクの断面図である。図１８に示すように、ステンシルマスク２０１は例えばシリコンウェハ２０２に、所定の大きさのメンブレン２０３を有する。メンブレン２０３の周囲にはストラット２０４と呼ばれる梁が形成されている。メンブレン２０３には、マスクパターンに対応するアパーチャー２０５が形成されている。
メンブレン２０３にアパーチャーを形成することにより、メンブレン２０３の機械的強度は著しく低下する。ストラット２０４はステンシルマスク２０１の機械的強度を補強するための支持体として作用する。
【０００８】
シリコンウェハを用いてステンシルマスク２０１を形成する場合、ストラット２０４の高さは例えば７２５μｍとなる。メンブレン２０３はシリコン層２０６の一部であり、通常、シリコン層２０６の表面は（１００）面である。メンブレン２０３を含むシリコン層２０６と、ストラット２０４との間にはシリコン酸化膜２０７が形成されている。シリコン酸化膜２０７はシリコンウェハ２０２の裏面にエッチングを行ってストラット２０４を形成する工程において、エッチングストッパー層として用いられる。
【０００９】
上記のようなステンシルマスク２０１を製造するには、まず、図１９（ａ）に示すように、ＳＯＩウェハ２１１を作製する。ＳＯＩウェハ２１１はシリコンウェハ２０２の一方の面にシリコン酸化膜２０７を介してシリコン層２０６を有する。シリコンウェハ２０２の他方の面には、必要に応じて裏面側シリコン酸化膜２１２が形成される。
【００１０】
次に、図１９（ｂ）に示すように、ＳＯＩウェハ２１１の裏面側にストラットのパターンでレジスト２１３を形成する。レジスト２１３をマスクとして、ＳＯＩウェハ２１１の裏面側から裏面側シリコン酸化膜２１２およびシリコンウェハ２０２にドライエッチングを行う。これにより、シリコンからなるストラット２０４が形成される。
【００１１】
裏面側シリコン酸化膜２１２を形成しない場合、シリコンウェハ２０２のエッチングが終了する前にレジスト２１３がエッチングされて消失し、ストラットを形成できなくなる場合がある。したがって、エッチングマスクとして裏面側シリコン酸化膜２１２が設けられる。
【００１２】
次に、図１９（ｃ）に示すように、ストラット２０４をマスクとしてシリコン酸化膜２０７にエッチングを行う。その後、レジスト２１３を除去する。次に、図１９（ｄ）に示すように、シリコン層２０６上に所定のパターンのレジスト２１４を形成する。続いて、レジスト２１４をマスクとしてシリコン層２０６にドライエッチングを行う。これにより、図１８に示すように、マスクパターンに対応するアパーチャー２０５が、メンブレン２０３に形成される。その後、裏面側シリコン酸化膜２１２およびレジスト２１４を除去することにより、ステンシルマスク２０１が得られる。
【００１３】
以上のように、従来のステンシルマスクの製造方法によれば、レジストをマスクとするドライエッチングによりアパーチャーが形成される。アパーチャーを形成するドライエッチングは、メンブレン材料の結晶面を考慮せずに行われていた。また、アパーチャーの断面形状は、例えばエッチングガスの組成等のエッチング条件を調節することにより制御されていた。
【００１４】
【発明が解決しようとする課題】
上記の従来のマスクの製造方法に従って、メンブレンにアパーチャーを形成すると、レジストパターンのエッジラフネスがそのままマスクに転写され、パターン欠陥の要因となる。また、アパーチャーの断面形状はエッチング条件に応じて変化するため、必ずしも図１８に示すような垂直な断面形状とならず、断面がテーパ状となったり、高さ方向の中央近傍でアパーチャーの径が大きくなったりすることがある。
【００１５】
一般に、パターンを微細化すると、マスクパターンの線幅や面積等の幾何学的形状について、設計寸法からの誤差は大きくなる。このような誤差の増大は、例えば描画装置の精度やレジストの特性に起因する。アパーチャーの断面がテーパ状となり、テーパ角の予想が困難である場合には、マスクパターンの線幅等を高精度に制御することができない。したがって、上記の従来のマスクの製造方法によれば、今後のパターンの微細化に対応することができない。
【００１６】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、微細パターンを高精度に形成することができるマスクおよびその製造方法と、半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、本発明のマスクは、表面に平行に第１の格子面を有する第１の単結晶膜と、前記第１の単結晶膜上に形成された前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜と、少なくとも前記第１の単結晶膜と前記第２の単結晶膜とを含む薄膜と、前記薄膜の一部に形成された、荷電粒子線が透過する孔と、前記第１の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第３の格子面と、前記第２の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第４の格子面と、前記薄膜の前記第１の単結晶膜側の面の一部に、前記孔を透過した前記荷電粒子線を遮断しないように形成された薄膜支持部とを有することを特徴とする。
【００２３】
好適には、前記第１の単結晶膜は第１のシリコン単結晶膜であり、前記第２の単結晶膜は第２のシリコン単結晶膜であり、前記第１の格子面は（１１０）面であり、前記第２の格子面は（１００）面であり、前記第３の格子面は（１１１）面であり、前記第４の格子面は（１１１）面である。
好適には、前記薄膜は前記第２のシリコン単結晶膜上に薄膜支持層をさらに有する。好適には、前記荷電粒子線は電子線である。
【００２４】
これにより、孔の断面を原子層オーダーで平坦にすることが可能となる。第１の単結晶膜として、表面に平行に（１１０）面を有する第１のシリコン単結晶膜を用い、第２の単結晶膜として、表面に平行に（１００）面を有する第２のシリコン単結晶膜を用い、孔の壁面を（１１１）面とすることにより、孔の断面形状を高精度に制御できる。
【００２５】
また、第２のシリコン単結晶膜を設けることにより、第２のシリコン単結晶膜のパターンが縮小されたパターンを第１のシリコン単結晶膜に形成することが可能となる。さらに、薄膜支持層を設けることにより、応力や熱に対する薄膜の耐久性を向上させることができる。
【００３２】
上記の目的を達成するため、本発明のマスクの製造方法は、基板の一方の面上に、表面に平行に第１の格子面を有する第１の単結晶膜を形成する工程と、前記第１の単結晶膜上に、前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜を形成する工程と、前記基板の他方の面側から前記基板の一部を除去し、薄膜支持部を形成する工程と、前記第２の格子面が、前記第２の単結晶膜の他の一つの格子面である第３の格子面に対して選択的にエッチングされる条件で前記第２の単結晶膜にエッチングを行うことにより、荷電粒子線が透過する孔の一部であって、壁面が第３の格子面である第１の開口部を前記第２の単結晶膜に形成する工程と、前記第１の格子面が、前記第１の単結晶膜の他の一つの格子面である第４の格子面に対して選択的にエッチングされる条件で前記第１の単結晶膜にエッチングを行うことにより、前記孔の他の一部であって、壁面が第４の格子面である第２の開口部を前記第１の単結晶膜に形成する工程とを有することを特徴とする。
【００３３】
本発明のマスクの製造方法は、好適には、前記第２の単結晶膜を形成した後、前記第２の単結晶膜上に薄膜支持層を形成する工程と、前記第１の開口部を前記第２の単結晶膜に形成する前に、前記第１の開口部上の前記薄膜支持層にエッチングを行う工程とをさらに有する。
【００３４】
本発明のマスクの製造方法は、好適には、前記第２の単結晶膜を形成する工程は、前記第２の単結晶膜を表面に有する第２の基板を、前記第１の単結晶膜と前記第２の単結晶膜とが接するように、前記基板に貼り合わせる工程と、前記第２の単結晶膜を前記第１の単結晶膜上に残して、前記第２の基板を除去する工程とを有する。
【００３５】
本発明のマスクの製造方法は、さらに好適には、前記第２の基板を前記基板と貼り合わせる前に、前記第２の基板と前記第２の単結晶膜との層間に犠牲膜を形成する工程をさらに有し、前記第２の基板を除去する工程は、前記犠牲膜が露出するまで前記第２の基板を研削する工程と、前記犠牲膜をエッチングにより除去する工程とを含む。
【００３６】
好適には、前記第１の単結晶膜は第１のシリコン単結晶膜であり、前記第２の単結晶膜は第２のシリコン単結晶膜であり、前記第１の格子面は（１１０）面であり、前記第２の格子面は（１００）面であり、前記第３の格子面は（１１１）面であり、前記第４の格子面は（１１１）面である。
【００３７】
本発明のマスクの製造方法は、好適には、前記第１の単結晶膜を形成する工程において、前記基板上に前記第１の単結晶膜とエッチング速度の異なるエッチングストッパー層を介して前記第１の単結晶膜を形成し、前記薄膜支持部を形成する工程は、前記エッチングストッパー層が露出するまで前記基板にエッチングを行う工程を含む。
【００３８】
これにより、アパーチャーの断面を原子層オーダーで平坦にし、アパーチャーの断面を垂直あるいは一定のテーパ角にすることが可能となる。また、本発明のマスクの製造方法によれば、ウェットエッチングによりアパーチャーを形成した場合にも、アパーチャーの良好な断面形状が得られる。
【００３９】
本発明のマスクの製造方法によれば、結晶軸の異なる単結晶膜を積層することにより、上層の単結晶膜（第２の単結晶膜）に形成されたパターンを縮小して下層の単結晶膜（第１の単結晶膜）に形成することができる。
また、薄膜支持層を設けることにより、マスク製造過程でのマスクの破損が防止されるため、マスクの歩留りを向上させることができる。
【００４２】
本発明の半導体装置の製造方法は、所定のマスクパターンが形成されたマスクを介して、基板上に荷電粒子線を照射して、前記基板に前記マスクパターンを転写する工程を有する半導体装置の製造方法であって、前記マスクは、表面に平行に第１の格子面を有する第１の単結晶膜と、前記第１の単結晶膜上に形成された前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜と、少なくとも前記第１の単結晶膜と前記第２の単結晶膜とを含む薄膜と、前記薄膜の一部に形成された、荷電粒子線が透過する孔と、前記第１の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第３の格子面と、前記第２の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第４の格子面と、前記薄膜の前記第１の単結晶膜側の面の一部に、前記孔を透過した前記荷電粒子線を遮断しないように形成された薄膜支持部とを有することを特徴とする。
【００４３】
好適には、前記第１の単結晶膜は第１のシリコン単結晶膜であり、前記第２の単結晶膜は第２のシリコン単結晶膜であり、前記第１の格子面は（１１０）面であり、前記第２の格子面は（１００）面であり、前記第３の格子面は（１１１）面であり、前記第４の格子面は（１１１）面である。
【００４４】
これにより、ＬＳＩ回路パターンのラフネスを減少させ、パターン欠陥の少ないデバイスを作製することが可能となる。また、ＬＳＩ回路に微細化されたパターンを高精度に形成することが可能となる。
【００４５】
【発明の実施の形態】
以下に、本発明のマスクおよびその製造方法と半導体装置の製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
図１は本実施形態のマスクの断面図であり、図２は図１の孔（アパーチャー）部分を拡大した図である。本実施形態のステンシルマスクは、ＥＰＬの一つであるＬＥＥＰＬに好適に用いられる。
【００４６】
図１に示すように、本実施形態のステンシルマスク１０１はシリコンウェハ１０２上に、所定の大きさのメンブレン１０３を有する。本実施形態の場合、メンブレン１０３の大きさは例えば２５ｍｍ角とする。メンブレン１０３の周囲にはストラット１０４が形成されている。メンブレン１０３には、マスクパターンに対応するアパーチャー１０５が形成されている。
メンブレン１０３にアパーチャーを形成することにより、メンブレン１０３の機械的強度は低下する。ストラット１０４はステンシルマスク１０１の機械的強度を補強するための支持体として作用する。
【００４７】
本実施形態のステンシルマスク１０１によれば、メンブレン１０３はシリコン層１０７と、シリコン窒化膜１０８と、第１の金属層１２１と、第２の金属層１２２と、第３の金属層１２３とからなる。シリコン窒化膜１０８はシリコン層１０７上に形成されている。第１の金属層１２１は、シリコン層１０７のシリコン窒化膜１０８が形成されていない側の面に形成されている。第２の金属層１２２は、シリコン窒化膜１０８上に形成されている。第３の金属層１２３は、少なくともシリコン層１０７部分のアパーチャー１０５壁面に形成されている。
【００４８】
シリコン窒化膜１０８および第１〜第３の金属層１２１、１２２、１２３は、メンブレン１０３の機械的強度を向上させるためのメンブレン支持層として設けられる。さらに、第１〜第３の金属層１２１、１２２、１２３を形成することにより、ＥＰＬを行う際にステンシルマスク１０１が帯電して（チャージアップ）、入射する電子の位置がずれるのを防止することができる。メンブレン１０３の補強と、チャージアップの防止が可能であれば、第１〜第３の金属層１２１、１２２、１２３のかわりに、金属以外の材料からなる導電層を形成してもよい。
【００４９】
第１〜第３の金属層１２１、１２２、１２３は必ずしもすべて設ける必要はない。第３の金属層１２３が均一な厚さで形成されない場合、マスクパターンのエッジラフネスが問題となる。通常、第３の金属層１２３は第２の金属層１２２と同一の工程で形成されるため、このようなエッジラフネスの増大を避けるためには、第１の金属層１２１のみ設けてもよい。
【００５０】
また、図１に示すように、メンブレン１０３を含むシリコン層１０７と、ストラット１０４との間にはシリコン酸化膜１０９が形成されている。シリコン酸化膜１０９はシリコンウェハ１０２の裏面にエッチングを行ってストラット１０４を形成する工程において、エッチングストッパー層として用いられる。
【００５１】
図２に示すように、シリコン層１０７とシリコン窒化膜１０８との界面において、シリコン層１０７の表面は（１００）面である。また、アパーチャー１０５に対するシリコン層１０７の断面は（１１１）面である。
本実施形態のステンシルマスクによれば、メンブレン材料の結晶面方位を考慮してアパーチャー１０５が形成される。シリコン層１０７と第１の金属層１２１との界面と、シリコン層１０７の断面である（１１１）面とのなす角度は５４．７°である。
【００５２】
このように、メンブレン材料の結晶面方位を利用してアパーチャー１０５のテーパ角を制御するため、パターンをさらに微細化した場合にもテーパ角を一定にすることができる。マスクパターンの線幅Ｗ2 は、シリコン窒化膜１０８部分の線幅Ｗ1 、シリコン層１０７の厚さｄおよびテーパ角によって決定される。
【００５３】
図２に示す本実施形態のマスクによれば、シリコン窒化膜１０８上に線幅Ｗ2のレジストを形成できない場合にも、線幅Ｗ1 のレジストを形成することができれば、線幅Ｗ1 よりも縮小された線幅Ｗ2 でマスクパターンを形成することができる。ここで、アパーチャーのテーパ角が一定であることから、線幅Ｗ1 は高精度に縮小される。
【００５４】
次に、本実施形態のステンシルマスクの製造方法を説明する。本実施形態のステンシルマスクを製造するには、まず、図３（ａ）に示すように、表面が（１００）面であるＳＯＩウェハ１２４の表面に、メンブレン支持層としてシリコン窒化膜１０８を形成する。
【００５５】
ＳＯＩウェハ１２４はシリコンウェハ１０２上に、シリコン酸化膜１０９を介してシリコン層１０７を有する。シリコンウェハ１０２の厚さは例えば７２５μｍである。シリコン酸化膜１０９の厚さは例えば１００ｎｍである。シリコン層１０７の厚さは例えば５０ｎｍである。シリコン層１０７の厚さは、ステンシルマスクを使用してＥＰＬを行う際の電子線のエネルギーや、アパーチャーの線幅変換量（Ｗ1 −Ｗ2 ）に応じて適宜変更してもよい。シリコン層１０７の表面は（１００）面である。
【００５６】
シリコン窒化膜１０８は例えば化学気相成長（ＣＶＤ；chemical vapor deposition)により形成する。シリコン窒化膜１０８の厚さは例えば５００ｎｍとする。メンブレン支持層はシリコン層１０７にエッチングを行う際のエッチャントでエッチングされず、かつチップ領域に対応する大きさ（例えば２５ｍｍ角）のメンブレンを支持できる材料であれば、他の材料に変更することもできる。
【００５７】
シリコン層１０７用のエッチャントとして例えば水酸化カリウム（ＫＯＨ）またはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ；tetramethylammoniumhydroxide)を用いる場合、シリコン窒化膜のかわりに例えばシリコン酸化膜、シリコン酸化窒化膜、ダイアモンド、ＤＬＣ（diamond like carbon)、金属等の層を１００〜３０００ｎｍ程度の厚さで形成してもよい。
【００５８】
次に、図３（ｂ）に示すように、シリコン窒化膜１０８上にレジスト１１８を形成する。レジスト１１８の間隔Ｗ1 は、図２に示すシリコン層１０７の下端の線幅Ｗ2 よりも広くする。続いて、レジスト１１８をマスクとしてシリコン窒化膜１０８にエッチングを行うことにより、レジスト１１８のパターンがシリコン窒化膜１０８に転写される。このエッチングは、例えばＣＦ4 等を用いたドライエッチングとする。その後、レジスト１１８を除去する。
【００５９】
次に、図３（ｃ）に示すように、シリコン窒化膜１０８をマスクとしてシリコン層１０７にウェットエッチングを行う。例えば濃度３０ｗｔ％、温度７０℃のＫＯＨ溶液にウェハを浸漬した場合、（１００）面シリコンのエッチングレートが７９７ｎｍ／分であるのに対して、（１１１）面シリコンのエッチングレートは５ｎｍ／分と極端に遅い。
【００６０】
すなわち、シリコン層１０７の垂直方向には速やかにエッチングが進行するのに対し、シリコン窒化膜１０８近傍ではエッチングがほとんど進行しない。したがって、シリコン層１０７におけるエッチング断面は（１１１）面に相当するテーパ状となり、この（１１１）面はシリコン層１０７の（１００）面に対して５４．７°の角度をなす（図２参照）。
【００６１】
その結果、シリコン層１０７の下端における線幅Ｗ2 は、レジスト１１８またはシリコン窒化膜１０８の線幅Ｗ1 よりも狭くなる。シリコン層１０７の厚さをｄとしたとき、
Ｗ2 ＝Ｗ1 −２ｄ／ｔａｎ５４．７°
と表され、線幅Ｗ1 はシリコン層１０７の厚さｄに応じて線幅Ｗ2 に縮小される。
【００６２】
本実施形態においては、シリコン層１０７の厚さｄが５０ｎｍであることから、例えばレジスト１１８またはシリコン窒化膜１０８の線幅Ｗ1 を１０５．８ｎｍとすることにより、Ｗ2 ＝３５ｎｍの微細なパターンが高精度に形成される。
上記のように結晶面によるエッチングレートの違いを利用して、アパーチャーを形成した場合、アパーチャーの断面形状を原子層オーダーで平坦にしたり、アパーチャーを所定のテーパ角の断面形状で加工したりすることができる。
【００６３】
シリコン層１０７にウェットエッチングを行うときのエッチャントにＴＭＡＨ溶液を用いても、結晶面に応じてエッチングレートが変化する。例えば濃度２０ｗｔ％、温度８０℃のＴＭＡＨ溶液にウェハを浸漬した場合、シリコンのエッチングレートは（１００）面で６０３ｎｍ／分、（１１１）面で１７ｎｍ／分となる。したがって、ＫＯＨ溶液を用いる場合と同様に、特定の結晶面に選択的にエッチングを行い、アパーチャー断面の平坦性や形状を高精度に制御することができる。
【００６４】
次に、図４（ｄ）に示すように、シリコンウェハ１０２に裏面側からレジスト（不図示）をマスクとしてエッチングを行い、ストラット１０４を形成する。裏面側シリコン酸化膜１１６は必ずしも設ける必要はないが、裏面側シリコン酸化膜１１６を形成せずにドライエッチングを行うと、シリコンウェハ１０２のエッチングが終了する前にレジストがエッチングされて消失し、ストラットを形成できなくなる場合がある。したがって、エッチングマスクとして裏面側シリコン酸化膜１１６が設けられる。
【００６５】
次に、図４（ｅ）に示すように、メンブレン１０３部分のシリコン酸化膜１０９を除去する。シリコン酸化膜１０９は、例えばフッ酸を用いたウェットエッチングにより除去できる。このウェットエッチングにより、裏面側シリコン酸化膜１１６も除去される。
【００６６】
次に、図４（ｆ）に示すように、マスクの一方の面にスパッタ法や真空蒸着法などのＰＶＤを行い、第２の金属層１２２および第３の金属層１２３を形成する。第２および第３の金属層１２２、１２３の材料としては、例えば白金、パラジウム、金、アルミニウム、チタン、モリブデン、クロム、イリジウム、タングステン等の金属を用いる。また、これらの金属層を形成せず、金属以外の材料からなる導電層をＰＶＤにより形成してもよい。
【００６７】
第２および第３の金属層１２２、１２３の厚さは、ステンシルマスクを使用してＥＰＬを行う際の電子線のエネルギーに応じて、シリコン層１０７の強度が十分に補強される範囲で設定する。第２および第３の金属層１２２、１２３の厚さは、例えば５〜２００ｎｍ程度とする。電子線の加速電圧を２ｋｅＶとするＬＥＥＰＬの場合には、第２の金属層１２２の厚さを２０〜３０ｎｍ程度とすることが望ましい。
【００６８】
その後、図１に示すように、マスクの他方の面に同様にＰＶＤを行い、第１の金属層１２１を形成する。第１の金属層１２１の材料としては、第２および第３の金属層１２２、１２３と同様の金属を用いることができる。また、第１の金属層１２１の厚さは、第２および第３の金属層１２２、１２３と同様に設定する。但し、第２および第３の金属層１２２、１２３の厚さと第１の金属層１２１の厚さは異なっていてもよい。
【００６９】
以上の工程により、図１に示すステンシルマスク１０１が得られる。上記の本実施形態のマスクの製造方法によれば、シリコン窒化膜１０８およびシリコン層１０７にエッチングを行ってアパーチャー１０５を形成した後、シリコンウェハ１０２にエッチングを行ってストラット１０４を形成する。しかしながら、実施形態１と同様に、シリコンウェハ１０２にエッチングを行ってストラット１０４を形成してから、シリコン窒化膜１０８およびシリコン層１０７にエッチングを行うこともできる。
【００７０】
本実施形態の半導体装置の製造方法は、上記の本実施形態のマスクの製造方法に従ってステンシルマスクを作製し、作製されたマスクを用いてＬＥＥＰＬを行う工程を含む。本実施形態の半導体装置の製造方法によれば、微細パターンが高精度に形成されたマスクを用いてＥＰＬを行うため、ＬＳＩパターンのパターン欠陥を低減できる。
【００７１】
（実施形態２）
図５は本実施形態のマスクの断面図である。図５に示すように、本実施形態のステンシルマスク１３１はストラット１０４の形状を除き、実施形態１のステンシルマスク１０１と共通の構造を有する。したがって、メンブレン１０３の構成や、アパーチャー部分の構造は図２と同様である。
【００７２】
本実施形態のステンシルマスク１３１は、ストラット１０４がウェットエッチングにより形成される。この場合、ストラット１０４を形成する前にシリコン窒化膜１０８およびシリコン層１０７にアパーチャーを形成すると、ストラット１０４を形成する際に、アパーチャー部分のシリコン層１０７を保護する必要が生じる。したがって、ストラット１０４をウェットエッチングにより形成する場合は、アパーチャー１０５を形成する前にストラット１０４を形成することが望ましい。
【００７３】
以下、本実施形態のステンシルマスクの製造方法を説明する。本実施形態のステンシルマスク１３１を製造するには、まず、実施形態１の図３（ａ）に示す工程と同様に、図６（ａ）に示すように、表面が（１００）面であるＳＯＩウェハ１２４の表面に、メンブレン支持層としてシリコン窒化膜１０８を形成する。
【００７４】
次に、図６（ｂ）に示すように、シリコンウェハ１０２の裏面にストラットのパターンでレジストを形成する。レジストをマスクとして、シリコンウェハ１０２にウェットエッチングを行う。これにより、ストラット１０４が形成される。このウェットエッチングには、エッチャントとして例えばＫＯＨやＴＭＡＨ等を用いる。このエッチングにおいてシリコン酸化膜１０９はエッチングストッパー層となる。エッチング後、レジストを除去する。
【００７５】
次に、実施形態１の図３（ｂ）および（ｃ）に示す工程と同様に、図６（ｃ）に示すように、シリコン窒化膜１０８およびシリコン層１０７にエッチングを行う。シリコン窒化膜１０８には、レジスト（不図示）をマスクとするドライエッチングを行う。
【００７６】
一方、シリコン層１０７にはシリコン窒化膜１０８をマスクとしてウェットエッチングを行う。このウェットエッチングには、エッチャントとして例えばＫＯＨやＴＭＡＨ等を用いる。これにより、アパーチャーの断面形状を原子層オーダーで平坦にしたり、断面のテーパ角を高精度に制御したりすることが可能である。
【００７７】
次に、実施形態１の図４（ｅ）に示す工程と同様に、メンブレン１０３部分のシリコン酸化膜１０９を除去する。その後、実施形態１の図４（ｆ）に示す工程と同様に、マスクの一方の面に第２および第３の金属層１２２、１２３を形成する。さらに、マスクの他方の面に第１の金属層１２１を形成することにより、図５に示すステンシルマスク１３１が得られる。
【００７８】
（実施形態３）
図７は本実施形態のマスクの断面図であり、図８は図７のアパーチャー部分を拡大した図である。本実施形態のステンシルマスクは、ＥＰＬの一つであるＬＥＥＰＬに好適に用いられる。
【００７９】
図７に示すように、本実施形態のステンシルマスク１４１はシリコンウェハ１０２上に、所定の大きさのメンブレン１０３を有する。本実施形態の場合、メンブレン１０３の大きさは例えば２５ｍｍ角とする。メンブレン１０３の周囲にはストラット１０４が形成されている。メンブレン１０３には、マスクパターンに対応するアパーチャー１０５が形成されている。
メンブレン１０３にアパーチャーを形成することにより、メンブレン１０３の機械的強度は低下する。ストラット１０４はステンシルマスク１４１の機械的強度を補強するための支持体として作用する。
【００８０】
本実施形態のステンシルマスク１４１によれば、メンブレン１０３はシリコン層１０６と、シリコン層１０６上に形成されたシリコン層１０７と、シリコン層１０７上に形成されたシリコン窒化膜１０８との３層からなる。シリコン窒化膜１０８は、メンブレン１０３の機械的強度を向上させるためのメンブレン支持層として設けられる。
また、図示しないが、シリコン層１０６に導電性をもたせ、ステンシルマスク１４１のチャージアップを防止する目的で、シリコン層１０６に不純物をドープしたり、シリコン層１０６表面に導電層を形成したりしてもよい。
【００８１】
図７に示すように、メンブレン１０３を含むシリコン層１０６と、ストラット１０４との間にはシリコン酸化膜１０９が形成されている。シリコン酸化膜１０９はシリコンウェハ１０２の裏面にエッチングを行ってストラット１０４を形成する工程において、エッチングストッパー層として用いられる。
【００８２】
図８に示すように、シリコン層１０６とシリコン層１０７との界面において、シリコン層１０６の表面は（１１０）面である。シリコン層１０７とシリコン窒化膜１０８との界面において、シリコン層１０７の表面は（１００）面である。また、アパーチャー１０５内に露出するシリコン層１０６の表面は（１１１）面である。一方、アパーチャー１０５内に露出するシリコン層１０７の表面は（１１１）面である。
【００８３】
本実施形態のステンシルマスクによれば、メンブレン材料の結晶面方位を考慮してアパーチャー１０５が形成される。シリコン層１０６の表面である（１１０）面と、シリコン層１０７の断面である（１１１）面とのなす角度は５４．７°であり、シリコン層１０６の断面である（１１１）面はマスク表面に対してほぼ垂直に加工される。
【００８４】
このように、メンブレン材料の結晶面方位を利用してアパーチャー１０５のテーパ角を制御するため、パターンをさらに微細化した場合にもテーパ角を一定にすることができる。マスクパターンの線幅Ｗ2 は、シリコン窒化膜１０８部分の線幅Ｗ1 、シリコン層１０７の厚さｄおよびテーパ角によって決定される。
【００８５】
図８に示す本実施形態のマスクによれば、シリコン窒化膜１０８上に線幅Ｗ2のレジストを形成できない場合にも、線幅Ｗ1 のレジストを形成することができれば、線幅Ｗ1 よりも縮小された線幅Ｗ2 でマスクパターンを形成することができる。ここで、アパーチャーのテーパ角が一定であることから、線幅Ｗ1 は高精度に縮小される。
【００８６】
次に、本実施形態のステンシルマスクの製造方法を説明する。本実施形態のステンシルマスクを製造するには、まず、図９（ａ）および（ｂ）に示すように、ＳＯＩウェハ１１１と多層シリコンウェハ１１２とを貼り合わせ、ウェハ１１５を形成する。このときの貼り合わせ面は、ＳＯＩウェハ１１１側が（１１０）面であり、多層シリコンウェハ１１２側が（１００）面である。
【００８７】
ＳＯＩウェハ１１１はシリコンウェハ１０２上に、シリコン酸化膜１０９を介してシリコン層１０６を有する。シリコンウェハ１０２の厚さは例えば７２５μｍである。シリコン酸化膜１０９の厚さは例えば１００ｎｍである。シリコン層１０６の厚さは例えば１００ｎｍである。シリコン層１０６の表面は（１１０）面である。
【００８８】
多層シリコンウェハ１１２はシリコンウェハ１１３上に、多孔質シリコン層１１４を介してシリコン層１０７を有する。シリコンウェハ１１３の厚さは例えば７２５μｍである。多孔質シリコン層１１４の厚さは例えば３００ｎｍである。シリコン層１０７の厚さは例えば５０ｎｍである。シリコン層１０７の表面は（１００）面である。
【００８９】
ＳＯＩウェハ１１１のシリコン層１０６の厚さは、ステンシルマスクを使用してＥＰＬを行う際の電子線のエネルギーに応じて適宜変更する。電子線の加速電圧が２ｋｅＶの場合には、シリコン層１０６の厚さを１００〜２００ｎｍ程度の範囲にすることが望ましい。
【００９０】
多層シリコンウェハ１１２の多孔質シリコン層１１４は、シリコンウェハ１１３にフッ酸溶液中で陽極化成を行って形成する。具体的には、フッ酸とエタノールを含む溶液中で、単結晶シリコンウェハ１１３を陽極として電流を流す。これにより、シリコンウェハ１１３の表面に数ｎｍ径の微細孔が形成される。多孔質の構造は溶液の濃度、電流密度やシリコンの比抵抗によって制御される。また、電流を流す時間に応じて、多孔質シリコン層１１４の厚さが決定される。
陽極化成によりシリコンウェハ１１３の表面を多孔質化した後、エピタキシャル成長によりシリコン層１０７を形成する。
【００９１】
その後、ＳＯＩウェハ１１１と多層シリコンウェハ１１２とを貼り合わせる。
ウェハを貼り合わせるには、それぞれのウェハを洗浄してから、室温で表面を接触させ、ファンデルワールス力により結合させる。その後、熱処理を行って共有結合を形成させ、貼り合わせを強固にする。
【００９２】
ＳＯＩウェハ１１１のシリコン酸化膜１０９と、多層シリコンウェハ１１２の多孔質シリコン層１１４は、後述するようにエッチングストッパー層として用いられる。したがって、シリコン層１０７の結晶性が低下しなければ、他の材料に変更することも可能である。
【００９３】
次に、図１０（ｃ）に示すように、ウェハ１１５の表面のシリコンウェハ１１３および多孔質シリコン層１１４を除去する。これらの層を除去するには、ウェハ１１５の表面から多孔質シリコン層１１４が露出するまで表面研削を行ってから、エッチングにより多孔質シリコン層１１４を選択的に除去する。
【００９４】
このエッチングはエッチング液として例えばフッ酸と硝酸の混合液を用い、室温で行うことができる。多孔質シリコンは単結晶シリコンに比較してエッチング速度が著しく速く、単結晶シリコンに対する多孔質シリコンのエッチング選択比を例えば１０万程度にすることも可能である。したがって、下地のシリコン層１０７に損傷を与えずに、多孔質シリコン層１１４のみ除去することができる。
以上の工程により、シリコンウェハ１０２上に互いに結晶面の異なるシリコン層１０６、１０７が積層される。
【００９５】
次に、図１０（ｄ）に示すように、シリコン層１０７の（１００）面上にメンブレン支持層としてシリコン窒化膜１０８を形成する。シリコン窒化膜１０８は例えばＣＶＤにより形成する。シリコン窒化膜１０８の厚さは例えば５００ｎｍとする。
【００９６】
メンブレン支持層はシリコン層１０６、１０７にエッチングを行う際のエッチャントでエッチングされず、かつチップ領域に対応する大きさ（例えば２５ｍｍ角）のメンブレンを支持できる材料であれば、他の材料に変更することもできる。シリコン層１０６、１０７用のエッチャントとして例えばＫＯＨまたはＴＭＡＨを用いる場合、シリコン窒化膜のかわりに例えばシリコン酸化膜を用いることもできる。
また、メンブレンを支持できる範囲であればメンブレン支持層の厚さを変更することもできる。例えば、メンブレン支持層としてシリコン窒化膜あるいはシリコン酸化膜を４００〜８００ｎｍ程度の厚さで形成してもよい。
【００９７】
次に、図１０（ｅ）に示すように、ウェハ１１５の裏面に裏面側シリコン酸化膜１１６を形成し、その表面にストラットのパターンでレジスト１１７を形成する。実施形態１において前述したように、ストラット１０４の形成をドライエッチングにより行う場合、エッチングが終了する前にレジストが消失する可能性がある。これを防止するため、ストラットのパターンでレジストを形成する前に、予め裏面側シリコン酸化膜１１６を設けてもよい。
【００９８】
レジスト１１７をマスクとして裏面側シリコン酸化膜１１６にエッチングを行ってから、図１１（ｆ）に示すように、必要に応じてレジスト１１７を除去する。あるいは、レジスト１１７を残したままシリコンウェハ１０２にエッチングを行うこともできる。
【００９９】
次に、図１１（ｇ）に示すように、裏面側シリコン酸化膜１１６（あるいはレジスト１１７が残っている場合にはレジスト１１７）をマスクとして、シリコンウェハ１０２にエッチングを行う。これにより、ストラット１０４が形成される。このエッチングにおいてシリコン酸化膜１０９はエッチングストッパー層となる。等倍投影系のＬＥＥＰＬ用マスクの場合、矢印で示すメンブレン領域は、チップ領域に対応する。
【０１００】
このエッチングは、例えばＳＦ6 やＮＦ3 等のフッ素系ガスを用いたドライエッチングや、ＫＯＨ等を用いたウェットエッチングとする。ＳＯＩウェハ１１１のシリコンウェハ１０２表面が（１１０）面である場合には、ウェットエッチングによりストラット１０４を形成すると、ストラット１０４の断面が（１１１）面となり、ストラット断面を垂直に加工することができる。
【０１０１】
次に、図１１（ｈ）に示すように、シリコン窒化膜１０８上にレジスト１１８を形成する。レジスト１１８の間隔Ｗ1 は、図８に示すシリコン層１０６の線幅Ｗ2 よりも広くする。続いて、レジスト１１８をマスクとしてシリコン窒化膜１０８にエッチングを行うことにより、レジスト１１８のパターンがシリコン窒化膜１０８に転写される。このエッチングは、例えばＣＦ4 等を用いたドライエッチングとする。その後、図１２（ｉ）に示すように、レジスト１１８を除去する。
【０１０２】
次に、図１２（ｊ）に示すように、シリコン窒化膜１０８をマスクとしてシリコン層１０７にウェットエッチングを行う。例えば濃度３０ｗｔ％、温度７０℃のＫＯＨ溶液にウェハを浸漬した場合、（１００）面シリコンのエッチングレートが７９７ｎｍ／分であるのに対して、（１１１）面シリコンのエッチングレートは５ｎｍ／分と極端に遅い。
【０１０３】
すなわち、シリコン層１０７の垂直方向には速やかにエッチングが進行するのに対し、シリコン窒化膜１０８近傍ではエッチングがほとんど進行しない。したがって、シリコン層１０７におけるエッチング断面は（１１１）面に相当するテーパ状となり、この（１１１）面はシリコン層１０７の（１００）面に対して５４．７°の角度をなす（図８参照）。
【０１０４】
その結果、シリコン層１０６とシリコン層１０７との界面におけるシリコン層１０７の線幅Ｗ2 は、レジスト１１８またはシリコン窒化膜１０８の線幅Ｗ1 よりも狭くなる。シリコン層１０７の厚さをｄとしたとき、
Ｗ2 ＝Ｗ1 −２ｄ／ｔａｎ５４．７°
と表され、線幅Ｗ1 はシリコン層１０７の厚さｄに応じて線幅Ｗ2 に縮小される。本実施形態においては、シリコン層１０７の厚さｄが５０ｎｍであることから、例えばレジスト１１８またはシリコン窒化膜１０８の線幅Ｗ1 を１０５．８ｎｍとすることにより、Ｗ2 ＝３５ｎｍの微細なパターンが高精度に形成される。
【０１０５】
引き続き、ＫＯＨ溶液にウェハ１１５を浸漬し、図１２（ｋ）に示すように、シリコン層１０６にウェットエッチングを行う。シリコン層１０７のエッチング断面である（１１１）面のエッチングレートが５ｎｍ／分であるのに対し、シリコン層１０６表面の（１１０）面のエッチングレートは１４５５ｎｍ／分と桁違いに速い。したがって、シリコン層１０６の（１１０）面が選択的にエッチングされる。
【０１０６】
また、シリコン層１０６部分のアパーチャー１０５については、アパーチャー１０５壁面が（１１１）面となるため、水平方向へのエッチングはほとんど進行しない。これにより、シリコン層１０６部分ではアパーチャー１０５の垂直な断面形状が得られる。
上記のように結晶面によるエッチングレートの違いを利用して、アパーチャーを形成した場合、アパーチャーの断面形状を原子層オーダーで平坦にしたり、アパーチャーを垂直な断面形状で加工したりすることができる。
【０１０７】
シリコン層１０７、１０６にウェットエッチングを行うときのエッチャントにＴＭＡＨ溶液を用いても、結晶面に応じてエッチングレートが変化する。例えば濃度２０ｗｔ％、温度８０℃のＴＭＡＨ溶液にウェハを浸漬した場合、シリコンのエッチングレートは（１００）面で６０３ｎｍ／分、（１１０）面で１１１４ｎｍ／分、（１１１）面で１７ｎｍ／分となる。したがって、ＫＯＨ溶液を用いる場合と同様に、特定の結晶面に選択的にエッチングを行い、アパーチャー断面の平坦性や形状を高精度に制御することができる。
【０１０８】
図１２（ｋ）に示すように、シリコン層１０６にエッチングを行った後、メンブレン１０３部分のシリコン酸化膜１０９を除去する。シリコン酸化膜１０９は、例えばフッ酸を用いたウェットエッチングにより除去できる。以上の工程により、図７に示すステンシルマスク１４１が得られる。
【０１０９】
また、図示しないが、上記の本実施形態のマスクの製造方法において、ＳＯＩウェハ１１１と多層シリコンウェハ１１２とを貼り合わせる前に、少なくとも一方のウェハの表面を酸化してからウェハ同士を貼り合わせてもよい。その場合、シリコン層１０７のエッチング工程とシリコン層１０６のエッチング工程との間にシリコン酸化膜のエッチングを追加する。
【０１１０】
本実施形態の半導体装置の製造方法は、上記の本実施形態のマスクの製造方法に従ってステンシルマスクを作製し、作製されたマスクを用いてＬＥＥＰＬを行う工程を含む。本実施形態の半導体装置の製造方法によれば、微細パターンが高精度に形成されたマスクを用いてＥＰＬを行うため、ＬＳＩパターンのパターン欠陥を低減できる。
【０１１１】
（実施形態４）
実施形態３のステンシルマスク１４１においては、シリコン層１０７を形成することにより、レジスト１１８（図１１（ｈ）参照）の間隔Ｗ1 よりも狭い線幅Ｗ2 が得られるが、レジストに直接、微細なパターンを形成できる場合には、シリコン層１０７を設けなくてもよい。
【０１１２】
図１３は本実施形態のマスクの断面図であり、図１４は図１３のアパーチャー部分を拡大した図である。図１３に示すように、本実施形態のステンシルマスク１５１はシリコン層１０７が形成されていないことを除き、実施形態３のステンシルマスクと共通の構造を有する。
【０１１３】
また、図１４に示すように、シリコン層１０６とシリコン窒化膜１０８との界面において、シリコン層１０６の表面は（１１０）面である。これにより、アパーチャー１０５内に露出するシリコン層１０６の表面は（１１１）面となり、アパーチャー１０５がマスク表面に対してほぼ垂直に加工される。すなわち、シリコン窒化膜１０８のエッチングマスクとなるレジストと、シリコン層１０６の線幅Ｗ3 との変換差は極めて小さい。
【０１１４】
本実施形態のステンシルマスク１５１を製造する場合、ウェハの貼り合わせが不要であり、まず、図１５（ａ）に示すように、ＳＯＩウェハ１１１上にシリコン窒化膜１０８を形成する。実施形態３と同様に、ＳＯＩウェハ１１１はシリコンウェハ１０２上に、シリコン酸化膜１０９を介してシリコン層１０６を有する。また、シリコン窒化膜１０８はシリコン酸化膜等に変更してもよい。
【０１１５】
次に、図１５（ｂ）に示すように、ストラットのパターンで裏面側シリコン酸化膜１１６を形成する。続いて、シリコンウェハ１０２にエッチングを行い、ストラット１０４を形成する。その後、図１５（ｃ）に示すように、シリコン窒化膜１０８にドライエッチングを行い、アパーチャー１０５の一部を形成する。
【０１１６】
次に、図１５（ｄ）に示すように、シリコン層１０６に例えばＫＯＨまたはＴＭＡＨ溶液を用いたウェットエッチングを行い、アパーチャー１０５を形成する。その後、メンブレン１０３部分のシリコン酸化膜１０９を除去することにより、図１３に示すステンシルマスク１５１が得られる。
【０１１７】
（実施形態５）
図７に示す実施形態３のステンシルマスク１４１には、メンブレン支持層として例えばシリコン窒化膜１０８が形成されるが、メンブレン支持層を形成しなくてもメンブレン１０３の強度が十分に得られる場合には、メンブレン支持層を形成しなくてもよい。
【０１１８】
図１６および図１７は本実施形態のステンシルマスクの断面図である。図１６のステンシルマスク１６１は実施形態３のステンシルマスク１４１からシリコン窒化膜１０８を除いたものである。図１７のステンシルマスク１７１は実施形態４のステンシルマスク１５１からシリコン窒化膜１０８を除いたものである。
【０１１９】
これらのステンシルマスク１６１、１７１を製造する場合、例えばシリコン窒化膜のようなメンブレン支持層を形成せずに、シリコン層１０６またはシリコン層１０７上にレジストを形成し、レジストをマスクとしてシリコン層１０６、１０７にエッチングを行う。
あるいは、メンブレン支持層を積層した状態でシリコン層１０６、１０７にアパーチャーを形成し、その後、リソグラフィにステンシルマスクを使用する前にメンブレン支持層を除去する。
【０１２０】
上記の本発明の実施形態のマスクおよびその製造方法によれば、微細なマスクパターンを高精度に形成することが可能となる。また、本発明の実施形態の半導体装置の製造方法によれば、ＥＰＬにおいて微細なパターンを高精度に転写することが可能となる。
【０１２１】
本発明のマスクおよびその製造方法と半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、本発明のマスクの製造方法を、ＰＲＥＶＡＩＬ等のＬＥＥＰＬ以外のＥＰＬ用ステンシルマスクや、可変成形型電子線直接描画機用マスク、あるいはイオンビームリソグラフィ用マスクやＸ線リソグラフィ用マスク等の他のマスクの製造に適用することもできる。あるいは、本発明のマスクをリソグラフィ以外に、例えばイオン注入等、荷電粒子を局所的に照射するプロセスに適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１２２】
【発明の効果】
本発明のマスクによれば、アパーチャーの断面形状や断面の平坦性が高精度に制御され、微細なマスクパターンが高精度に形成される。
本発明のマスクの製造方法によれば、リソグラフィ用マスクに微細パターンを高精度に形成することが可能となる。
本発明の半導体装置の製造方法によれば、リソグラフィ工程において微細パターンを高精度に転写することが可能となる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態１に係るマスクの断面図である。
【図２】図２は図１のアパーチャー部分の拡大図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態１に係るマスクの製造方法の製造工程を示す断面図である。
【図４】図４（ｄ）〜（ｆ）は本発明の実施形態１に係るマスクの製造方法の製造工程を示す断面図である。
【図５】図５は本発明の実施形態２に係るマスクの断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の実施形態２に係るマスクの製造方法の製造工程を示す断面図である。
【図７】図７は本発明の実施形態３に係るマスクの断面図である。
【図８】図８は図７のアパーチャー部分の拡大図である。
【図９】図９（ａ）および（ｂ）は本発明の実施形態３に係るマスクの製造方法の製造工程を示す断面図である。
【図１０】図１０（ｃ）〜（ｅ）は本発明の実施形態３に係るマスクの製造方法の製造工程を示す断面図である。
【図１１】図１１（ｆ）〜（ｈ）は本発明の実施形態３に係るマスクの製造方法の製造工程を示す断面図である。
【図１２】図１２（ｉ）〜（ｋ）は本発明の実施形態３に係るマスクの製造方法の製造工程を示す断面図である。
【図１３】図１３は本発明の実施形態４に係るマスクの断面図である。
【図１４】図１４は図１３のアパーチャー部分の拡大図である。
【図１５】図１５（ａ）〜（ｄ）は本発明の実施形態４に係るマスクの製造方法の製造工程を示す断面図である。
【図１６】図１６は本発明の実施形態５に係るマスクの断面図である。
【図１７】図１７は本発明の実施形態５に係るマスクの断面図である。
【図１８】図１８は従来のマスクの断面図である。
【図１９】図１９（ａ）〜（ｄ）は従来のマスクの製造方法の製造工程を示す断面図である。
【符号の説明】
１０１、１３１、１４１、１５１、１６１、１７１、２０１…ステンシルマスク、１０２、２０２…シリコンウェハ、１０３、２０３…メンブレン、１０４、２０４…ストラット、１０５、２０５…アパーチャー、１０６、１０７、２０６…シリコン層、１０８…シリコン窒化膜、１０９、２０７…シリコン酸化膜、１１１、１２４、２１１…ＳＯＩウェハ、１１２…多層シリコンウェハ、１１３…シリコンウェハ、１１４…多孔質シリコン層、１１５…ウェハ、１１６、２１２…裏面側シリコン酸化膜、１１７、１１８、２１３、２１４…レジスト、１２１…第１の金属層、１２２…第２の金属層、１２３…第３の金属層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a mask for lithography, a method for manufacturing the same, and a method for manufacturing a semiconductor device, and more particularly to a stencil mask for electron beam transfer lithography, a method for manufacturing the same, and a semiconductor device including an electron beam transfer lithography process. Regarding the method.
[0002]
[Prior art]
With the miniaturization and high integration of LSIs, the practical application of electron beam projection lithography (EPL) is expected. One example of an EPL that is being put to practical use is PREVAIL (projection exposure with variable axis immersion lenses) jointly developed by IBM and Nikon (HC Pfeiffer et al. Journal of Vacuum Science and Technology B17 p.2840 (1999)). It is done.
Another example is LEEPL (low energy electron-beam proximity projection lithography) (T. Utsumi, Journal of Vacuum Science and Technology B17 p.2897 (1999)) jointly developed by Riple, Tokyo Seimitsu and Sony.
[0003]
As masks used for EPL, a stencil mask having a hole (aperture) in a part of a thin film (membrane) and a membrane mask having a heavy metal layer in a part on the membrane have been proposed. In the case of the stencil mask, the electron beam is transmitted through the aperture portion. In the case of the membrane mask, the electron beam is scattered by the heavy metal layer, and the electron beam passes through a portion where the heavy metal layer is not formed.
[0004]
Since PREVAIL uses an electron beam of about 100 keV, either a stencil mask or a membrane mask can be used.
On the other hand, an electron beam of about 2 keV is used for LEEPL. Since the energy of the electron beam is low, the electron beam does not pass through the membrane mask. Therefore, a stencil mask is used in the case of LEEPL.
[0005]
The stencil mask for PREVAIL has an aperture corresponding to a pattern on a 2 μm thick silicon membrane. PREVAIL is usually a 4 × reduction projection system. The electron beam passes through only the aperture portion without scattering and forms an image on the resist. Thereby, the resist is exposed with a predetermined pattern.
[0006]
The stencil mask for LEEPL has an aperture corresponding to a pattern on a 500 nm thick silicon membrane or diamond membrane. LEEPL is an equal magnification projection system. The electron beam passes through only the aperture portion, and the pattern is transferred to the resist.
[0007]
FIG. 18 is a cross-sectional view of a conventional stencil mask. As shown in FIG. 18, the
By forming an aperture in the
[0008]
When the
[0009]
In order to manufacture the
[0010]
Next, as shown in FIG. 19B, a
[0011]
If the back side
[0012]
Next, as shown in FIG. 19C, the
[0013]
As described above, according to the conventional method for manufacturing a stencil mask, the aperture is formed by dry etching using a resist as a mask. The dry etching for forming the aperture has been performed without considering the crystal plane of the membrane material. The cross-sectional shape of the aperture has been controlled by adjusting etching conditions such as the composition of the etching gas.
[0014]
[Problems to be solved by the invention]
When an aperture is formed in the membrane according to the above conventional mask manufacturing method, the edge roughness of the resist pattern is transferred to the mask as it is, which causes a pattern defect. Further, since the cross-sectional shape of the aperture changes depending on the etching conditions, it does not necessarily have a vertical cross-sectional shape as shown in FIG. 18, and the cross-section is tapered or the aperture diameter is near the center in the height direction. It may get bigger.
[0015]
Generally, when a pattern is miniaturized, an error from a design dimension increases with respect to a geometric shape such as a line width and an area of a mask pattern. Such an increase in error is caused by, for example, the accuracy of the drawing apparatus and the characteristics of the resist. When the cross section of the aperture is tapered and it is difficult to predict the taper angle, the line width and the like of the mask pattern cannot be controlled with high accuracy. Therefore, according to the conventional mask manufacturing method described above, it is impossible to cope with future pattern miniaturization.
[0016]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and therefore the present invention has an object to provide a mask capable of forming a fine pattern with high accuracy, a method for manufacturing the same, and a method for manufacturing a semiconductor device. And
[0022]
[Means for Solving the Problems]
In order to achieve the above object, a mask of the present invention includes a first single crystal film having a first lattice plane parallel to the surface, and the first single crystal film formed on the first single crystal film. A second single crystal film having a crystal axis different from that of the crystal film, the second single crystal film having a second lattice plane parallel to the surface, at least the first single crystal film, and the second A thin film including a single crystal film; a hole formed in a part of the thin film through which a charged particle beam is transmitted; and a wall surface of the hole in the first single crystal film portion, and the first lattice And a wall surface of the hole of the second single crystal film portion, the third lattice surface capable of slowing the etching rate compared to the surface and the second lattice surface, A fourth lattice plane capable of lowering an etching rate compared to the lattice plane and the second lattice plane; and Some of serial surface of the first single crystal film side, and having a said hole film support portion formed so as not to block the transmission to said charged particle beam to.
[0023]
Preferably, the first single crystal film is a first silicon single crystal film, the second single crystal film is a second silicon single crystal film, and the first lattice plane is (110). The second lattice plane is a (100) plane, the third lattice plane is a (111) plane, and the fourth lattice plane is a (111) plane.
Preferably, the thin film further includes a thin film support layer on the second silicon single crystal film. Preferably, the charged particle beam is an electron beam.
[0024]
Thereby, the cross section of the hole can be flattened on the atomic layer order. A first silicon single crystal film having a (110) plane parallel to the surface is used as the first single crystal film, and a second silicon having a (100) plane parallel to the surface is used as the second single crystal film. By using a single crystal film and setting the wall surface of the hole to the (111) plane, the cross-sectional shape of the hole can be controlled with high accuracy.
[0025]
In addition, by providing the second silicon single crystal film, it is possible to form a reduced pattern of the second silicon single crystal film on the first silicon single crystal film. Furthermore, the durability of the thin film against stress and heat can be improved by providing the thin film support layer.
[0032]
In order to achieve the above object, a method of manufacturing a mask according to the present invention includes a step of forming a first single crystal film having a first lattice plane parallel to a surface on one surface of a substrate, Forming a second single crystal film having a second lattice plane parallel to the surface, the second single crystal film having a crystal axis different from that of the first single crystal film; A step of removing a part of the substrate from the other surface side of the substrate to form a thin film support, and the second lattice plane is another one of the second single crystal films. Etching the second single crystal film under the condition of being selectively etched with respect to the third lattice plane, which is a lattice plane, is a part of the hole through which the charged particle beam passes, and the wall surface is Forming a first opening which is a third lattice plane in the second single crystal film, and the first lattice plane includes the first lattice plane By etching the first single crystal film under the condition that it is selectively etched with respect to the fourth lattice plane, which is another lattice plane of the crystal film, the other portion of the hole is formed. And forming a second opening having a wall surface of a fourth lattice plane in the first single crystal film.
[0033]
In the mask manufacturing method of the present invention, preferably, after the second single crystal film is formed, a thin film support layer is formed on the second single crystal film, and the first opening is formed. And further etching the thin film support layer on the first opening before forming the second single crystal film.
[0034]
In the mask manufacturing method of the present invention, preferably, in the step of forming the second single crystal film, the second substrate having the second single crystal film on the surface is used as the first single crystal film. And the step of bonding to the substrate such that the second single crystal film is in contact with the substrate, and removing the second substrate, leaving the second single crystal film on the first single crystal film. Process.
[0035]
More preferably, the mask manufacturing method of the present invention forms a sacrificial film between the second substrate and the second single crystal film before the second substrate is bonded to the substrate. The step of removing the second substrate further includes a step of grinding the second substrate until the sacrificial film is exposed, and a step of removing the sacrificial film by etching.
[0036]
Preferably, the first single crystal film is a first silicon single crystal film, the second single crystal film is a second silicon single crystal film, and the first lattice plane is (110). The second lattice plane is a (100) plane, the third lattice plane is a (111) plane, and the fourth lattice plane is a (111) plane.
[0037]
In the method of manufacturing a mask of the present invention, preferably, in the step of forming the first single crystal film, the first single crystal film is formed on the substrate via an etching stopper layer having an etching rate different from that of the first single crystal film. The step of forming one single crystal film and forming the thin film support portion includes a step of etching the substrate until the etching stopper layer is exposed.
[0038]
Thereby, the cross section of the aperture can be flattened in the atomic layer order, and the cross section of the aperture can be made vertical or have a constant taper angle. Also, according to the mask manufacturing method of the present invention, a good cross-sectional shape of the aperture can be obtained even when the aperture is formed by wet etching.
[0039]
According to the mask manufacturing method of the present invention, by stacking single crystal films having different crystal axes, the pattern formed in the upper single crystal film (second single crystal film) is reduced to reduce the lower single crystal. A film (a first single crystal film) can be formed.
Further, by providing the thin film support layer, the mask is prevented from being damaged during the mask manufacturing process, so that the yield of the mask can be improved.
[0042]
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a step of irradiating a substrate with a charged particle beam through a mask having a predetermined mask pattern and transferring the mask pattern onto the substrate. In the method, the mask includes a first single crystal film having a first lattice plane parallel to a surface, the first single crystal film formed on the first single crystal film, and a crystal axis. A second single crystal film having a second lattice plane parallel to the surface, and at least the first single crystal film and the second single crystal film. A thin film including a hole formed in a part of the thin film, through which the charged particle beam passes, and a wall surface of the hole of the first single crystal film portion, the first lattice plane and the second A third lattice plane capable of slowing the etching rate compared to the lattice plane of A wall surface of the hole of the second single crystal film portion, and a fourth lattice surface capable of lowering an etching rate as compared with the first lattice surface and the second lattice surface; A thin film support portion formed on a part of the surface of the thin film on the first single crystal film side so as not to block the charged particle beam transmitted through the hole.
[0043]
Preferably, the first single crystal film is a first silicon single crystal film, the second single crystal film is a second silicon single crystal film, and the first lattice plane is (110). The second lattice plane is a (100) plane, the third lattice plane is a (111) plane, and the fourth lattice plane is a (111) plane.
[0044]
Thereby, the roughness of the LSI circuit pattern can be reduced, and a device with few pattern defects can be manufactured. In addition, a miniaturized pattern can be formed on the LSI circuit with high accuracy.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a mask, a method for manufacturing the same, and a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 is a cross-sectional view of the mask of this embodiment, and FIG. 2 is an enlarged view of a hole (aperture) portion of FIG. The stencil mask of this embodiment is suitably used for LEEPL which is one of EPLs.
[0046]
As shown in FIG. 1, the
By forming an aperture in the
[0047]
According to the
[0048]
The
[0049]
It is not always necessary to provide all of the first to
[0050]
As shown in FIG. 1, a
[0051]
As shown in FIG. 2, the surface of the
According to the stencil mask of this embodiment, the
[0052]
Thus, since the taper angle of the
[0053]
According to the mask of this embodiment shown in FIG. 2, the line width W is formed on the silicon nitride film 108.2Line width W1 If the resist can be formed, the line width W1 Reduced line width W2 A mask pattern can be formed. Here, since the taper angle of the aperture is constant, the line width W1 Is reduced with high accuracy.
[0054]
Next, the manufacturing method of the stencil mask of this embodiment is demonstrated. To manufacture the stencil mask of this embodiment, first, as shown in FIG. 3A, a
[0055]
The
[0056]
The
[0057]
When, for example, potassium hydroxide (KOH) or tetramethylammonium hydroxide (TMAH) is used as the etchant for the
[0058]
Next, as illustrated in FIG. 3B, a resist 118 is formed on the
[0059]
Next, as shown in FIG. 3C, wet etching is performed on the
[0060]
That is, while etching proceeds promptly in the vertical direction of the
[0061]
As a result, the line width W at the lower end of the
W2 = W1 -2d / tan 54.7 °
And the line width W1 Is the line width W depending on the thickness d of the
[0062]
In this embodiment, since the thickness d of the
When the aperture is formed using the difference in etching rate depending on the crystal plane as described above, the aperture cross-sectional shape should be flattened on the atomic layer order, or the aperture should be processed with a cross-sectional shape with a predetermined taper angle. Can do.
[0063]
Even when a TMAH solution is used as an etchant when wet etching is performed on the
[0064]
Next, as shown in FIG. 4D, the
[0065]
Next, as shown in FIG. 4E, the
[0066]
Next, as shown in FIG. 4F, PVD such as sputtering or vacuum deposition is performed on one surface of the mask to form a
[0067]
The thicknesses of the second and
[0068]
Thereafter, as shown in FIG. 1, PVD is similarly performed on the other surface of the mask to form a
[0069]
Through the above steps, the
[0070]
The manufacturing method of the semiconductor device of this embodiment includes a step of manufacturing a stencil mask according to the above-described mask manufacturing method of this embodiment and performing LEEPL using the manufactured mask. According to the method for manufacturing a semiconductor device of the present embodiment, since EPL is performed using a mask on which a fine pattern is formed with high accuracy, pattern defects in an LSI pattern can be reduced.
[0071]
(Embodiment 2)
FIG. 5 is a cross-sectional view of the mask of this embodiment. As shown in FIG. 5, the
[0072]
In the
[0073]
Hereinafter, the manufacturing method of the stencil mask of this embodiment is demonstrated. In order to manufacture the
[0074]
Next, as shown in FIG. 6B, a resist is formed in a strut pattern on the back surface of the
[0075]
Next, as shown in FIG. 6C, the
[0076]
On the other hand, the
[0077]
Next, similarly to the step shown in FIG. 4E of
[0078]
(Embodiment 3)
FIG. 7 is a cross-sectional view of the mask of this embodiment, and FIG. 8 is an enlarged view of the aperture portion of FIG. The stencil mask of this embodiment is suitably used for LEEPL which is one of EPLs.
[0079]
As shown in FIG. 7, the
By forming an aperture in the
[0080]
According to the
Although not shown, the
[0081]
As shown in FIG. 7, a
[0082]
As shown in FIG. 8, at the interface between the
[0083]
According to the stencil mask of this embodiment, the
[0084]
Thus, since the taper angle of the
[0085]
According to the mask of this embodiment shown in FIG. 8, the line width W is formed on the silicon nitride film 108.2Line width W1 If the resist can be formed, the line width W1 Reduced line width W2 A mask pattern can be formed. Here, since the taper angle of the aperture is constant, the line width W1 Is reduced with high accuracy.
[0086]
Next, the manufacturing method of the stencil mask of this embodiment is demonstrated. In order to manufacture the stencil mask of this embodiment, first, as shown in FIGS. 9A and 9B, the
[0087]
The
[0088]
The
[0089]
The thickness of the
[0090]
The
After the surface of the
[0091]
Thereafter, the
To bond the wafers, the wafers are cleaned and then brought into contact with the surface at room temperature and bonded by van der Waals forces. Thereafter, heat treatment is performed to form a covalent bond, and the bonding is strengthened.
[0092]
The
[0093]
Next, as shown in FIG. 10C, the
[0094]
This etching can be performed at room temperature using, for example, a mixed solution of hydrofluoric acid and nitric acid as an etchant. Porous silicon has a significantly higher etching rate than single crystal silicon, and the etching selectivity of porous silicon to single crystal silicon can be set to about 100,000, for example. Therefore, only the
Through the above steps, silicon layers 106 and 107 having different crystal planes are stacked on the
[0095]
Next, as shown in FIG. 10D, a
[0096]
If the membrane support layer is a material that is not etched by the etchant used when etching the silicon layers 106 and 107 and can support the membrane having a size (for example, 25 mm square) corresponding to the chip region, the membrane support layer is changed to another material. You can also. When, for example, KOH or TMAH is used as an etchant for the silicon layers 106 and 107, for example, a silicon oxide film can be used instead of the silicon nitride film.
Further, the thickness of the membrane support layer can be changed as long as the membrane can be supported. For example, a silicon nitride film or a silicon oxide film may be formed with a thickness of about 400 to 800 nm as the membrane support layer.
[0097]
Next, as shown in FIG. 10E, a back-side
[0098]
After etching the back-side
[0099]
Next, as shown in FIG. 11G, the
[0100]
This etching is performed by, for example, SF.6 And NFThree Dry etching using a fluorine-based gas such as, or wet etching using KOH or the like. When the surface of the
[0101]
Next, as shown in FIG. 11H, a resist 118 is formed on the
[0102]
Next, as shown in FIG. 12J, wet etching is performed on the
[0103]
That is, while etching proceeds promptly in the vertical direction of the
[0104]
As a result, the line width W of the
W2 = W1 -2d / tan 54.7 °
And the line width W1 Is the line width W depending on the thickness d of the
[0105]
Subsequently, the
[0106]
Further, with respect to the
As described above, when the aperture is formed by using the difference in the etching rate depending on the crystal plane, the cross-sectional shape of the aperture can be flattened on the atomic layer order, or the aperture can be processed with a vertical cross-sectional shape.
[0107]
Even when a TMAH solution is used as an etchant when wet etching is performed on the silicon layers 107 and 106, the etching rate varies depending on the crystal plane. For example, when a wafer is immersed in a TMAH solution having a concentration of 20 wt% and a temperature of 80 ° C., the etching rate of silicon is 603 nm / min on the (100) plane, 1114 nm / min on the (110) plane, and 17 nm / min on the (111) plane. Become. Therefore, as in the case of using the KOH solution, it is possible to selectively etch a specific crystal plane and control the flatness and shape of the aperture cross section with high accuracy.
[0108]
As shown in FIG. 12K, after the
[0109]
Although not shown in the drawings, in the mask manufacturing method of the present embodiment, before the
[0110]
The manufacturing method of the semiconductor device of this embodiment includes a step of manufacturing a stencil mask according to the above-described mask manufacturing method of this embodiment and performing LEEPL using the manufactured mask. According to the method for manufacturing a semiconductor device of the present embodiment, since EPL is performed using a mask on which a fine pattern is formed with high accuracy, pattern defects in an LSI pattern can be reduced.
[0111]
(Embodiment 4)
In the
[0112]
FIG. 13 is a cross-sectional view of the mask of this embodiment, and FIG. 14 is an enlarged view of the aperture portion of FIG. As shown in FIG. 13, the
[0113]
Further, as shown in FIG. 14, the surface of the
[0114]
When manufacturing the
[0115]
Next, as shown in FIG. 15B, a back side
[0116]
Next, as shown in FIG. 15D, the
[0117]
(Embodiment 5)
For example, a
[0118]
16 and 17 are cross-sectional views of the stencil mask of this embodiment. A
[0119]
When these
Alternatively, an aperture is formed in the silicon layers 106 and 107 with the membrane support layer laminated, and then the membrane support layer is removed before using a stencil mask for lithography.
[0120]
According to the mask and the manufacturing method thereof according to the above-described embodiment of the present invention, a fine mask pattern can be formed with high accuracy. Further, according to the method for manufacturing a semiconductor device of the embodiment of the present invention, it is possible to transfer a fine pattern with high accuracy in the EPL.
[0121]
The embodiments of the mask, the manufacturing method thereof and the semiconductor device manufacturing method of the present invention are not limited to the above description. For example, the mask manufacturing method of the present invention is applied to other EPL stencil masks such as PREVAIL, masks for variable shape electron beam direct lithography machines, masks for ion beam lithography, and masks for X-ray lithography. It can also be applied to the manufacture of a mask. Alternatively, the mask of the present invention can be applied to a process of locally irradiating charged particles such as ion implantation other than lithography.
In addition, various modifications can be made without departing from the scope of the present invention.
[0122]
【The invention's effect】
According to the mask of the present invention, the cross-sectional shape of the aperture and the flatness of the cross-section are controlled with high accuracy, and a fine mask pattern is formed with high accuracy.
According to the mask manufacturing method of the present invention, it is possible to form a fine pattern on a lithography mask with high accuracy.
According to the method for manufacturing a semiconductor device of the present invention, a fine pattern can be transferred with high accuracy in a lithography process.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a mask according to
FIG. 2 is an enlarged view of the aperture portion of FIG. 1;
FIGS. 3A to 3C are cross-sectional views showing manufacturing steps of a mask manufacturing method according to
4 (d) to 4 (f) are cross-sectional views showing manufacturing steps of a mask manufacturing method according to
FIG. 5 is a cross-sectional view of a mask according to Embodiment 2 of the present invention.
FIGS. 6A to 6C are cross-sectional views showing manufacturing steps of a mask manufacturing method according to Embodiment 2 of the present invention.
FIG. 7 is a cross-sectional view of a mask according to Embodiment 3 of the present invention.
FIG. 8 is an enlarged view of the aperture portion of FIG. 7;
9 (a) and 9 (b) are cross-sectional views showing manufacturing steps of a mask manufacturing method according to Embodiment 3 of the present invention.
FIGS. 10C to 10E are cross-sectional views illustrating manufacturing steps of a mask manufacturing method according to Embodiment 3 of the present invention.
11 (f) to 11 (h) are cross-sectional views showing manufacturing steps of a mask manufacturing method according to Embodiment 3 of the present invention.
12 (i) to 12 (k) are cross-sectional views illustrating manufacturing steps of a mask manufacturing method according to Embodiment 3 of the present invention.
FIG. 13 is a cross-sectional view of a mask according to Embodiment 4 of the present invention.
FIG. 14 is an enlarged view of the aperture portion of FIG. 13;
FIGS. 15A to 15D are cross-sectional views showing manufacturing steps of a mask manufacturing method according to Embodiment 4 of the present invention. FIGS.
FIG. 16 is a cross-sectional view of a mask according to Embodiment 5 of the present invention.
FIG. 17 is a cross-sectional view of a mask according to Embodiment 5 of the present invention.
FIG. 18 is a cross-sectional view of a conventional mask.
19 (a) to 19 (d) are cross-sectional views showing manufacturing steps of a conventional mask manufacturing method.
[Explanation of symbols]
101, 131, 141, 151, 161, 171, 201 ... stencil mask, 102, 202 ... silicon wafer, 103, 203 ... membrane, 104, 204 ... strut, 105, 205 ... aperture, 106, 107, 206 ...
Claims (12)
前記第１の単結晶膜上に形成された前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜と、
少なくとも前記第１の単結晶膜と前記第２の単結晶膜とを含む薄膜と、
前記薄膜の一部に形成された、荷電粒子線が透過する孔と、
前記第１の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第３の格子面と、
前記第２の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第４の格子面と、
前記薄膜の前記第１の単結晶膜側の面の一部に、前記孔を透過した前記荷電粒子線を遮断しないように形成された薄膜支持部とを有する、
マスク。A first single crystal film having a first lattice plane parallel to the surface;
A second single crystal film having a crystal axis different from that of the first single crystal film formed on the first single crystal film, wherein the second single crystal film has a second lattice plane parallel to the surface. A crystal film;
A thin film including at least the first single crystal film and the second single crystal film;
A hole formed in a part of the thin film through which a charged particle beam passes;
A wall surface of the hole of the first single crystal film portion, and a third lattice plane capable of lowering an etching rate compared to the first lattice plane and the second lattice plane; ,
A wall surface of the hole of the second single crystal film portion, and a fourth lattice plane capable of reducing an etching rate compared to the first lattice plane and the second lattice plane; ,
A thin film support formed on a part of the surface of the thin film on the first single crystal film side so as not to block the charged particle beam transmitted through the hole ;
mask.
前記第２の単結晶膜は第２のシリコン単結晶膜であり、
前記第１の格子面は（１１０）面であり、
前記第２の格子面は（１００）面であり、
前記第３の格子面は（１１１）面であり、
前記第４の格子面は（１１１）面である、
請求項１記載のマスク。The first single crystal film is a first silicon single crystal film;
The second single crystal film is a second silicon single crystal film;
The first lattice plane is a (110) plane;
The second lattice plane is a (100) plane;
The third lattice plane is a (111) plane;
It said fourth grating surface is (111) plane,
The mask according to claim 1 .
請求項２記載のマスク。The thin film further includes a thin film support layer on the second silicon single crystal film ,
The mask according to claim 2 .
請求項１記載のマスク。The charged particle beam is an electron beam ;
The mask according to claim 1 .
前記第１の単結晶膜上に、前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜を形成する工程と、
前記基板の他方の面側から前記基板の一部を除去し、薄膜支持部を形成する工程と、
前記第２の格子面が、前記第２の単結晶膜の他の一つの格子面である第３の格子面に対して選択的にエッチングされる条件で前記第２の単結晶膜にエッチングを行うことにより、荷電粒子線が透過する孔の一部であって、壁面が第３の格子面である第１の開口部を前記第２の単結晶膜に形成する工程と、
前記第１の格子面が、前記第１の単結晶膜の他の一つの格子面である第４の格子面に対して選択的にエッチングされる条件で前記第１の単結晶膜にエッチングを行うことにより、前記孔の他の一部であって、壁面が第４の格子面である第２の開口部を前記第１の単結晶膜に形成する工程とを有する、
マスクの製造方法。Forming a first single crystal film having a first lattice plane parallel to the surface on one surface of the substrate;
The second single crystal film, which is a second single crystal film having a crystal axis different from that of the first single crystal film on the first single crystal film, and has a second lattice plane parallel to the surface. Forming a step;
Removing a part of the substrate from the other surface side of the substrate to form a thin film support;
Etching is performed on the second single crystal film under a condition that the second lattice plane is selectively etched with respect to a third lattice plane which is another lattice plane of the second single crystal film. Forming a first opening in the second single crystal film that is part of a hole through which the charged particle beam passes and whose wall surface is a third lattice plane,
Etching is performed on the first single crystal film under a condition in which the first lattice plane is selectively etched with respect to a fourth lattice plane which is another lattice plane of the first single crystal film. And forming a second opening in the first single crystal film, which is another part of the hole and whose wall surface is a fourth lattice plane .
Mask manufacturing method.
前記第１の開口部を前記第２の単結晶膜に形成する前に、前記第１の開口部上の前記薄膜支持層にエッチングを行う工程とをさらに有する、
請求項５記載のマスクの製造方法。Forming a thin film support layer on the second single crystal film after forming the second single crystal film;
Etching the thin film support layer on the first opening before forming the first opening in the second single crystal film .
The method for manufacturing a mask according to claim 5 .
前記第２の単結晶膜を前記第１の単結晶膜上に残して、前記第２の基板を除去する工程とを有する、
請求項５記載のマスクの製造方法。In the step of forming the second single crystal film, the first single crystal film and the second single crystal film are in contact with a second substrate having the second single crystal film on the surface. Bonding to the substrate;
Leaving the second single crystal film on the first single crystal film, and removing the second substrate .
The method for manufacturing a mask according to claim 5 .
前記第２の基板を除去する工程は、前記犠牲膜が露出するまで前記第２の基板を研削する工程と、
前記犠牲膜をエッチングにより除去する工程とを含む、
請求項７記載のマスクの製造方法。Before bonding the second substrate to the substrate, further comprising a step of forming a sacrificial film between the second substrate and the second single crystal film;
Removing the second substrate comprises grinding the second substrate until the sacrificial film is exposed;
Removing the sacrificial film by etching ,
The method for manufacturing a mask according to claim 7 .
前記第２の単結晶膜は第２のシリコン単結晶膜であり、
前記第１の格子面は（１１０）面であり、
前記第２の格子面は（１００）面であり、
前記第３の格子面は（１１１）面であり、
前記第４の格子面は（１１１）面である、
請求項６記載のマスクの製造方法。The first single crystal film is a first silicon single crystal film;
The second single crystal film is a second silicon single crystal film;
The first lattice plane is a (110) plane;
The second lattice plane is a (100) plane;
The third lattice plane is a (111) plane;
It said fourth grating surface is (111) plane,
The manufacturing method of the mask of Claim 6 .
前記薄膜支持部を形成する工程は、前記エッチングストッパー層が露出するまで前記基板にエッチングを行う工程を含む、
請求項５記載のマスクの製造方法。In the step of forming the first single crystal film, the first single crystal film is formed on the substrate via an etching stopper layer having an etching rate different from that of the first single crystal film,
The step of forming the thin film support portion includes a step of etching the substrate until the etching stopper layer is exposed .
The method for manufacturing a mask according to claim 5 .
前記マスクは、表面に平行に第１の格子面を有する第１の単結晶膜と、
前記第１の単結晶膜上に形成された前記第１の単結晶膜と結晶軸が異なる第２の単結晶膜であって、表面に平行に第２の格子面を有する前記第２の単結晶膜と、
少なくとも前記第１の単結晶膜と前記第２の単結晶膜とを含む薄膜と、
前記薄膜の一部に形成された、荷電粒子線が透過する孔と、
前記第１の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第３の格子面と、
前記第２の単結晶膜部分の前記孔の壁面を構成し、前記第１の格子面および前記第２の格子面に比較してエッチング速度を遅くすることが可能である第４の格子面と、
前記薄膜の前記第１の単結晶膜側の面の一部に、前記孔を透過した前記荷電粒子線を遮断しないように形成された薄膜支持部とを有する、
半導体装置の製造方法。A method of manufacturing a semiconductor device, comprising: irradiating a substrate with a charged particle beam through a mask on which a predetermined mask pattern is formed, and transferring the mask pattern to the substrate.
The mask includes a first single crystal film having a first lattice plane parallel to the surface;
A second single crystal film having a crystal axis different from that of the first single crystal film formed on the first single crystal film, wherein the second single crystal film has a second lattice plane parallel to the surface. A crystal film;
A thin film including at least the first single crystal film and the second single crystal film;
A hole formed in a part of the thin film through which a charged particle beam passes;
A wall surface of the hole of the first single crystal film portion, and a third lattice plane capable of lowering an etching rate compared to the first lattice plane and the second lattice plane; ,
A wall surface of the hole of the second single crystal film portion, and a fourth lattice plane capable of reducing an etching rate compared to the first lattice plane and the second lattice plane; ,
A thin film support formed on a part of the surface of the thin film on the first single crystal film side so as not to block the charged particle beam transmitted through the hole ;
A method for manufacturing a semiconductor device.
前記第２の単結晶膜は第２のシリコン単結晶膜であり、
前記第１の格子面は（１１０）面であり、
前記第２の格子面は（１００）面であり、
前記第３の格子面は（１１１）面であり、
前記第４の格子面は（１１１）面である、
請求項１１記載の半導体装置の製造方法。The first single crystal film is a first silicon single crystal film;
The second single crystal film is a second silicon single crystal film;
The first lattice plane is a (110) plane;
The second lattice plane is a (100) plane;
The third lattice plane is a (111) plane;
It said fourth grating surface is (111) plane,
A method for manufacturing a semiconductor device according to claim 11 .
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