JP4651563B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4651563B2
JP4651563B2 JP2006076643A JP2006076643A JP4651563B2 JP 4651563 B2 JP4651563 B2 JP 4651563B2 JP 2006076643 A JP2006076643 A JP 2006076643A JP 2006076643 A JP2006076643 A JP 2006076643A JP 4651563 B2 JP4651563 B2 JP 4651563B2
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
manufacturing
carrier tape
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006076643A
Other languages
Japanese (ja)
Other versions
JP2007258211A5 (en
JP2007258211A (en
Inventor
誠 中本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006076643A priority Critical patent/JP4651563B2/en
Publication of JP2007258211A publication Critical patent/JP2007258211A/en
Publication of JP2007258211A5 publication Critical patent/JP2007258211A5/ja
Application granted granted Critical
Publication of JP4651563B2 publication Critical patent/JP4651563B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造技術および半導体装置に関し、特に、半導体チップをリードフレームのダイパッド部上に搭載して樹脂封止した後、リードを切断して１個１個の半導体装置に個片化し、これをキャリアテープに収納して外観検査するまでの半導体装置の製造に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device manufacturing technique and a semiconductor device, and in particular, after a semiconductor chip is mounted on a die pad portion of a lead frame and sealed with a resin, the leads are cut and separated into individual semiconductor devices. The present invention relates to a technique that is effective when applied to the manufacture of a semiconductor device until it is housed in a carrier tape and subjected to appearance inspection.

例えば被検査物の検査面に対して略垂直に配置される筒状拡散部と、筒状拡散部の筒外に配置され筒状拡散部に光を照射する照射手段であるリング状光源とを備えており、リング状光源から照射する光を筒状拡散部を介して拡散させ、その拡散光を筒状拡散部の筒内から被検査物へ当てて反射光を得るようにした外観検査用照明装置が特開平８−６１９２８号公報（特許文献１参照）に開示されている。
特開平８−６１９２８号公報（段落［００１５］〜［００１８］、図１） For example, a cylindrical diffuser disposed substantially perpendicular to the inspection surface of the object to be inspected, and a ring-shaped light source that is an irradiation unit that is disposed outside the cylindrical diffuser and emits light to the cylindrical diffuser It is equipped for the purpose of visual inspection by diffusing the light emitted from the ring-shaped light source through the cylindrical diffusion part, and applying the diffused light from the inside of the cylindrical diffusion part to the object to be inspected to obtain reflected light. An illumination device is disclosed in Japanese Patent Laid-Open No. 8-61928 (see Patent Document 1).
JP-A-8-61928 (paragraphs [0015] to [0018], FIG. 1)

リードフレームのリードの切断には、一般に金型の切断パンチが用いられる。切断パンチの先端のリードに接する面（以下、接触面と記す）はほぼ平坦であり、この接触面にはリードフレームの表面を覆うメッキ層が剥がれて付着するのを防止するための鏡面仕上げ処理が施されている。さらに鏡面仕上げされた面にはＤＬＣ（Diamond Like Coating）処理によって１０μｍ以下の厚さのダイアモンドと同じ硬度の被膜が形成されている。従って、鏡面仕上げ処理およびＤＬＣ処理が施された切断パンチの先端の接触面がリードの一部分に接し、切断パンチに力が加わることによってリードは切断される。   A die cutting punch is generally used for cutting the leads of the lead frame. The surface of the cutting punch that contacts the lead (hereinafter referred to as the contact surface) is almost flat, and the contact surface is mirror-finished to prevent the plating layer covering the surface of the lead frame from being peeled off and adhered. Is given. Further, a film having the same hardness as diamond having a thickness of 10 μm or less is formed on the mirror-finished surface by DLC (Diamond Like Coating) treatment. Accordingly, the contact surface at the tip of the cutting punch that has been subjected to the mirror finishing process and the DLC process is in contact with a part of the lead, and the lead is cut by applying a force to the cutting punch.

さらに、上記切断パンチを用いてリードフレームの本体から切り離された１個１個の半導体装置はキャリアテープに収納され、外観検査装置を用いて１個１個の半導体装置の外観検査が行われる。しかしながら、この外観検査においては以下に説明する種々の技術的課題が存在する。   Further, each semiconductor device separated from the main body of the lead frame using the cutting punch is housed in a carrier tape, and an appearance inspection of each semiconductor device is performed using an appearance inspection device. However, there are various technical problems described below in this appearance inspection.

半導体装置の外観検査では、キャリアテープに収納した半導体装置をＣＣＤ（Charge Coupled Devices）カメラにより撮像する。ところが、切断パンチの先端の接触面が接したリードの一部分が外観検査装置の撮像画像に黒く映り、背景の色（キャリアテープの色である黒）と判別できないためにリード形状が正しく認識できないという問題が生じた。   In the appearance inspection of a semiconductor device, the semiconductor device housed in a carrier tape is imaged by a CCD (Charge Coupled Devices) camera. However, a part of the lead that is in contact with the contact surface at the tip of the cutting punch appears black in the image picked up by the appearance inspection device and cannot be distinguished from the background color (black, which is the color of the carrier tape). There was a problem.

本発明の目的は、キャリアテープに収納された半導体装置の外観検査において、撮像画像における誤認識を低減することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing erroneous recognition in a captured image in an appearance inspection of a semiconductor device housed in a carrier tape.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の一つの実施の形態における半導体装置の製造方法は、以下の工程を含むことを特徴とする：（ａ）本体部と、表面、前記表面とは反対側の裏面、および前記表面及び前記裏面のそれぞれに形成されたメッキ層を有し、前記本体部と一体に形成され、かつ、半導体チップを封止する封止体から露出するリードと、を備えたリードフレームを準備する工程；（ｂ）前記（ａ）工程の後、前記リードの前記表面に形成された前記メッキ層における第１部分に切断パンチの接触面を接触させ、前記本体部から前記リードを分離し、前記リードフレームの前記本体部から切り離された半導体装置を取得する工程；（ｃ）前記（ｂ）工程の後、前記切り離された半導体装置をカメラで撮像し、取得した画像を用いて前記切り離された半導体装置の外観を検査する工程；ここで、前記（ｂ）工程で使用する前記切断パンチの前記接触面には、凹凸が形成されており、前記（ｂ）工程後の前記第１部分の粗さは、前記リードの前記表面に形成された前記メッキ層における、前記切断パンチの前記接触面が接しない第２部分の粗さよりも大きく、前記第１部分は、前記第２部分よりも前記封止体から遠い位置であり、前記（ｃ）工程では、前記リードの前記表面に光を照射する。 A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the following steps: (a) a main body, a surface, a back surface opposite to the surface, and the surface and the surface step having a plating layer formed on each of the back side, said formed in the body portion integrally, and preparing a lead frame and a lead to expose the semi-conductor chip from the sealing member for sealing; (b) after step (a), the contacting of the contact surface of the disconnect punch to the first portion in the plating layer formed on the surface of the lead to separate the lead from the body portion, the lead A step of obtaining a semiconductor device separated from the main body of the frame ; (c) after the step (b), the separated semiconductor device is imaged with a camera, and the separated semiconductor is obtained using the obtained image. apparatus Step inspecting appearance; wherein said (b) to the contact surfaces of the cutting punch to be used in the process, the irregularities are formed, the (b) roughness of the first portion after step, In the plated layer formed on the surface of the lead, the roughness of the second portion where the contact surface of the cutting punch does not contact is larger than the second portion , and the first portion is larger than the second portion. In the step (c), the surface of the lead is irradiated with light.

本発明の一つの実施の形態における半導体装置は、リードの表面を覆うメッキ層の一部分の粗さと、リードの表面を覆うメッキ層の他の部分の粗さとが互いに異なる。 The semiconductor device in one embodiment of the present invention, the roughness of a portion of the plating layer covering the surface of the lead, roughness and are different from one another in other parts of the plating layer covering the surface of the lead.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

キャリアテープに収納された半導体装置の外観検査において、撮像画像における誤認識を低減することができる。   In the appearance inspection of the semiconductor device stored in the carrier tape, it is possible to reduce erroneous recognition in the captured image.

本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the present embodiment, when referring to the number of elements and the like (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle, It is not limited to the specific number, and it may be more or less than the specific number. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc., substantially, unless otherwise specified or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.

また、本実施の形態において、リードフレーム、リードまたはダイパッド部の表面と言うときは、半導体チップを搭載する側の面を指すものとする。   In the present embodiment, the surface of the lead frame, lead, or die pad portion refers to the surface on the side where the semiconductor chip is mounted.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

まず、本発明の実施の形態による半導体装置の製造方法がより明確となると思われるため、本発明者によって見いだされた外観検査において生ずる撮像画像の誤認識の原因について簡単に説明する。   First, since it seems that the manufacturing method of the semiconductor device by embodiment of this invention becomes clearer, the cause of the misrecognition of the captured image which arises in the external appearance test | inspection discovered by this inventor is demonstrated easily.

外観検査装置に備わるリング状照明の径は、例えば２５〜３０ｍｍであり、一般に半導体装置の長さよりも大きいことから、半導体装置に入射する光は半導体装置の表面の法線方向に対して一定の角度を有している。また、半導体チップを保護する封止樹脂の表面にレーザによってマークを彫る場合があるが、そのマークの溝の底部は湾曲することから、半導体装置の表面の法線方向から光りを入射させると、乱反射によってマークの真上に置かれたＣＣＤカメラに入る光の量が少なくなりマークが見えにくくなる。そのため、照明からの光を半導体装置の表面の法線方向に対して一定の角度を持たせて照射している。   The diameter of the ring-shaped illumination provided in the appearance inspection apparatus is, for example, 25 to 30 mm, and is generally larger than the length of the semiconductor device. Therefore, the light incident on the semiconductor device is constant with respect to the normal direction of the surface of the semiconductor device. Have an angle. In addition, there is a case where a mark is carved by a laser on the surface of the sealing resin that protects the semiconductor chip, but since the bottom of the groove of the mark is curved, when light is incident from the normal direction of the surface of the semiconductor device, The amount of light entering the CCD camera placed directly above the mark is reduced due to diffuse reflection, and the mark becomes difficult to see. Therefore, the light from the illumination is irradiated with a certain angle with respect to the normal direction of the surface of the semiconductor device.

通常、メッキ処理が施されたリードの表面は微細な凹凸のある粗地状態である。半導体装置の外観検査において、この状態のリードを備える半導体装置に光を照射すると、照射された光がリードを覆うメッキ層の表面で乱反射するので、乱反射した比較的多量の光を半導体装置の中心のほぼ真上に置かれたＣＣＤカメラで得ることができる。これにより、リードを覆うメッキ層は白またはキャリアテープの色と区別できる白に近い色彩となって外観検査装置の撮像画像に映し出される。従って、リードを覆うメッキ層の色はキャリアテープの色である黒と明らかに区別することができて、半導体装置に備わるリードの形状を外観検査装置の撮像画像によって正確に認識することができる。   Usually, the surface of the lead subjected to the plating process is in a rough ground state with fine irregularities. In the appearance inspection of a semiconductor device, when light is irradiated onto a semiconductor device having a lead in this state, the irradiated light is irregularly reflected on the surface of the plating layer covering the lead, so that a relatively large amount of irregularly reflected light is centered on the semiconductor device. Can be obtained with a CCD camera placed almost directly above. As a result, the plated layer covering the lead is displayed in a captured image of the appearance inspection apparatus in a color close to white that can be distinguished from white or the color of the carrier tape. Therefore, the color of the plating layer covering the lead can be clearly distinguished from the color of the carrier tape, and the shape of the lead provided in the semiconductor device can be accurately recognized by the captured image of the appearance inspection device.

しかし、リードを切断する際、鏡面仕上げおよびＤＬＣ処理が施された切断パンチの先端の接触面でリードを押さえると、その接触面と接したリードを覆うメッキ層の一部分の表面は鏡面状態となる。このため、半導体装置に照射された光のうち鏡面状態のリードを覆うメッキ層の一部分の表面で反射する光は全反射し、半導体装置の中心のほぼ真上に置かれたＣＣＤカメラに入る光の量がリードを覆うメッキ層の表面が粗地状態の他の部分と比べて少なくなる。これにより、リードの一部分が黒またはキャリアテープの色と区別できない黒に近い色彩となって外観検査装置の撮像画像に映し出される。従って、鏡面状態のリードの一部分の形状はキャリアテープと明確に区別することが難しくなり、半導体装置に備わるリードの形状を外観検査装置の撮像画像によって正確に認識することができなくなる。   However, when the lead is cut, if the lead is pressed by the contact surface at the tip of the cutting punch that has undergone mirror finishing and DLC treatment, the surface of the part of the plating layer that covers the lead in contact with the contact surface is in a mirror state. . For this reason, of the light irradiated to the semiconductor device, the light reflected by the surface of a part of the plating layer covering the specular lead is totally reflected and enters the CCD camera placed almost directly above the center of the semiconductor device. Therefore, the surface of the plating layer covering the lead is smaller than the other portions in the rough ground state. As a result, a part of the lead becomes black or a color close to black that cannot be distinguished from the color of the carrier tape, and is displayed on the captured image of the appearance inspection apparatus. Accordingly, it becomes difficult to clearly distinguish the shape of a part of the lead in the mirror surface state from the carrier tape, and the shape of the lead provided in the semiconductor device cannot be accurately recognized by the captured image of the appearance inspection device.

なお、キャリアテープの素材は導電性ポリカーボネイトであり、炭素を含んでいるため、その色は黒となる。導電性を有する炭素をキャリアテープに混在させることにより、半導体装置の静電破壊を防止することができるので、キャリアテープに炭素を含む素材を用いることが望ましい。   The carrier tape is made of conductive polycarbonate and contains carbon, so the color is black. By mixing conductive carbon in the carrier tape, electrostatic breakdown of the semiconductor device can be prevented. Therefore, it is desirable to use a material containing carbon for the carrier tape.

次に、本発明の一実施の形態による半導体装置の製造方法を図１〜図１２を用いて説明する。図１は半導体装置の製造方法において、その工程フローの一例を示すフロー図、図２はリードフレームの表面図、図３はリードフレームの単位フレームに搭載された半導体装置の要部断面図、図４は切断装置およびその動作を説明する概略図、図５はリード切断された半導体装置のリードの拡大断面図、図６はリード切断された半導体装置のバリが生じたリードの拡大断面図、図７はリード切断された半導体装置の斜視図、図８はリード切断された半導体装置の上面図、図９は半導体装置を収納したキャリアテープの上面図、図１０は自動外観検査装置およびその動作を説明する概略図、図１１は光源から照射された光およびリードの表面で反射した光の進行を模式的に説明する半導体装置のリードの拡大断面図、図１２は出荷時における半導体装置を搭載したキャリアテープの概略図であり、（ａ）は側面図、（ｂ）は正面図である。   Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a flowchart showing an example of a process flow in a method of manufacturing a semiconductor device, FIG. 2 is a surface view of a lead frame, FIG. 3 is a cross-sectional view of a main part of a semiconductor device mounted on a unit frame of the lead frame, and FIG. 4 is a schematic diagram for explaining a cutting device and its operation, FIG. 5 is an enlarged cross-sectional view of a lead of a semiconductor device whose lead is cut, and FIG. 6 is an enlarged cross-sectional view of a lead where a burr of the semiconductor device is cut. 7 is a perspective view of the semiconductor device with the lead cut, FIG. 8 is a top view of the semiconductor device with the lead cut, FIG. 9 is a top view of the carrier tape containing the semiconductor device, and FIG. 10 is an automatic visual inspection device and its operation. FIG. 11 is a schematic diagram for explaining, FIG. 11 is an enlarged cross-sectional view of a lead of a semiconductor device for schematically explaining the progress of light irradiated from a light source and light reflected from the surface of the lead, and FIG. It is a schematic view of a carrier tape equipped with the body apparatus, (a) shows the side view, (b) is a front view.

まず、図２に示すリードフレーム１を用意する。リードフレーム１は、例えば銅からなり、長手方向（ｘ軸方向）を列とし、これに直交する方向（ｙ軸方向）を行とすると、半導体装置が１つ形成される単位フレーム２が複数行２列に配置された構成となっている。各単位フレーム２は半導体チップが搭載されるダイパッド部（タブ、チップ搭載部）３を含んでおり、ダイパッド部３はリードフレーム１の本体とリード４ａによって繋がっている。さらに各単位フレーム２はダイパッド部３と対向するように設けられ、半導体チップの表面電極と接続されるリード４ｂを含んでいる。また、複数の単位フレーム２のうち、隣り合う単位フレーム２の間にはタイバー４ｃを含んでいる。このタイバー４ｃが設けられていることにより、後の切断工程において、半導体装置９がリードフレーム１から切り離されても、リードフレーム１が複数個に分離することはない。また、各単位フレーム２の周辺には複数の孔５が設けられているが、これはリードフレーム１の位置決めのため、あるいは樹脂封止に伴うリードフレーム１の歪みを緩和するためのものであり、またリードフレーム１を移動する際の送り機構としても用いられる。   First, the lead frame 1 shown in FIG. 2 is prepared. The lead frame 1 is made of, for example, copper, and a unit frame 2 in which one semiconductor device is formed is formed in a plurality of rows when a longitudinal direction (x-axis direction) is a column and a direction perpendicular to the row (y-axis direction) is a row. The configuration is arranged in two rows. Each unit frame 2 includes a die pad portion (tab, chip mounting portion) 3 on which a semiconductor chip is mounted. The die pad portion 3 is connected to the main body of the lead frame 1 by leads 4a. Further, each unit frame 2 is provided so as to face the die pad portion 3 and includes a lead 4b connected to the surface electrode of the semiconductor chip. A tie bar 4 c is included between adjacent unit frames 2 among the plurality of unit frames 2. By providing the tie bar 4c, even if the semiconductor device 9 is separated from the lead frame 1 in a subsequent cutting step, the lead frame 1 is not separated into a plurality of pieces. A plurality of holes 5 are provided around each unit frame 2 for positioning the lead frame 1 or for reducing distortion of the lead frame 1 due to resin sealing. It is also used as a feed mechanism when moving the lead frame 1.

次に、図３に示すように、各単位フレーム２のダイパッド部３の表面上に、半導体チップ６の裏面に形成された裏面電極を、例えば金−シリコン共晶または銀ペーストを用いて接合する。続いて、半導体チップ６の表面に形成された表面電極とリード４ｂとをボンディングワイヤ７、例えば金線を用いて接続する（図１の工程１００）。半導体チップ６にはダイオード、例えばＰＩＮ（Positive Intrinsic Negative）ダイオード、ｐｎダイオード（例えばスイッチングダイオードまたはツェナーダイオード）、あるいはショットキ・バリアダイオード等が形成されており、半導体チップ６の表面に形成された表面電極と、半導体チップ６の裏面に形成された裏面電極とから２つの端子を取り出すことができる。   Next, as shown in FIG. 3, the back electrode formed on the back surface of the semiconductor chip 6 is bonded onto the surface of the die pad portion 3 of each unit frame 2 using, for example, gold-silicon eutectic or silver paste. . Subsequently, the surface electrode formed on the surface of the semiconductor chip 6 and the lead 4b are connected using a bonding wire 7, for example, a gold wire (step 100 in FIG. 1). The semiconductor chip 6 is formed with a diode, for example, a PIN (Positive Intrinsic Negative) diode, a pn diode (for example, a switching diode or a Zener diode), or a Schottky barrier diode. A surface electrode formed on the surface of the semiconductor chip 6 Then, two terminals can be taken out from the back electrode formed on the back surface of the semiconductor chip 6.

次に、ダイパッド部３の裏面およびリード４ａ，４ｂの裏面を露出させて、半導体チップ６およびボンディングワイヤ７を樹脂８、例えばエポキシ系樹脂により封止して保護する。これにより、リードフレーム１の各単位フレーム２に半導体チップ６が搭載された半導体装置９が形成される（図１の工程１０１）。   Next, the back surface of the die pad portion 3 and the back surfaces of the leads 4a and 4b are exposed, and the semiconductor chip 6 and the bonding wire 7 are sealed and protected by a resin 8, for example, an epoxy resin. Thereby, the semiconductor device 9 in which the semiconductor chip 6 is mounted on each unit frame 2 of the lead frame 1 is formed (step 101 in FIG. 1).

その後、リードフレーム１に半導体装置９が形成された状態でメッキ処理することにより、樹脂封止されていないリードフレーム１の表面および裏面に厚さ１０μｍ以下、例えば７μｍの錫−銅系合金または、錫−鉛系合金からなるメッキ層を形成する。さらに、樹脂８の上面（リード４ａ，４ｂと接する面と反対の面）にレーザにより製品識別用のマークが彫られる（図１の工程１０２）。   Thereafter, by plating with the semiconductor device 9 formed on the lead frame 1, a tin-copper alloy having a thickness of 10 μm or less, for example, 7 μm, on the front and back surfaces of the lead frame 1 that is not resin-sealed, or A plating layer made of a tin-lead alloy is formed. Further, a product identification mark is engraved on the upper surface of the resin 8 (the surface opposite to the surface in contact with the leads 4a and 4b) by a laser (step 102 in FIG. 1).

次に、図４に示すように、切断装置１０を用いてメッキ処理されたリード４ａ，４ｂを切断し、リードフレーム１の本体から各半導体装置９を切り離す（図１の工程１０３）。この際、切断装置１０に備わる切断パンチ１１は、樹脂８の上面側からリードフレーム１に打ち下ろされる。従って、後の半導体装置９の外観検査において撮像されるメッキ処理されたリード４ａ，４ｂの表面に切断パンチ１１の先端が接することになる。切断パンチ１１の先端の幅（図４のＬ１）は、例えば０．０６ｍｍであり、切り離された半導体装置９の樹脂８から露出するリード４の長さ（図４のＬ２）は、例えば０．１ｍｍである。   Next, as shown in FIG. 4, the leads 4a and 4b plated using the cutting device 10 are cut, and each semiconductor device 9 is separated from the main body of the lead frame 1 (step 103 in FIG. 1). At this time, the cutting punch 11 provided in the cutting device 10 is dropped onto the lead frame 1 from the upper surface side of the resin 8. Therefore, the tip of the cutting punch 11 comes into contact with the surfaces of the plated leads 4a and 4b which are imaged in the subsequent appearance inspection of the semiconductor device 9. The width of the tip of the cutting punch 11 (L1 in FIG. 4) is, for example, 0.06 mm, and the length of the lead 4 exposed from the resin 8 of the cut semiconductor device 9 (L2 in FIG. 4) is, for example, 0. 1 mm.

リードフレーム１のメッキ処理されたリード４ａ，４ｂに接する切断パンチ１１の接触面１１ａは、ほぼ平面形状（図４に挿入した拡大図（ａ））または一辺が僅かに湾曲したほぼ平面形状（図４に挿入した拡大図（ｂ））を有しているが、接触面１１ａには微細な凹凸が形成されている。この微細な凹凸は、例えば粗さ♯２００（単位面積当たりの凸部の数が２００個程度）の砥石を押し当てて研磨することにより形成することができる。なお、砥石の粗さとしては、例えば♯１００から♯５００が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては♯２００から♯４００が考えられるが、さらに♯２００を中心値とする周辺範囲が最も好適と考えられる。   The contact surface 11a of the cutting punch 11 in contact with the plated leads 4a and 4b of the lead frame 1 has a substantially planar shape (enlarged view (a) inserted in FIG. 4) or a substantially planar shape with one side slightly curved (FIG. 4 has an enlarged view (b)), and fine irregularities are formed on the contact surface 11a. The fine irregularities can be formed, for example, by pressing and grinding a grindstone having a roughness # 200 (the number of convex portions per unit area is about 200). As the roughness of the grindstone, for example, # 100 to # 500 is considered to be an appropriate range (it is not limited to this range depending on other conditions). Further, as a range suitable for mass production, # 200 to # 400 are conceivable, but a peripheral range centering on # 200 is considered most suitable.

図５に、上記接触面１１ａを有する切断パンチ１１を用いてリードフレーム１の本体から切り離された半導体装置９のリード４の拡大図を示す。リード４の表面にはメッキ層１３が形成されており、通常、メッキ層１３の表面は微細な凹凸のある粗地状態である（図５、６および１１の拡大図では直線で記載）。さらに、リード４ａ，４ｂの切断時に微細な凹凸を付けた切断パンチ１１の接触面１１ａが接することから、切断パンチ１１の接触面１１ａが接したリード４を覆うメッキ層１３の表面は、切断パンチ１１の接触面１１ａが接しないリード４を覆うメッキ層１３の表面と同等あるいはそれ以上に粗い粗地状態となる。従って、後の半導体装置９の外観検査において、半導体装置９に光を照射した場合、その光はリード４を覆うメッキ層１３の表面の粗地によって乱反射させることができる。   FIG. 5 shows an enlarged view of the lead 4 of the semiconductor device 9 cut from the main body of the lead frame 1 using the cutting punch 11 having the contact surface 11a. A plated layer 13 is formed on the surface of the lead 4, and the surface of the plated layer 13 is usually in a rough ground state with fine irregularities (indicated by straight lines in the enlarged views of FIGS. 5, 6 and 11). Further, since the contact surface 11a of the cutting punch 11 with fine irregularities contacts when the leads 4a and 4b are cut, the surface of the plating layer 13 covering the lead 4 with which the contact surface 11a of the cutting punch 11 contacts is the cutting punch. The surface of the plated layer 13 covering the lead 4 that is not in contact with the contact surface 11a of 11 is in a rough ground state equivalent to or larger than the surface of the plated layer 13. Therefore, in the subsequent appearance inspection of the semiconductor device 9, when the semiconductor device 9 is irradiated with light, the light can be irregularly reflected by the rough ground on the surface of the plating layer 13 covering the leads 4.

なお、切断装置１０に備わる切断パンチ１１を、樹脂８の下面（リード４ａ，４ｂと接する面）側からリードフレーム１に打ち上げることにより、リード４ａ，４ｂを切断し、リードフレーム１１の本体から各半導体装置９を切り離すことは可能である。この場合は、後の半導体装置９の外観検査において撮像されるメッキ処理されたリード４ａ，４ｂの表面に切断パンチ１１の先端が接しないので、撮像画面には粗地状態のメッキ層１３に覆われたリード４の形状が映し出されて、常にリード４の形状を撮像画像によって正確に認識することができる。しかしながら、切断パンチ１１を樹脂８の下面側（リード４ａ，４ｂの裏面側）からリードフレーム１に打ち上げるこの手段では、打ち上げにより生じたメッキ層１３またはリードフレーム１を構成する金属のバリ、所謂リードダレ（リードバリ）１３ａがリード４の裏面側に突出てしまう。その結果、半導体装置９を実装基板に実装する際にリード４が浮いた状態となり、実装不良が生ずることがある。従って、切断パンチ１１は、樹脂８の上面側からリードフレーム１に打ち下ろす手段が好ましい。この場合も同様に、リードフレーム１の打ち下げによりリードダレ１３ａは生じるが、例えば図６に示すように、リード４の表面側に出るので実装時の不良原因とはならない。   A cutting punch 11 provided in the cutting device 10 is launched onto the lead frame 1 from the lower surface of the resin 8 (surface in contact with the leads 4a and 4b), thereby cutting the leads 4a and 4b. It is possible to separate the semiconductor device 9. In this case, since the tips of the cutting punches 11 do not contact the surfaces of the plated leads 4a and 4b to be imaged in the subsequent appearance inspection of the semiconductor device 9, the imaging screen is covered with the rough plating layer 13. The shape of the broken lead 4 is displayed, and the shape of the lead 4 can always be accurately recognized from the captured image. However, with this means for raising the cutting punch 11 from the lower surface side of the resin 8 (the back surface side of the leads 4a and 4b) to the lead frame 1, the plating layer 13 generated by the launch or the metal burrs constituting the lead frame 1, so-called lead sag (Lead burr) 13a protrudes to the back side of the lead 4. As a result, when the semiconductor device 9 is mounted on the mounting substrate, the lead 4 is in a floating state, and a mounting failure may occur. Therefore, it is preferable that the cutting punch 11 is a means for dropping onto the lead frame 1 from the upper surface side of the resin 8. In this case as well, the lead sag 13a is generated by dropping the lead frame 1, but it does not cause a defect during mounting because it comes out on the surface side of the lead 4 as shown in FIG. 6, for example.

前述した切断方法によりリードフレーム１の本体から切り離された半導体装置９の斜視図および上面図を図７および図８に示す。図中、符号４（１３）はメッキ層１３により覆われたリード４を示し、“ＢＯ”は樹脂８の上面にレーザを使用して彫られたマークの一例である。   7 and 8 are a perspective view and a top view of the semiconductor device 9 cut from the main body of the lead frame 1 by the cutting method described above. In the drawing, reference numeral 4 (13) denotes the lead 4 covered with the plating layer 13, and “BO” is an example of a mark carved on the upper surface of the resin 8 using a laser.

次に、半導体装置９を選別した後、図９に示すように、キャリアテープ１４の窪み１４ａに半導体装置９を収納する（図１の工程１０４）。キャリアテープ１４は、長手方向（ｘ軸方向）を列とし、これに直交する方向（ｙ軸方向）を行とすると、半導体装置が１つ収納される窪み１４ａが複数行１列に配置された構成となっている。   Next, after selecting the semiconductor device 9, as shown in FIG. 9, the semiconductor device 9 is stored in the recess 14a of the carrier tape 14 (step 104 in FIG. 1). The carrier tape 14 has a plurality of rows and one column of recesses 14a in which one semiconductor device is accommodated, where the longitudinal direction (x-axis direction) is a column and the direction perpendicular to the carrier tape 14 is a row (y-axis direction). It has a configuration.

次に、図１０に示すように、外観検査装置１５を用いてキャリアテープ１４の窪み１４ａに収納された各半導体装置９の外観検査を行う（図１の工程１０５）。外観検査装置１５は、半導体装置９へ光を照射するリング状光源１６、半導体装置９から反射した光を取り込むＣＣＤカメラ１７、およびその他、図示は省略するが画像処理装置等を備えている。また、キャリアテープ１４の窪み１４ａに収納された各半導体装置９の表面側にはカバーテープ１８が貼られている。カバーテープ１８を貼ることにより、キャリアテープ１４の窪み１４ａに収納された半導体装置９が外部に飛び出ないように保持することができる。   Next, as shown in FIG. 10, the appearance inspection of each semiconductor device 9 accommodated in the recess 14a of the carrier tape 14 is performed using the appearance inspection device 15 (step 105 in FIG. 1). The appearance inspection device 15 includes a ring light source 16 that irradiates light to the semiconductor device 9, a CCD camera 17 that captures light reflected from the semiconductor device 9, and an image processing device (not shown). A cover tape 18 is attached to the front side of each semiconductor device 9 housed in the recess 14 a of the carrier tape 14. By sticking the cover tape 18, the semiconductor device 9 accommodated in the recess 14 a of the carrier tape 14 can be held so as not to jump out.

リード４の表面はメッキ層１３で覆われていること、さらに切断パンチ１１を使用してリードフレーム１から半導体装置９を切り離す際、微細な凹凸を付けた接触面１１ａをリード４ａ，４ｂを覆うメッキ層１３に当てて押していることから、ＣＣＤカメラ１７で撮像される半導体装置９のリード４の表面を覆うメッキ層１３の表面は全て粗地状態となっている。これにより、図１１に示すように、リング状光源１６から照射された光Ｒ１がリード４を覆うメッキ層１３の表面で乱反射してＣＣＤカメラ１７に到達する反射光Ｒ２の量が増える。その結果、リード４は白またはキャリアテープの黒と明らかに区別できる白に近い色彩となって撮像画像に映し出されて、リード４の形状を正しく認識することができる。   The surface of the lead 4 is covered with the plating layer 13, and when the semiconductor device 9 is separated from the lead frame 1 using the cutting punch 11, the contact surface 11a with fine irregularities is covered with the leads 4a and 4b. Since it is pressed against the plating layer 13, the surface of the plating layer 13 covering the surface of the lead 4 of the semiconductor device 9 imaged by the CCD camera 17 is in a rough state. As a result, as shown in FIG. 11, the amount of the reflected light R <b> 2 that reaches the CCD camera 17 is increased by irregularly reflecting the light R <b> 1 irradiated from the ring-shaped light source 16 on the surface of the plating layer 13 covering the leads 4. As a result, the lead 4 has a color close to white that can be clearly distinguished from white or black on the carrier tape, and is reflected in the captured image, so that the shape of the lead 4 can be recognized correctly.

次に、外観検査において外観不良と判断された半導体装置９を取り除いた後、図１２に示すように、キャリアテープ１４をリール１９に巻き取り、防湿された袋にリード１９を収容した状態で、出荷する（図１の工程１０６）。   Next, after removing the semiconductor device 9 determined to be defective in appearance inspection, the carrier tape 14 is wound around the reel 19 as shown in FIG. 12, and the leads 19 are accommodated in a moisture-proof bag. Ship (step 106 in FIG. 1).

なお、前述した実施の形態では、切断パンチ１１の先端の接触面１１ａが接したリード４を覆うメッキ層１３の表面を、切断パンチ１１の先端の接触面１１ａが接しないリード４を覆うメッキ層１３の表面と同等あるいはそれ以上に粗い粗地状態としており、この粗地状態が本発明を実施する最良の形態であると考えられるが、これに限定されるものではない。   In the above-described embodiment, the surface of the plating layer 13 covering the lead 4 in contact with the contact surface 11a at the tip of the cutting punch 11 is coated with the surface of the plating layer 13 covering the lead 4 not in contact with the contact surface 11a at the tip of the cutting punch 11. The rough ground state is rougher than or equal to the surface of 13 and this rough ground state is considered to be the best mode for carrying out the present invention, but is not limited thereto.

例えば切断パンチ１１の先端の接触面１１ａが接したリード４を覆うメッキ層１３の表面を、切断パンチ１１の先端の接触面１１ａが接しないリード４を覆うメッキ層１３の表面よりも粗くない粗地状態とすることも可能である。すなわち、このような場合であっても、切断パンチ１１の先端の接触面１１ａが接したリード４を覆うメッキ層１３の表面に、外観検査装置１５で得られる撮像画面でリード４の形状と認識することができる、ある一定の粗さがあれば良い。   For example, the surface of the plating layer 13 that covers the lead 4 in contact with the contact surface 11a at the tip of the cutting punch 11 is rougher than the surface of the plating layer 13 that covers the lead 4 that does not contact the contact surface 11a at the tip of the cutting punch 11. It can also be in the ground state. That is, even in such a case, the shape of the lead 4 is recognized on the surface of the plating layer 13 covering the lead 4 with which the contact surface 11a at the tip of the cutting punch 11 is in contact with the imaging screen obtained by the appearance inspection device 15. There must be a certain roughness that can be achieved.

また、例えば半導体装置９の静電破壊を防止する目的で、現在は導電性を有する炭素をキャリアテープ１４の材料に混在しており、このためキャリアテープ１４の色は黒となる。しかし、炭素に代えて他の導電性を有する元素をキャリアテープの材料に混在する、炭素に加えて他の導電性を有する元素をキャリアテープの材料に混在する、あるいは静電耐圧の高い半導体装置の場合は、その材料に炭素を混在しないキャリアテープを用いることによって、キャリアテープを黒以外の色としてもよい。これにより、外観検査装置１５で得られる撮像画像においてリード４の形状を表す色とキャリアテープの色とを区別して、リード４の形状を認識することも可能である。   For example, for the purpose of preventing electrostatic breakdown of the semiconductor device 9, carbon having conductivity is currently mixed in the material of the carrier tape 14, and thus the color of the carrier tape 14 is black. However, in place of carbon, other conductive elements are mixed in the carrier tape material, in addition to carbon, other conductive elements are mixed in the carrier tape material, or a semiconductor device having a high electrostatic withstand voltage. In this case, the carrier tape may be a color other than black by using a carrier tape that does not contain carbon in the material. Accordingly, it is possible to recognize the shape of the lead 4 by distinguishing the color representing the shape of the lead 4 from the color of the carrier tape in the captured image obtained by the appearance inspection device 15.

また、例えば半導体装置９がリードフレーム１から切断された後でも、リードフレーム１が互いに分離しないように保持しておくためのタイバー４ｃは、１つの単位フレーム２おきに配置されていなくてもよく、複数個の単位フレーム群おきに設けてもよい。   Further, for example, even after the semiconductor device 9 is cut from the lead frame 1, the tie bars 4c for holding the lead frames 1 so as not to be separated from each other need not be arranged every other unit frame 2. Alternatively, a plurality of unit frame groups may be provided.

このように、本実施の形態によれば、所定の光を照射して、その反射した光を取り込むことで得られる画像処理によって外観検査する場合、半導体装置のリードの形状とキャリアテープとの区別が明確にできるので、撮像画像におけるリードの形状の誤認識を低減することができる。   As described above, according to the present embodiment, when visual inspection is performed by image processing obtained by irradiating predetermined light and capturing the reflected light, the shape of the lead of the semiconductor device is distinguished from the carrier tape. Therefore, erroneous recognition of the lead shape in the captured image can be reduced.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、ダイオード製品に適用した場合について説明したが、切断パンチを用いてリードフレームから切断され、その後、所定の光を照射して、その反射した光を取り込むことで得られる画像処理により外観検査が行われるダイオード製品以外の半導体装置にも適用することができる。   For example, in the above-described embodiment, the case where the present invention is applied to a diode product has been described. However, it is obtained by cutting from a lead frame using a cutting punch, and then irradiating predetermined light and capturing the reflected light. The present invention can also be applied to semiconductor devices other than diode products whose appearance is inspected by image processing.

本発明は、リードを有するディスクリート半導体装置（トランジスタ、ダイオード、コンデンサ、サイリスタなどの半導体装置）に利用することが可能である。   The present invention can be used for discrete semiconductor devices having leads (semiconductor devices such as transistors, diodes, capacitors, and thyristors).

本発明の一実施の形態による半導体装置の製造方法において、その工程フローの一例を示すフロー図である。FIG. 10 is a flowchart showing an example of a process flow in a method for manufacturing a semiconductor device according to an embodiment of the present invention. 本発明の一実施の形態によるリードフレームの表面図である。1 is a surface view of a lead frame according to an embodiment of the present invention. 本発明の一実施の形態によるリードフレームの単位フレームに搭載された半導体装置の要部断面図である。1 is a cross-sectional view of a main part of a semiconductor device mounted on a unit frame of a lead frame according to an embodiment of the present invention. 本発明の一実施の形態による切断装置およびその動作を説明する概略図である。It is the schematic explaining the cutting device by one embodiment of this invention, and its operation | movement. 本発明の一実施の形態によるリード切断された半導体装置のリードの拡大断面図である。It is an expanded sectional view of the lead of the semiconductor device by which the lead was cut by one embodiment of the present invention. 本発明の一実施の形態によるリード切断された半導体装置のバリが生じたリードの拡大断面図である。1 is an enlarged cross-sectional view of a lead in which burrs have occurred in a semiconductor device that has been lead-cut according to an embodiment of the present invention. 本発明の一実施の形態によるリード切断された半導体装置の斜視図である。1 is a perspective view of a semiconductor device having a lead cut according to an embodiment of the present invention; 本発明の一実施の形態によるリード切断された半導体装置の上面図である。It is a top view of the semiconductor device by which lead cutting was carried out by one embodiment of the present invention. 本発明の一実施の形態による半導体装置を収納したキャリアテープの上面図である。It is a top view of the carrier tape which accommodated the semiconductor device by one embodiment of this invention. 本発明の一実施の形態による自動外観検査装置およびその動作を説明する概略図である。It is the schematic explaining the automatic visual inspection apparatus by one embodiment of this invention, and its operation | movement. 本発明の一実施の形態によるリード切断された半導体装置のリードの拡大断面図である。It is an expanded sectional view of the lead of the semiconductor device by which the lead was cut by one embodiment of the present invention. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による出荷時における半導体装置を搭載したキャリアテープの側面図および正面図である。(A) And (b) is the side view and front view of the carrier tape which respectively mounted the semiconductor device at the time of shipment by one embodiment of this invention.

符号の説明Explanation of symbols

１ リードフレーム
２ 単位フレーム
３ ダイパッド部（タブ、チップ搭載部）
４，４ａ，４ｂ リード
４ｃ タイバー
５ 孔
６ 半導体チップ
７ ボンディングワイヤ
８ 樹脂
９ 半導体装置
１０ 切断装置
１１ 切断パンチ
１１ａ 接触面
１３ メッキ層
１３ａ リードダレ（リードバリ）
１４ キャリアテープ
１４ａ 窪み
１５ 外観検査装置
１６ リング状光源
１７ ＣＣＤカメラ
１８ カバーテープ
１９ リール
Ｒ１，Ｒ２ 光 1 Lead frame 2 Unit frame 3 Die pad part (tab, chip mounting part)
4, 4a, 4b Lead 4c Tie bar 5 Hole 6 Semiconductor chip 7 Bonding wire 8 Resin 9 Semiconductor device 10 Cutting device 11 Cutting punch 11a Contact surface 13 Plating layer 13a Lead sagging (lead burr)
14 Carrier tape 14a Dimple 15 Appearance inspection device 16 Ring light source 17 CCD camera 18 Cover tape 19 Reel R1, R2 Light

Claims (10)

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）本体部と、表面、前記表面とは反対側の裏面、および前記表面及び前記裏面のそれぞれに形成されたメッキ層を有し、前記本体部と一体に形成され、かつ、半導体チップを封止する封止体から露出するリードと、を備えたリードフレームを準備する工程；
（ｂ）前記（ａ）工程の後、前記リードの前記表面に形成された前記メッキ層における第１部分に切断パンチの接触面を接触させ、前記本体部から前記リードを分離し、前記リードフレームの前記本体部から切り離された半導体装置を取得する工程；
（ｃ）前記（ｂ）工程の後、前記切り離された半導体装置をカメラで撮像し、取得した画像を用いて前記切り離された半導体装置の外観を検査する工程；
ここで、
前記（ｂ）工程で使用する前記切断パンチの前記接触面には、凹凸が形成されており、
前記（ｂ）工程後の前記第１部分の粗さは、前記リードの前記表面に形成された前記メッキ層における、前記切断パンチの前記接触面が接しない第２部分の粗さよりも大きく、
前記第１部分は、前記第２部分よりも前記封止体から遠い位置であり、
前記（ｃ）工程では、前記リードの前記表面に光を照射する。 A method for manufacturing a semiconductor device comprising the following steps:
(A) a main body, the surface, the back surface opposite to the surface, and said surface and having a plating layer formed on each of the back side, are formed integrally with the main body portion, and a semi-conductor chip A lead frame comprising: a lead exposed from a sealing body that seals;
(B) after step (a), prior Symbol contacting the contact surface of the disconnect punch to the first portion in the plating layer formed on the surface of the lead to separate the lead from the body portion, the Obtaining a semiconductor device separated from the main body of the lead frame ;
(C) after the step (b), imaging the separated semiconductor device with a camera and inspecting the appearance of the separated semiconductor device using the acquired image;
Here,
Concavities and convexities are formed on the contact surface of the cutting punch used in the step (b),
The roughness of the first portion after pre Symbol (b) step, in the plating layer formed on the surface of the lead is greater than the roughness of the second portion where the contact surface is not in contact of the cutting punch ,
The first part is a position farther from the sealing body than the second part,
In the step (c), the surface of the lead is irradiated with light. 請求項１において、
前記リードの前記裏面は、実装基板に実装する際に、前記実装基板と対向する面であることを特徴とする半導体装置の製造方法。 In claim 1,
The method of manufacturing a semiconductor device , wherein the back surface of the lead is a surface facing the mounting substrate when mounted on the mounting substrate . 請求項２において、
前記（ｃ）工程では、前記切り離された半導体装置をキャリアテープの窪みに収納し、前記キャリアテープの上方から前記窪みに収納された、前記切り離された半導体装置に向かって、前記切り離された半導体装置の表面の法線方向とは異なる方向から前記切り離された半導体装置に前記光を照射し、前記カメラを用いて前記切り離された半導体装置の外観検査を行うことを特徴とする半導体装置の製造方法。 In claim 2,
In step (c), and housing the disconnected semiconductor device in the recesses of the key Yariatepu, said housed in recess from said upper carrier tape towards the disconnected semiconductor device was the disconnected semiconductor the light is irradiated to the semiconductor device is disconnected from said direction different from the direction normal to the surface of the device, the manufacture of semiconductor devices and performs the visual inspection of the disconnected semiconductor device using the camera Way . 請求項３において、
前記キャリアテープは炭素を含んでいることを特徴とする半導体装置の製造方法。 In claim 3,
The method of manufacturing a semiconductor device, wherein the carrier tape contains carbon. 請求項３において、
前記キャリアテープの色は黒であることを特徴とする半導体装置の製造方法。 In claim 3,
A method of manufacturing a semiconductor device, wherein the color of the carrier tape is black. 請求項３において、
前記キャリアテープに収納された前記半導体装置を覆うように、前記キャリアテープにカバーテープが貼られていることを特徴とする半導体装置の製造方法。 In claim 3,
A method of manufacturing a semiconductor device, wherein a cover tape is attached to the carrier tape so as to cover the semiconductor device housed in the carrier tape. 請求項３において、
前記（ａ）工程の後、かつ前記（ｂ）工程の前に、前記封止体の前記上面にマークを形成することを特徴とする半導体装置の製造方法。 In claim 3,
A method of manufacturing a semiconductor device, wherein a mark is formed on the upper surface of the sealing body after the step (a) and before the step (b). 請求項４乃至７の何れかにおいて、
前記切断パンチの接触面は、砥石で研磨されていることを特徴とする半導体装置の製造方法。 In any of claims 4 to 7,
A method of manufacturing a semiconductor device, wherein a contact surface of the cutting punch is polished with a grindstone. 請求項８において、
前記（ｂ）工程により、前記リードの前記表面側に突出するバリを前記リードの先端部に形成することを特徴とする半導体装置の製造方法。 In claim 8,
The step (b), a method of manufacturing a semiconductor device and forming a burr protruding to the surface side of the lead-edge portion of the lead. 請求項１において、In claim 1,
前記切り離された半導体装置は、前記リードと、前記リードと一体に形成されたチップ搭載部と、前記チップ搭載部に搭載された前記半導体チップと、前記半導体チップと前記リードとを電気的に接続するワイヤとを有しており、The separated semiconductor device includes the lead, a chip mounting unit formed integrally with the lead, the semiconductor chip mounted on the chip mounting unit, and electrically connecting the semiconductor chip and the lead. And a wire to be
前記リードの前記表面は、前記チップ搭載部において前記半導体チップが搭載される面と同じ側の面であることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device, wherein the surface of the lead is a surface on the same side as a surface on which the semiconductor chip is mounted in the chip mounting portion.
JP2006076643A 2006-03-20 2006-03-20 Manufacturing method of semiconductor device Expired - Fee Related JP4651563B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006076643A JP4651563B2 (en) 2006-03-20 2006-03-20 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006076643A JP4651563B2 (en) 2006-03-20 2006-03-20 Manufacturing method of semiconductor device

Publications (3)

Publication Number Publication Date
JP2007258211A JP2007258211A (en) 2007-10-04
JP2007258211A5 JP2007258211A5 (en) 2009-04-30
JP4651563B2 true JP4651563B2 (en) 2011-03-16

Family

ID=38632181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006076643A Expired - Fee Related JP4651563B2 (en) 2006-03-20 2006-03-20 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4651563B2 (en)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0163661U (en) * 1987-10-19 1989-04-24
JPH0338866A (en) * 1989-07-05 1991-02-19 Mitsubishi Electric Corp Manufacture equipment for semiconductor
JPH0656168A (en) * 1992-04-30 1994-03-01 Minnesota Mining & Mfg Co <3M> Electronic parts transportation tape with peculiar pocket
JPH10148517A (en) * 1996-09-17 1998-06-02 Komatsu Ltd Image-pickup apparatus for object to be inspected, and inspection apparatus for semiconductor package
JP2003007948A (en) * 2001-06-26 2003-01-10 Shinko Electric Ind Co Ltd Die, manufacturing method for lead frame using the same, and lead frame
JP2003142641A (en) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp Removal apparatus and method for tie bar after resin sealing for semiconductor device, and method for manufacturing semiconductor device
JP2005223305A (en) * 2004-01-09 2005-08-18 Denso Corp Resin-encapsulated semiconductor device, and method of manufacture the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0163661U (en) * 1987-10-19 1989-04-24
JPH0338866A (en) * 1989-07-05 1991-02-19 Mitsubishi Electric Corp Manufacture equipment for semiconductor
JPH0656168A (en) * 1992-04-30 1994-03-01 Minnesota Mining & Mfg Co <3M> Electronic parts transportation tape with peculiar pocket
JPH10148517A (en) * 1996-09-17 1998-06-02 Komatsu Ltd Image-pickup apparatus for object to be inspected, and inspection apparatus for semiconductor package
JP2003007948A (en) * 2001-06-26 2003-01-10 Shinko Electric Ind Co Ltd Die, manufacturing method for lead frame using the same, and lead frame
JP2003142641A (en) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp Removal apparatus and method for tie bar after resin sealing for semiconductor device, and method for manufacturing semiconductor device
JP2005223305A (en) * 2004-01-09 2005-08-18 Denso Corp Resin-encapsulated semiconductor device, and method of manufacture the same

Also Published As

Publication number Publication date
JP2007258211A (en) 2007-10-04

Similar Documents

Publication Publication Date Title
US6415977B1 (en) Method and apparatus for marking and identifying a defective die site
JP5315186B2 (en) Manufacturing method of semiconductor device
CN107665818B (en) Semiconductor wafer and method for manufacturing semiconductor device
JP2008066452A (en) Manufacturing method of semiconductor device
KR20080014777A (en) Method of assembling semiconductor devices with leds
US11322476B2 (en) Manufacturing method of producing shielded individual semiconductor packages
JP2004207719A (en) Assembling method for semiconductor package, and stripping-off device of masking tape for semiconductor packaging process
JP2006147915A (en) Optical device
US6831354B2 (en) Semiconductor package and method of fabricating same
JP4651563B2 (en) Manufacturing method of semiconductor device
JP2006303215A (en) Resin-sealed semiconductor device
JP2010161211A (en) Method and device for manufacturing semiconductor device
US9368424B2 (en) Method of fabricating a semiconductor device used in a stacked-type semiconductor device
JP4025490B2 (en) Manufacturing method of semiconductor device
JP3970849B2 (en) Semiconductor device, semiconductor device manufacturing method, and semiconductor device inspection method
JP5175610B2 (en) Manufacturing method of semiconductor device
JP2003179193A (en) Lead frame and manufacturing method thereof, resin- sealed semiconductor device and manufacturing and inspection methods thereof
JP3970833B2 (en) Semiconductor device, semiconductor device manufacturing method, and semiconductor device inspection method
JP2008085252A (en) Method for manufacturing semiconductor integrated circuit device
KR100378093B1 (en) circuit board for semiconductor package and sensing method of bad circuit board
JP6593152B2 (en) Inspection method for electronic components
JP2005184033A (en) Led lamp and method of manufacturing same
TW473954B (en) Image sensor package
US20230395522A1 (en) Semiconductor device and manufacturing method thereof
JP2019153766A (en) Light emitting device and manufacturing method thereof

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090317

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090317

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101130

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131224

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees