JP4641560B2 - 可変利得制御回路および受信装置 - Google Patents
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Description
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本発明の第1の実施の形態の原理は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分を、システムとしてディジタル的にキャンセルすることで、アナログ的なオフセットキャンセル動作の問題点を解決でき、AGC制御を理想的に実現できるという考え方に基づくものである。
本発明の第2の実施の形態は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分に対して、従来技術のアナログ的なDCオフセットキャンセル動作が抱える問題点を解決するための適切な対処方法を提案したものである。
続いて、本発明の第3の実施の形態について説明する。本実施の形態では、S/Nを劣化させる元々の原因であるステップ的なDCオフセット成分が発生する頻度を下げるしくみを導入する。
Claims (10)
- PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、
現在の増幅器出力レベルを検出するレベル検出手段と、
現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に基づいて前記可変利得増幅器の利得を制御するPGAデータを生成するPGAデータ生成手段と、
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成する制御手段と、
生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段と、
前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う手段と、
を備えた可変利得制御回路。 - PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、
現在の増幅器出力レベルを検出するレベル検出手段と、
現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成し、このDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のDCオフセットをキャンセルする手段と、
前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う手段と、
を備えた可変利得制御回路。 - 請求項1または2に記載の可変利得制御回路において、前記PGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記テーブルに予め書き込まれるデータとして、最大でも、利得の変化量が前記最大利得の半分の値に相当するPGAデータに限定したことを特徴とする可変利得制御回路。
- 請求項1または2に記載の可変利得制御回路において、前記DCオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする可変利得制御回路。
- PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器と、
現在の受信信号レベルを演算する受信信号レベル演算器と、
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
現在の受信信号レベルと予め定められた受信信号レベルとの差分に応じて前記可変利得増幅器の複数段のアンプを制御するPGAデータを生成するとともに、前記DCオフセットキャンセルテーブルを参照してDCオフセットキャンセルデータを生成する制御手段と、
前記DCオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するD/Aコンバータとを備え、
前記制御手段は、前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う受信装置。 - 請求項5に記載の受信装置において、前記制御手段は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間の経過後から受信データとして取り込むことを特徴とする受信装置。
- 請求項5に記載の受信装置において、前記制御手段では、前記受信信号レベル演算器において演算された受信信号レベルと、予め定められた受信信号レベル値とが比較され、そのレベルの差分に対応する利得のPGAデータ値を前記PGA制御データテーブルから選択し、選択されたPGA制御データにより発生する可変利得増幅器最終段でのDCオフセット電圧に対応したディジタルデータを前記DCオフセットキャンセルテーブルから選択することを特徴とする受信装置。
- 請求項5に記載の受信装置において、前記制御手段では、電源投入時のPGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記PGA制御データテーブルおよび前記DCオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定することを特徴とする受信装置。
- 請求項5に記載の受信装置において、前記DCオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする受信装置。
- 請求項5に記載の受信装置において、前記ヒステリシスの幅の設定は、前記制御手段により予め任意の値に設定することが可能であることを特徴とする受信装置。
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