JP4641560B2 - Variable gain control circuit and receiver - Google Patents
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Description
本発明は、可変利得制御回路およびこれを用いた受信装置に関するものである。 The present invention relates to a variable gain control circuit and a receiving apparatus using the same.
図1に、従来のアナログ電圧信号でAGC(Automatic Gain Control)制御を行うDS−CDMA(Direct Sequence Code Division Multiple Access)方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。図中、300はベースバンドアンプ部(可変利得増幅器)を含むRF−ICを示している(他の図においても同様)
。
FIG. 1 shows a configuration diagram of a direct conversion receiver used in a direct sequence code division multiple access (DS-CDMA) mobile communication system that performs AGC (Automatic Gain Control) control using a conventional analog voltage signal. In the figure,
.
端末装置(以下、単に端末という)の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。直流成分をキャパシタによりカット(Cカット)した後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器304からの局部発振(LO)信号をディバイダ303により同相成分と直交成分とに分配した信号とRF信号とのミキシングを行なうため、ベースバンドではそれぞれ、同相(I)成分と直交(Q)成分の信号が生成される。これらのべースバンド信号はそれぞれローパスフィルタ(LPF)305により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。次にアナログ電圧309により利得が可変制御されるべースバンドアンプ306により、ベースバンド信号を増幅する。ベースバンドアンプ306の後段のLPF307は送信側での50%ロールオフ特性ダウンリンク信号を、トータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。ここで、先述したアナログ電圧信号309はAGC信号とも呼ばれ、A/Dコンバータ308において受信したベースバンド信号が常に最適なダイナミックレンジをもつようにベースバンド信号処理部(図示せず)側から制御される。
A signal received from an external antenna of a terminal device (hereinafter simply referred to as a terminal) is differentially amplified by a
ただし、アナログ電圧信号により行われるAGC制御では、ベースバンドアンプ306の部品ばらつきや温度ばらつきが大きく、高精度のAGC制御が困難となる。特にIQ信号の振幅偏差はBER(Bit Error Rate)特性に影響を与えるのでばらつきは大きな問題となる。その他にも基板上のディジタルノイズなどの影響を受けるため、AGC入力端子にRCのLPF(図示せず)が必要となる。
However, in the AGC control performed by the analog voltage signal, the component variation and the temperature variation of the
上記の問題点から最近では、アナログ電圧信号309によるAGC制御方法の代わりに、3線シリアルのデータ設定で変化するPGA(Programmable Gain Amp、以下PGAと略す)を用いた構成をとった方式が注目を浴びている。3線の信号はData,Clock,Strobeの3信号であり、Clock信号に同期してシリアルにDataをシフトして取り込み、この取り込んだデータをStrobe信号に応じてラッチするものである。PGAはディジタル制御であるため、部品ばらつきや温度ばらつきの影響を受けにくく、IQそれぞれの利得設定は高精度で実現が可能となる。個々のリニア抵抗の切り替えによりベースバンドアンプ部の高リニアリティも達成することができる。
Recently, attention has been paid to a method using a configuration using a PGA (Programmable Gain Amp, hereinafter abbreviated as PGA) that changes by 3-wire serial data setting, instead of the AGC control method using the
以上のように、PGA方式はダイレクトコンバージョン受信機のAGC制御方法として数々の利点を持っているが、次に示すように問題点も抱えている。 As described above, the PGA system has a number of advantages as an AGC control method for a direct conversion receiver, but also has problems as described below.
図2に、PGA方式でAGC制御を行うDS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。 FIG. 2 shows a configuration diagram of a direct conversion receiver used in a DS-CDMA mobile communication system that performs AGC control using the PGA method.
アナログ電圧信号309によるAGC制御方法の代わりに、3線シリアルディジタルデータ312を設定することでPGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替える。DCオフセットキャンセラー回路310はベースバンドアンプの最終段でのDC成分を検出してアナログ的に負帰還をかけることでDCオフセットをキャンセルする回路である(特許文献1参照)。図1のブロック図では省略したが、DCオフセットキャンセラー回路310は、通常、図1で説明したアナログ電圧信号によりAGC制御を行うダイレクトコンバージョン受信機にも搭載されている。上述したようにPGA方式では、PGA制御回路311により3線シリアルディジタルデータ312をデコードして、ベースバンドアンプ306の利得を離散的に切り替える。ここである利得からある利得へと1dB増加させる場合を考える。
Instead of the AGC control method using the
これについて便宜的に図3において簡単に説明する。ベースバンドアンプを構成する差動アンプ列に対するPGAデータが"0111"から"1000"に変化する場合には、PGA制御回路311により、いままでオフだった初段のアンプが0dBから20dBに切り替わり、残りの3段のアンプで現状の利得から−19dB少なくなるように制御されるものと仮定する。トータルゲイン(全利得)としては結局1dBしか増加していないが、この差動アンプ列において、離散的に利得を切り替えることにより、トランジスタのペアばらつきに起因してステップ的なDCオフセットが発生する。このDCオフセットの大きさは製造プロセスにより異なるが入力換算でも数mV以上になる。そのため初段でゲインを大きく切り替える場合には、最終段においては、かなり大きなDCオフセットが発生してしまうことになる。この利得切り替えによるステップ的なDCオフセット成分はCカットしていても効果がなく、希望波信号成分に干渉成分としてS/Nを劣化させてしまう。
This will be briefly described in FIG. 3 for convenience. When the PGA data for the differential amplifier row constituting the baseband amplifier changes from “0111” to “1000”, the
図4にステップ的なDCオフセット成分が希望波信号に干渉するしくみを示す。図に示すように、ステップ的なDCオフセット成分はフーリエ変換により、ワイドバンドの希望波信号に対してハッチングを施した部分が干渉成分となる。 FIG. 4 shows how the stepped DC offset component interferes with the desired wave signal. As shown in the figure, the stepped DC offset component is the interference component in the portion where the wideband desired wave signal is hatched by Fourier transform.
前述した図2の回路では、DCオフセットキャンセラー回路310を搭載しているが、アナログ的な負帰還による回路構成のため最終段でのIQ出力では、図5に示すような波形となる。図5に示す利得切り替え時の大きなグリッチ成分は図2のA/Dコンバータ308を飽和させてしまい、受信したIQ信号から計算されるAGC制御のための移動平均値を上昇させてしまう。このグリッチの頻度が大きくなれば、最終的には、グリッチの値で決まるAGC値に収束されてしまう。これにより、正規の受信信号に対して正しくAGC制御が行われず、A/Dコンバータ308では最適なレベルより低く設定されてしまい、量子化雑音の影響により受信特性が劣化してしまう。
In the circuit of FIG. 2 described above, the DC
一般にアナログ的なDCオフセットキャンセラー回路において、DCレベルが収束する時間はDCフィードバックする際のLPFのカットオフ周波数に関係する。仮にLPFのカットオフ周波数が5kHz程度であれば、DCオフセット収束に約100μs以上かかる。そのため、最近ではPGAでゲインを設定後、例えば約10μsの間LPFのカットオフ周波数を100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早めさせる方式が提案されている。また、AGC制御に不具合を生じさせる大きなグリッチ成分の対策として、上記方式に付随してこの10μsの期間のIQ信号データを出力においてマスクして、図5のような波形を出さないようにする方式も提案されている。 In general, in an analog DC offset canceller circuit, the time for the DC level to converge is related to the cutoff frequency of the LPF when DC feedback is performed. If the cutoff frequency of the LPF is about 5 kHz, it takes about 100 μs or more for DC offset convergence. For this reason, recently, a method has been proposed in which, after setting the gain with the PGA, the cutoff frequency of the LPF is temporarily increased to, for example, about 100 k to 200 kHz for about 10 μs to accelerate the convergence of the DC offset. Further, as a countermeasure against a large glitch component that causes a malfunction in AGC control, a method of masking IQ signal data in the period of 10 μs at the output accompanying the above method so as not to generate a waveform as shown in FIG. Has also been proposed.
一方、DS−CDMA方式に対しては、現在3GPP(3rd Generation Partnership Project)において標準化が行われており、その仕様書ではダウンリンクDPCHの信号として拡散率(SF)=4の場合の信号が定義されている。この場合1シンボルのデータ長は約1μs強となるため、上記のように10μsの間、IQ信号がマスクされた場合には約10シンボルのデータを欠落することになってしまう。 On the other hand, the DS-CDMA system is currently standardized in the 3rd Generation Partnership Project (3GPP), and the specification defines a signal when the spreading factor (SF) = 4 as a downlink DPCH signal. Has been. In this case, since the data length of one symbol is slightly over about 1 μs, when the IQ signal is masked for 10 μs as described above, data of about 10 symbols is lost.
本発明は上述した問題点を解決するものであり、その目的は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、利得切り替え時に発生するDCオフセットによる干渉成分の影響を低減することができる可変利得制御回路およびこれを用いた受信装置を提供することにある。 The present invention solves the above-mentioned problems, and an object of the present invention is to provide a variable gain control circuit that performs AGC control of a variable gain amplifier including a plurality of amplifiers whose gains are discretely set by the PGA method. An object of the present invention is to provide a variable gain control circuit capable of reducing the influence of an interference component due to a DC offset generated at the time of gain switching, and a receiving apparatus using the variable gain control circuit.
本発明の他の目的は、ダウンリンクDPCH(Dedicated Physical CHannel)の信号として拡散率(SF=4)等の小さい場合にシンボルデータを欠落することなく、ダイレクトコンバージョン受信機でPGA方式を用いた場合に生じる利得切り替え時に発生するDCオフセットによる干渉成分の影響を低減し、良好な受信特性を実現することにある。 Another object of the present invention is to use a PGA system in a direct conversion receiver without missing symbol data when the spreading factor (SF = 4) is small as a downlink DPCH (Dedicated Physical CHannel) signal. Is to reduce the influence of interference components due to the DC offset generated at the time of gain switching, and to realize good reception characteristics.
本発明による可変利得制御回路は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応するPGAデータが格納されているPGA制御データテーブルと、このPGA制御データテーブルの出力に基づいて前記可変利得増幅器の利得を制御するPGAデータを生成するPGAデータ生成手段と、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成する制御手段と、生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段とを備えたことを特徴とする。 A variable gain control circuit according to the present invention is a level for detecting a current amplifier output level in a variable gain control circuit that performs AGC control of a variable gain amplifier composed of a plurality of amplifiers whose gains are discretely set by the PGA method. A detecting unit, a PGA control data table storing PGA data corresponding to a difference between a current amplifier output level and a predetermined amplifier output level, and the variable gain amplifier based on an output of the PGA control data table PGA data generating means for generating PGA data for controlling the gain of the amplifier, and an amplifier generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data DC offset cancel data corresponding to the output DC offset voltage is written in advance. A control unit that generates a corresponding DC offset cancellation data by referring to the DC offset cancellation table based on the C offset cancellation table, the currently set PGA data, and the next scheduled PGA data; Means for converting the DC offset cancel data into an analog voltage and adding it to the amplifier output.
この可変利得制御回路では、PGAデータ生成手段がPGA制御データテーブルを参照することにより現在の増幅器レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御するPGAデータを生成する。一方、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルを用いて、制御手段は、現在設定しているPGAデータと次に設定する予定のPGAデータに対応する対応するDCオフセットキャンセルデータを生成する。生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する。 In this variable gain control circuit, the PGA data generation means refers to the PGA control data table to control the gain of the variable gain amplifier in accordance with the difference between the current amplifier level and a predetermined amplifier output level. Generate data. On the other hand, DC offset cancel data corresponding to the DC offset voltage of the amplifier output generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data is previously stored. Using the written DC offset cancel table, the control unit generates corresponding DC offset cancel data corresponding to the currently set PGA data and the next scheduled PGA data. The generated DC offset cancel data is converted into an analog voltage and added to the amplifier output.
本発明による可変利得制御回路は、他の見地によれば、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成し、このDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のDCオフセットをキャンセルする手段とを備えたことを特徴とするものである。 According to another aspect, the variable gain control circuit according to the present invention is a variable gain control circuit that performs AGC control of a variable gain amplifier including a plurality of amplifiers whose gains are discretely set by the PGA method. Level detection means for detecting the amplifier output level, gain control means for controlling the gain of the variable gain amplifier corresponding to the difference between the current amplifier output level and a predetermined amplifier output level, and currently set DC offset cancellation in which DC offset cancellation data corresponding to the DC offset voltage of the amplifier output generated when discretely switching the gain of the variable gain amplifier from PGA data to PGA data to be set next is written in advance. Based on the table and the currently set PGA data and the next scheduled PGA data Means for referring to a DC offset cancel table, generating corresponding DC offset cancel data, converting the DC offset cancel data into an analog voltage, and canceling the DC offset of the amplifier output. is there.
これらの構成により、アナログ的なDCオフセットキャンセル回路を利用することなく、ディジタル的にDCオフセットのキャンセルが可能となる。すなわち、前記PGA方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生するステップ的なDCオフセット成分を前記DCオフセットキャンセルデータに基づいてキャンセルすることができる。 With these configurations, the DC offset can be canceled digitally without using an analog DC offset cancel circuit. That is, a stepwise DC offset component generated when the gain of each stage of the amplifier is discretely switched greatly in the PGA variable gain amplifier can be canceled based on the DC offset cancel data.
本発明による他の可変利得制御回路は、アナログ的なDCオフセットキャンセル回路および増幅器出力をマスクしてDCレベルを保持するマスクホールド回路を備えた可変利得増幅器であって、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路である。この可変利得増幅器では、PGAデータ生成手段が、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得および前記マスクホールド回路の動作を制御するPGAデータを生成する。制御手段は、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセットと所定のしきい値との比較の結果により、前記マスクホールド回路によるマスク処理の要否を決定するとともに、所定のタイミングでPGAデータが切り替わるようにタイミングを制御し、前記比較の結果に基づいて前記DCオフセットキャンセル回路のDCオフセットキャンセル動作のON/OFF判断を行い、前記DCオフセットがしきい値を越える場合のみに一時的に前記DCオフセットキャンセル回路によるDCオフセットの収束を早め、かつ、当該期間の増幅器出力を所定の時間マスクする動作を行なうように前記PGAデータ生成手段を制御する。 Another variable gain control circuit according to the present invention is a variable gain amplifier provided with an analog DC offset cancel circuit and a mask hold circuit that masks the output of the amplifier and holds the DC level. Is a variable gain control circuit that performs AGC control of a variable gain amplifier including a plurality of stages of amplifiers for which is set. In this variable gain amplifier, the PGA data generation means includes a level detection means for detecting a current amplifier output level, and a variable gain amplifier corresponding to a difference between the current amplifier output level and a predetermined amplifier output level. PGA data for controlling the gain and the operation of the mask hold circuit is generated. The control means includes a DC offset of the amplifier output generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data, and a predetermined threshold value. Based on the comparison result, whether or not mask processing by the mask hold circuit is necessary is determined, the timing is controlled so that the PGA data is switched at a predetermined timing, and the DC offset of the DC offset cancel circuit is determined based on the comparison result. The cancel operation is turned ON / OFF, and only when the DC offset exceeds a threshold value, the DC offset cancel circuit temporarily accelerates the convergence of the DC offset, and the amplifier output during the period is masked for a predetermined time. The PGA data generation means is controlled so as to perform the operation.
この構成では、大きなDCオフセット成分が発生しない時には、マスクホールド回路をオフとしてそのまま増幅信号を出力し、大きなDCオフセット成分が発生する場合に限り、DCオフセットの収束を早め、かつこの期間の増幅器出力においてマスクするようにする。このようにすることで、この可変利得増幅器および可変利得制御回路が受信装置に使用された場合に、受信データの欠落する頻度を下げ、トータルとしての受信機のBER/BLERの劣化を防止することができる。 In this configuration, when a large DC offset component is not generated, the mask hold circuit is turned off and an amplified signal is output as it is. Only when a large DC offset component is generated, convergence of the DC offset is accelerated and the amplifier output during this period is output. To mask. In this way, when this variable gain amplifier and variable gain control circuit are used in a receiving device, the frequency of reception data loss is reduced, and deterioration of the BER / BLER of the receiver as a whole is prevented. Can do.
本発明によるさらに他の可変利得制御回路は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各アンプの利得切り替え制御を行うことを特徴とする。 Still another variable gain control circuit according to the present invention is a variable gain control circuit that performs AGC control of a variable gain amplifier composed of a plurality of stages of amplifiers whose gains are discretely set by the PGA method. It is characterized in that the gain switching of each amplifier is controlled so that the gain switching of each stage amplifier has a hysteresis.
このように各アンプの利得切り替えにヒステリシスを導入することにより、ステップ的なDCオフセット成分が発生する点つまり、可変利得増幅器の利得が離散的に切り替わる頻度が大幅に低減される。 By introducing hysteresis in the gain switching of each amplifier as described above, the point at which a stepped DC offset component is generated, that is, the frequency at which the gain of the variable gain amplifier is switched discretely is greatly reduced.
前記ヒステリシス制御を導入した可変利得制御回路において、前記可変利得増幅器の複数段のアンプのうち最小の可変範囲を担当するアンプの可変範囲を拡張することが望ましい。これにより、ヒステリシス制御に伴うトータルの利得制御を従来と同様に円滑に行える。 In the variable gain control circuit in which the hysteresis control is introduced, it is desirable that the variable range of the amplifier in charge of the minimum variable range among a plurality of amplifiers of the variable gain amplifier is extended. Thereby, the total gain control accompanying the hysteresis control can be performed smoothly as in the conventional case.
本発明は更に上記各可変利得制御回路を用いた受信装置を提供する。 The present invention further provides a receiving apparatus using each of the variable gain control circuits described above.
例えば、本発明による一受信装置は、移動体通信システムに用いられる受信機内の可変利得増幅器に対してPGA方式のAGC制御を行う受信装置であって、PGA方式で離散的に利得が設定される複数段のアンプからなる可変利得増幅器と、現在の受信信号レベルを演算する受信信号レベル演算器と、現在の受信信号レベルと予め定められた受信信号レベルとの差分に対応してPGAデータが格納されているPGA制御データテーブルと、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう前記可変利得増幅器最終段でのDCオフセット電圧に対応したディジタルデータが予め書き込まれているDCオフセットキャンセルテーブルと、前記PGA制御データテーブルを参照して前記可変利得増幅器の複数段のアンプを制御するPGAデータを生成するとともに、前記DCオフセットキャンセルテーブルを参照してDCオフセットキャンセルデータを生成するPGA制御処理部と、前記DCオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するD/Aコンバータとを備えたことを特徴とする。 For example, one receiving apparatus according to the present invention is a receiving apparatus that performs PGA AGC control on a variable gain amplifier in a receiver used in a mobile communication system, and gains are discretely set by the PGA system. PGA data is stored corresponding to the difference between the current received signal level and a predetermined received signal level, a variable gain amplifier comprising a plurality of stages of amplifiers, a received signal level calculator for calculating the current received signal level DC offset voltage at the last stage of the variable gain amplifier that occurs when the gain is discretely switched from the currently set PGA data to the next scheduled PGA data. Refer to the DC offset cancellation table in which digital data corresponding to the above is written in advance and the PGA control data table. Generating PGA data for controlling a plurality of amplifiers of the variable gain amplifier, and generating a DC offset cancel data by referring to the DC offset cancel table; and analogizing the DC offset cancel data A D / A converter that converts the voltage into a voltage and adds it to the output of the variable gain amplifier.
この構成により、複数段で構成されるPGA方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生する、S/Nを劣化させるステップ的なDCオフセット成分をキャンセルすることができる。 With this configuration, a stepwise DC offset component that degrades S / N, which occurs when the gain of each stage of the PGA variable gain amplifier composed of a plurality of stages switches discretely and greatly, is canceled. Can do.
上記受信装置において、より具体的には、前記PGA制御処理部は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間経過後から受信データとして取り込む。 In the receiving apparatus, more specifically, the PGA control processing unit switches the PGA data at the head of the slot using the receiving slot timing obtained from the baseband signal processing unit separately provided in the receiving apparatus. Thus, when the received signal level calculator performs reception level averaging processing, the received signal level is taken in after a time that can be set by an arbitrary parameter.
本発明の一形態において、前記PGA制御処理部では、電源投入時のPGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記PGA制御データテーブルおよび前記DCオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定する。これによりテーブルサイズが低減される。 In one embodiment of the present invention, the PGA control processing unit sets a half value of the maximum gain of the variable gain amplifier as an initial value of the PGA data at power-on, and the PGA control data table and the DC offset cancellation table Are limited to a case where the gain increase value is half the maximum gain and a case where the gain of each stage of the amplifier is switched discretely and greatly by the variable gain amplifier. This reduces the table size.
本発明によれば、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、利得切り替え時に発生するDCオフセットの影響を低減することができる。 According to the present invention, in a variable gain control circuit that performs AGC control of a variable gain amplifier composed of a plurality of amplifiers whose gains are discretely set by the PGA method, the influence of a DC offset generated at the time of gain switching is reduced. be able to.
特に、受信機内の可変利得増幅器に対してPGA方式を用いて利得切り替えを行う受信装置に適用した場合には、従来から問題となっていた各段のPGAの利得が離散的に切り替わる時にS/Nを劣化させるステップ的なDCオフセット成分が発生してしまうという問題点とその際に発生する大きなグリッチ成分がAGC制御動作に不具合を生じさせるという問題点を解消または軽減することができる。 In particular, when the present invention is applied to a receiving apparatus that performs gain switching using a PGA method for a variable gain amplifier in a receiver, when the gain of each stage of PGA, which has been a problem in the past, is switched discretely, S / It is possible to solve or alleviate the problem that a stepwise DC offset component that degrades N occurs and the large glitch component that occurs at that time causes a problem in the AGC control operation.
また、従来、拡散率が(SF=4)などの小さい場合にダウンリンクDPCHの信号のシンボルデータを一部、欠落してしまうという問題点を解消または軽減することができる。 Further, it is possible to eliminate or reduce the problem that a part of the symbol data of the downlink DPCH signal is lost when the spreading factor is small (SF = 4).
以上のように、PGA方式が抱える欠点を克服することによって、特に、DS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機のAGC制御方法として、部品ばらつきや温度ばらつきの影響を受けにくく、IQそれぞれの利得設定が高精度に実現可能である等の利点を十分生かすことができ、受信特性の良い受信機を実現することができる。 As described above, by overcoming the drawbacks of the PGA system, the AGC control method of the direct conversion receiver used in the DS-CDMA mobile communication system is not easily affected by component variations and temperature variations. Advantages such as that each IQ gain setting can be realized with high accuracy can be fully utilized, and a receiver having good reception characteristics can be realized.
<第1の実施の形態>
本発明の第1の実施の形態の原理は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分を、システムとしてディジタル的にキャンセルすることで、アナログ的なオフセットキャンセル動作の問題点を解決でき、AGC制御を理想的に実現できるという考え方に基づくものである。
<First Embodiment>
The principle of the first embodiment of the present invention is that an analog offset cancellation is performed by digitally canceling a stepped DC offset component generated by digitally setting a gain by the PGA method. This is based on the idea that the problem of operation can be solved and AGC control can be ideally realized.
以下に本発明の第1の実施の形態について、図面を参照して説明する。 A first embodiment of the present invention will be described below with reference to the drawings.
図6は、本発明の第1の実施の形態に係る、DS−CDMA方式移動体通信システムにおいてPGA方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図6において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。差動増幅された信号は直流成分をCカットされた後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートされる。この際、局部発振器304からのLO信号をディバイダ303により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれLPF305により、隣接するチャネルなどの妨害波の信号電力が除去され、希望波信号のみが抽出される。続いて設定された3線シリアルディジタルデータ312がPGA制御回路311によりデコードされ、ベースバンドアンプ306の利得を離散的に切り替えることでベースバンド信号が増幅される。LPF307は、送信側での50%ロールオフ特性ダウンリンク信号を、卜ータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部&パスサーチ部319へと送られて、ここでは記述されていないが、RAKE合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。
FIG. 6 is a block diagram showing a configuration of a receiving apparatus when a PGA direct conversion receiver is used in the DS-CDMA mobile communication system according to the first embodiment of the present invention. In FIG. 6, as described above in the prior art, the signal received from the external antenna of the terminal is differentially amplified by the
ここで本発明でのPGA方式を用いたAGC制御方法について詳細に説明する。 Here, the AGC control method using the PGA method in the present invention will be described in detail.
A/Dコンバータ308により量子化されたIQベースバンド信号は、フィンガー処理部&パスサーチ部319での処理と並行して、受信信号レベル演算器314においてディジタル信号処理される。受信信号レベル演算器314では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてPGA制御処理部315において、任意に設定できる平均化時間で上記処理を行う。PGA制御処理部315は例えばディジタル信号プロセッサ(DSP)により構成することができる。このパラメータはシミュレーションや実測データに基づいて設定される。
The IQ baseband signal quantized by the A /
PGA制御処理部315では、A/Dコンバータ308で最適入力レベルとなるように、予め定めておいた受信信号レベルの値と受信信号レベル演算器314で演算された現在の受信レベルとを比較し、その比較結果に応じて最適となるPGAデータをPGA制御データテーブル317より選択し、PGAデータ生成器318に送る。PGAデータ生成器318は、受け取ったデータに対してアドレスビットなどその他のビットを付加し、PGA制御回路311に与えるべき3線シリアルディジタルデータ312を生成する。
The PGA
図9にPGA制御データテーブル317の構成例を示す。このテーブルは、受信信号レベルの現在値と最適値の差分に対して採用すべきPGAデータを予め定めたものである。図中のテーブル値は便宜上変数で示してあるが実際には具体的な数値である(後述する他のテーブルの図についても同様)。 FIG. 9 shows a configuration example of the PGA control data table 317. This table predetermines PGA data to be adopted for the difference between the current value of the received signal level and the optimum value. Although the table values in the figure are shown as variables for convenience, they are actually specific numerical values (the same applies to other table figures described later).
ここで、ベースバンドアンプ306の最大利得が80dBであると仮定した時に、電源投入時からの最初のAGC初期引き込みの動作を考える。この場合には初期セルサーチの動作となるので基地局から常に送信されているP−SCH、S−SCH、P−CPICHを受信できることが必要となる。PGA制御処理部315では、PGAデータの初期値としてベースバンドアンプ306の最大利得の半分である40dBを設定する。この時、受信信号レベル演算器314において演算された受信信号レベルが予め定めておいた受信信号レベルの値と比較して大きければ利得をその分下げ、小さければ利得をその分上げる。
Here, when it is assumed that the maximum gain of the
つまり、PGA制御データテーブル317のPGAデータは、最大でも、利得の変化量が前記最大利得の半分の値(40dB)に相当するPGAデータに限定することができる。一方、実際の移動体通信環境ではレイリーフェージングにより瞬時受信レベルは、20〜30dB近く変動するが、前述したように受信信号レベル演算器314では、この影響を取り除くために平均化処理を行っているので問題ない。
That is, the PGA data in the PGA control data table 317 can be limited to PGA data whose gain change amount corresponds to a half value (40 dB) of the maximum gain. On the other hand, in an actual mobile communication environment, the instantaneous reception level varies by nearly 20 to 30 dB due to Rayleigh fading, but as described above, the reception
一方、DCオフセットキャンセルテーブル316には、図10にその構成例を示すように、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう最終段でのDCオフセット電圧に対応したディジタルデータが予め書き込まれている。PGA制御処理部315では、現在設定しているPGAデータと次に設定するPGAデータがともに認識されているので、DCオフセットキャンセルテーブル316を参照することにより最適なDCオフセットキャンセルデータを選択して、D/Aコンバータ313に送る。D/Aコンバータ313は、DCオフセットキャンセルデータをアナログ電圧に変換して、ダイレクトコンバージョン受信機のIQ出力信号に加算する。
On the other hand, the DC offset cancellation table 316 is generated when the gain is discretely switched from the currently set PGA data to the next scheduled PGA data, as shown in FIG. Digital data corresponding to the DC offset voltage at the final stage is written in advance. Since the PGA
ここで、PGA制御処理部315では、フィンガー処理部&パスサーチ部319から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御する。しかし、3線シリアルディジタルデータ312をPGA制御回路311でデコードして、ベースバンドアンプ306の利得を離散的に切り替えるという一連の動作はアナログ回路で行われるので、IQ出力で発生するDCオフセット電圧のタイミングは微妙に異なり、D/Aコンバータ313からのDCオフセットキャンセル電圧と完全に同期をとることは困難である。そのため、わずかではあるがキャンセルできないグリッチ成分が発生してしまう。これについては、受信信号レベル演算器314において受信レベルの平均化処理を行う際に、このグリッチ成分を含まないように数十ns後から受信データとして取り込むようにすることで解決できる。仮に拡散率(SF)=4のDPCH信号を受信していたとしても、前述したように、1シンボルのデータ長は約1μs強なので、従来技術と比べても受信データをほとんど欠落することなく、S/Nを劣化させるPGA方式に起因するステップ的なDCオフセット成分を除去することができる。なお、この受信データ取り込み開始前の経過時間の値は予め任意にPGA制御処理部315にパラメータとして設定できるものとする。上記の一連の動作におけるIQ出力波形を図7に示す。
Here, the PGA
再度、DCオフセットキャンセルテーブル316について検討する。前述したようにDCオフセットキャンセルテーブル316には、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう最終段でのDCオフセット電圧に対応したディジタルデータを予め書き込んでおく必要がある。このテーブルの内容として、PGAの任意のデータから任意のデータヘと変化するすべての場合を書き込んだとするとかなりのデータ量となる。また、そのテーブルを作成するのにも相当数の測定が必要となってしまう。しかし、実際には予め書き込む必要のあるデータ量はかなり削減することができる。これについて、以下に説明を行う。 Again, the DC offset cancellation table 316 will be examined. As described above, the DC offset cancel table 316 indicates the DC offset voltage at the final stage that is generated when the gain is discretely switched from the currently set PGA data to the next scheduled PGA data. It is necessary to write corresponding digital data in advance. As the contents of this table, if all cases where arbitrary data of PGA changes to arbitrary data are written, the amount of data becomes considerable. Also, a considerable number of measurements are required to create the table. However, in practice, the amount of data that needs to be written in advance can be considerably reduced. This will be described below.
前述したように、ベースバンドアンプを構成する差動アンプ列でのトランジスタペアのばらつきに起因してステップ的なDCオフセットが発生する。そのため、図8のグラフに示すように、トータルの利得が下がる場合には、最終段でのDCオフセット電圧の変動量はほとんど変化しない。つまりトータルの利得が上がる場合についてのみ考慮すればよい。したがって、図10のDCオフセットキャンセルテーブル316には現PGAデータより次PGAデータが大きい場合についてのみ書き込めばよい。また、PGA制御データテーブル317の場合と同様、テーブルに書き込むべきPGAデータは、最大でも、前記最大利得の半分の値(40dB)に相当するデータまでに限定することができる。 As described above, a stepwise DC offset is generated due to the variation of transistor pairs in the differential amplifier row constituting the baseband amplifier. Therefore, as shown in the graph of FIG. 8, when the total gain decreases, the fluctuation amount of the DC offset voltage at the final stage hardly changes. That is, it is only necessary to consider the case where the total gain increases. Therefore, it is only necessary to write in the DC offset cancel table 316 of FIG. 10 when the next PGA data is larger than the current PGA data. As in the case of the PGA control data table 317, the PGA data to be written to the table can be limited to data corresponding to half the maximum gain (40 dB) at the maximum.
図11はDCオフセットキャンセルテーブル316の他の構成例を示している。この例では、テーブル316aと316bとを併用する。図8のグラフで分かるように利得の増加量に応じてDCオフセット量が定まるとすれば、DCオフセットキャンセルテーブル316aは図10のDCオフセットキャンセルテーブル316のように現PGAデータと次PGAデータとで参照するのではなく、現PGAデータと次PGAデータの差分で参照する構成とすることができる。この場合、テーブルのエントリ数を大幅に削減することができる。但し、上述したような少数ながら特定の現PGAデータと次PGAデータの組み合わせでは例外的に大きなDCオフセットが生じる場合がありうる。すなわち、PGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替える方式では、利得を1dB変化させた時でも最終段でかなり大きなDCオフセットが発生してしまう場合が存在する。この現象は複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる時であり、例えば、図3において初段のPGAアンプが0dBから20dBに切り替わる場合などの限定された場合にのみ発生する現象である。これに対しては、そのような組み合わせに対するオフセットキャンセル量を別途定めたテーブル316bで対処することができる。このような特定の現PGAデータと次PGAデータの組み合わせおよびそのときのDCオフセット量は予め実測することで分かっており、テーブル316bに組み込んでおくことができる。
FIG. 11 shows another configuration example of the DC offset cancellation table 316. In this example, the tables 316a and 316b are used together. As can be seen from the graph of FIG. 8, if the DC offset amount is determined according to the gain increase amount, the DC offset cancellation table 316a includes the current PGA data and the next PGA data as in the DC offset cancellation table 316 of FIG. Instead of referencing, it may be configured to refer to the difference between the current PGA data and the next PGA data. In this case, the number of entries in the table can be greatly reduced. However, there may be an exceptionally large DC offset in the combination of specific current PGA data and next PGA data although the number is small as described above. That is, in the method of decoding by the
以上より、DCオフセットキャンセルテーブル316に予め書き込んでおくべきデータ数は上述したようにかなり削減することができる。 As described above, the number of data to be written in advance in the DC offset cancellation table 316 can be considerably reduced as described above.
<第2の実施の形態>
本発明の第2の実施の形態は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分に対して、従来技術のアナログ的なDCオフセットキャンセル動作が抱える問題点を解決するための適切な対処方法を提案したものである。
<Second Embodiment>
The second embodiment of the present invention has a problem that the conventional analog DC offset cancel operation has a problem with respect to the stepped DC offset component generated by setting the gain digitally by the PGA method. It proposes an appropriate coping method to solve.
以下に本発明の第2の実施の形態について、図面を参照して説明する。 Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
図12は本発明における第2の実施の形態に係り、DS−CDMA方式移動体通信システムにおいてPGA方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図12において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。直流成分をCカットした後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器304からのLO信号をディバイダ303により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれLPF305により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。
FIG. 12 is a block diagram showing a configuration of a receiving apparatus when a PGA direct conversion receiver is used in a DS-CDMA mobile communication system according to the second embodiment of the present invention. In FIG. 12, as described above in the prior art, the signal received from the external antenna of the terminal is differentially amplified by the
続いて3線シリアルディジタルデータ312を設定し、これをPGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替えることによりべースバンド信号を増幅する。LPF307は送信側での50%ロールオフ特性ダウンリンク信号を、トータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部&パスサーチ部319へと送られて、ここでは記述されていないがRAKE合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。また、この量子化された信号は、フィンガー処理部&パスサーチ部319での処理と並行して、受信信号レベル演算器314においてディジタル信号処理される。受信信号レベル演算器314では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてPGA制御処理部315において、任意に設定できる平均化時間で上記処理を行う。このパラメータはシミュレーションや実測データに基づいて設定される。ここまでの動作は、第1の実施の形態と同様である。なお、3線シリアルディジタルデータ312はPGA制御処理部315の指示に応じてPGAデータ生成部318が生成する。第2の実施の形態においても第1の実施の形態と同様にPGA制御データテーブル317が用いられる。
Subsequently, the 3-wire serial
図12の回路では、従来技術と同様にDCオフセットキャンセラー回路310を有するとともに、ベースバンドアンプ306の後段にマスクホールド回路320を有する。このマスクホールド回路320は、ベースバンドアンプ306から出力されるIQ信号データをマスクしてDCレベルを保持する機能を有する。
The circuit shown in FIG. 12 has a DC offset
ここで第2の実施の形態のしくみについて説明する。 Here, the mechanism of the second embodiment will be described.
PGA方式を用いたダイレクトコンバージョン受信機の問題点は、前述したようにS/Nを劣化させるステップ的なDCオフセット成分と、A/Dコンバータ308を飽和させてしまいAGC制御動作に問題を生じさせる大きなグリッチ成分である。一方、従来技術のように、LPFのカットオフ周波数を例えば、約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早め、かつこの10μsの期間のIQ信号データを出力においてマスクする場合には、拡散率(SF)=4の場合に受信データ信号の欠落という問題がおきる。そこで第2の実施の形態では、S/Nを劣化させるような大きなDCオフセット成分が発生しない時には、マスクホールド回路320をオフとしてそのままIQ信号を出力し、S/Nを劣化させる大きなDCオフセット成分が発生する場合に限り、従来技術と同様にLPFのカットオフ周波数を約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早め、かつこの10μsの期間のIQ信号データを出力においてマスクするようにする。このようにすることで、受信データの欠落する頻度を下げ、トータルとしての受信機のBER/BLERの劣化を防止する。
The problem with the direct conversion receiver using the PGA method is that, as described above, the stepped DC offset component that degrades the S / N and the A /
前述したように、大きなステップ的なDCオフセットが発生するのは、トータルの利得が上がる場合、および、複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合などの限定された場合にのみ発生する現象である。 As described above, a large stepwise DC offset occurs when the total gain increases, and when the gain of the amplifier at each stage is discrete in the PGA baseband amplifier section composed of a plurality of stages. This is a phenomenon that occurs only in a limited case, such as when a large switching occurs.
そのため、予め実測することで、ステップ的なDCオフセット変動データとそれによりS/Nを劣化させるDCオフセットのしきい値を把握することができる。PGA制御処理部315では、現在設定しているPGAデータと次に設定するPGAデータがともに認識されているので、そのようなしきい値を超えるDCオフセットが発生する現PGAデータと次PGAデータの組み合わせを図13に示すようなマスク有効化テーブル321に記憶しておく。PGA制御処理部315は、PGAデータの変更時に、マスク有効化テーブル321を参照して従来技術のアナログ的なDCオフセットキャンセル動作のON/OFFを行うとともに、PGAデータ生成器318においてON/OFFフラグを付加して3線シリアルディジタルデータ312を生成する。この3線シリアルPGAデータ312は、ダイレクトコンバージョン受信機内部に搭載されたPGA制御回路311でデコードされ、上記マスク有効化テーブル321に記憶された組み合わせの場合にのみON/OFFフラグをONとしてマスク処理を有効化し、それ以外の組み合わせについてはON/OFFフラグをOFFとしてマスク処理を無効化する。
Therefore, stepwise DC offset fluctuation data and the DC offset threshold value that degrades the S / N can be grasped by actually measuring in advance. Since the PGA
なお、マスク有効化テーブル321の代わりに図10に示したDCオフセットキャンセルテーブル316を用いて、PGA制御処理部315がそのテーブル参照により得られたオフセットキャンセル量(オフセット量と等価)をしきい値と比較してマスク処理の要否を判断するようにしてもよい。この場合、具体的には、PGA制御処理部315でのしきい値判定により、従来技術のアナログ的なDCオフセットキャンセル動作のON/OFFを行うとともに、PGAデータ生成器318においてON/OFFフラグを付加してPGAデータを生成する。また、現PGAデータと次PGAデータに対応して予めフラグの値(1または0)をテーブルに保持しておき、PGA制御処理部315がこれを参照してフラグの値を得るようにしてもよい。さらに、マスク有効化テーブル321はマスクを有効化する場合の現PGAデータと次PGAデータの組み合わせを記憶したが、逆に、マスクを無効化する場合のPGAデータの組み合わせを記憶するマスク無効化テーブル(図示せず)であってもよい。本明細書ではマスク有効化テーブルとマスク無効化テーブルを総称してマスクテーブルと呼ぶ。
Note that the DC offset cancel table 316 shown in FIG. 10 is used instead of the mask validation table 321, and the offset cancel amount (equivalent to the offset amount) obtained by the PGA
また、AGC制御動作に問題を生じさせる大きなグリッチ成分は、通常、大きなステップ的なDCオフセットとともに発生するので、前述したように、従来技術と同様にLPFのカットオフ周波数を約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早めている間、この10μsの期間のIQ信号データを出力においてマスクすることで対処することができる。 In addition, since a large glitch component that causes a problem in the AGC control operation is usually generated with a large stepped DC offset, as described above, the cutoff frequency of the LPF is set to 100 k to about 10 μs as in the prior art. This can be dealt with by masking the IQ signal data during the period of 10 μs in the output while temporarily raising the DC offset to about 200 kHz.
<第3の実施の形態>
続いて、本発明の第3の実施の形態について説明する。本実施の形態では、S/Nを劣化させる元々の原因であるステップ的なDCオフセット成分が発生する頻度を下げるしくみを導入する。
<Third Embodiment>
Subsequently, a third embodiment of the present invention will be described. In the present embodiment, a mechanism for reducing the frequency at which a stepwise DC offset component, which is the original cause of deteriorating S / N, is introduced.
本実施の形態での考え方は次のとおりである。実際の移動体通信環境において1回のPGAデータ設定でベースバンドアンプ部のトータルの利得が大きく増加する頻度は、前述したように受信信号レベル演算器314において平均化処理を行っているため、頻繁には起こらない。そのため実際に問題になるのは、卜ータルの利得として数dB程度の変化である。これよりS/Nを劣化させるステップ的なDCオフセット成分が発生するのは、図3において前述したような複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合である。
The idea in the present embodiment is as follows. In the actual mobile communication environment, the frequency at which the total gain of the baseband amplifier unit greatly increases with one PGA data setting is frequently performed because the reception
そこで、本願発明者は、トータルの利得がそのような数dB程度変化する場合に、従来に比べてより大きな利得変化量まで各段のアンプの利得の切り替えが起こらないようにするため、各段のPGAの利得が離散的に切り替わる点にヒステリシス特性をもたせるようにすることに想到した。 Therefore, the inventor of the present application does not switch the gains of the amplifiers in each stage until the gain change amount is larger than that in the conventional case when the total gain changes by about several dB. The present inventors have conceived of providing hysteresis characteristics at the point where the gains of the PGAs are discretely switched.
図14に、第3の実施の形態におけるPGAベースバンドアンプ部の構成例を示す。この例では、4段のアンプからなるPGAでベースバンドアンプ部が構成され、全利得範囲が72dBであるとする。例えば、PGA1は10/15/20dBの離散的利得切り替え、PGA2は−20/−10/1/10/15dBの離散的利得切り替え、PGA3は1dBステップでの1〜24dBの利得切り替え、PGA4は1/−14/−1/−15/9/4dBの離散的利得切り替えをそれぞれ行うものと仮定する。この場合、従来の制御方法であれば、1dBステップ可変で0dBから72dBまでのトータル利得変化のためには図15−Aに示すような各段の利得切り替えが行われる。図のグラフの横軸はPGAデータに相当する制御ワードであり、ここでは1ワード1dBきざみとなっている。
FIG. 14 shows a configuration example of the PGA baseband amplifier unit in the third embodiment. In this example, it is assumed that the baseband amplifier unit is configured by a PGA including four stages of amplifiers, and the total gain range is 72 dB. For example, PGA1 has a discrete gain switch of 10/15/20 dB, PGA2 has a discrete gain switch of −20 / −10 / 1/10/15 dB, PGA3 has a gain switch of 1 to 24 dB in 1 dB steps, and PGA4 has a 1 Assume that discrete gain switching of / -14 / -1 / -15 / 9/4 dB is performed. In this case, according to the conventional control method, gain switching at each stage as shown in FIG. 15-A is performed in order to change the total gain from 0 dB to 72 dB with variable 1 dB steps. The horizontal axis of the graph in the figure is a control word corresponding to the PGA data, and here is in steps of 1
ここで、仮にベースバンドアンプ306において、1dBステップで切り替わるPGA3の利得範囲を6dB分拡張して1〜30dBに広げ、各段のPGAの利得が離散的に切り替わる点にヒステリシス幅6dBをもたせる。この場合も図15−Bに示されるようにトータルの利得範囲としては、図15−Aと同様に1dBステップ可変のベースバンドアンプ部として構成される。ヒステリシスとは、利得切り替え制御の経路が往と復で異なることを意味し、現状の状態からの変化を極力拒否する側の経路を採るような制御を行う。例えば、PGA2の例では、トータル利得を0dB側から上昇させる場合、従来では12dBで利得が−20dBから−10dBに切り替わる。他のPGA1,3,4もこれに連動して利得が切り替わる。(なお、PGA3は最小単位1dBの変化を担当しているので、トータル利得の切り替え時には常に切り替わる。)逆向きの変化時も同様である。すなわち、例えばトータル利得が24dBから減少していく場合、12dBで全PGAの利得が切り替わる。したがって、12dBあたりでトータル利得の比較的小さい変動が生じた場合、頻繁に全段の利得切り替えが生じることになる。他の複数段同時切り替えが生じるトータル利得の点についても同様である。
Here, in the
しかし、ヒステリシス制御では、図15−Bの例で考えれば、トータル利得が0dB側から12dBを超えて上昇していく場合、ヒステリシスの恩恵によりトータル利得が18dBまではPGA1,2,4の利得切り替えは起こらない。その間の利得上昇分(6dB)は、利得変化範囲が拡張されたPGA3が担当する。PGA3のみの逐次の1dBの利得変化では問題となるような大きなDCオフセットは生じない。勿論、トータル利得がさらに上昇して18dBを超えれば、全段の利得変化が生じるが、6dB分の余裕のために複数のPGA同時変化が生じる頻度は低減される。逆向きの変化でも同様である。例えばトータル利得24dBから18dBまで減少してもPGA1,2,4の利得切り替えは起こらず、12dBより下がって初めて全段の利得切り替えが生じる。
However, in the hysteresis control, considering the example of FIG. 15-B, when the total gain increases from the 0 dB side by over 12 dB, the gain switching of the
このように、各段の利得切り替えにヒステリシスを導入することにより、S/Nを劣化させるステップ的なDCオフセット成分が発生する点つまり、PGAの利得が離散的に切り替わる頻度が大幅に低減される。このPGAベースバンドアンプ部のヒステリシス幅の設定は、6dBに限るものではなく、PGA制御処理部315で予め任意の値に設定することが可能であり、PGAデータ設定器318において、設定バラメータ値として3線シリアルPGAデータ列312で送信される。PGA制御回路311では、このPGAデータ列をデコードし、パラメータ値を認識することでベースバンドアンプ306の利得を離散的に切り替える際に、設定したヒステリシス幅をもって切り替えることができる。上記の動作を実行することで元々の原因であるS/Nを劣化させるステップ的なDCオフセット成分が発生する頻度を下げることができる。
In this way, by introducing hysteresis in gain switching at each stage, a stepwise DC offset component that degrades S / N occurs, that is, the frequency at which the gain of the PGA is switched discretely is greatly reduced. . The setting of the hysteresis width of the PGA baseband amplifier unit is not limited to 6 dB, and can be set to an arbitrary value in advance by the PGA
このように第3の実施の形態では、マスク処理により元々の原因であるS/Nを劣化させるステップ的なDCオフセット成分が発生する頻度を下げることでトータルとしての受信機のBER/BLERの劣化を防ぐことができる。この実施の形態は、上述した第1および第2の実施の形態とは独立に単独で採用しうるが、組み合わせて使用することも可能である。 As described above, in the third embodiment, the deterioration of the BER / BLER of the receiver as a total is reduced by reducing the frequency at which a stepwise DC offset component that degrades the original S / N due to mask processing is generated. Can be prevented. This embodiment can be employed independently of the first and second embodiments described above, but can also be used in combination.
300…RF IC、301…低雑音増幅器、302…直交ミキサ、304…局部発振器、303…ディバイダ、306…ベースバンドアンプ、308…A/Dコンバータ、309…アナログ電圧信号、310…DCオフセットキャンセラー回路、311…制御回路、312…3線シリアルディジタルデータ、313…コンバータ、314…受信信号レベル演算器、315…制御処理部、316,316a,316b…DCオフセットキャンセルテーブル、316a…オフセットキャンセルテーブル、317…制御データテーブル、318…データ生成器、319…フィンガー処理部&パスサーチ部、320…マスクホールド回路、321…マスク有効化テーブル
DESCRIPTION OF
Claims (10)
現在の増幅器出力レベルを検出するレベル検出手段と、
現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に基づいて前記可変利得増幅器の利得を制御するPGAデータを生成するPGAデータ生成手段と、
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成する制御手段と、
生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段と、
前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う手段と、
を備えた可変利得制御回路。 In a variable gain control circuit that performs AGC control of a variable gain amplifier composed of a plurality of amplifiers whose gains are discretely set by the PGA method,
Level detection means for detecting the current amplifier output level;
PGA data generating means for generating PGA data for controlling the gain of the variable gain amplifier based on a difference between a current amplifier output level and a predetermined amplifier output level;
DC offset cancel data corresponding to the DC offset voltage of the amplifier output generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data is written in advance. A DC offset cancellation table,
Control means for referring to the DC offset cancellation table based on the currently set PGA data and the next scheduled PGA data and generating corresponding DC offset cancellation data;
Means for converting the generated DC offset cancellation data into an analog voltage and adding it to the amplifier output;
Means for performing gain switching control of each stage amplifier so as to have hysteresis in each gain switching of the plurality of stage amplifiers of the variable gain amplifier ;
A variable gain control circuit comprising:
現在の増幅器出力レベルを検出するレベル検出手段と、 Level detection means for detecting the current amplifier output level;
現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、 Gain control means for controlling the gain of the variable gain amplifier in response to a difference between a current amplifier output level and a predetermined amplifier output level;
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、 DC offset cancel data corresponding to the DC offset voltage of the amplifier output generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data is written in advance. A DC offset cancellation table,
現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成し、このDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のDCオフセットをキャンセルする手段と、 Based on the currently set PGA data and the next scheduled PGA data, the DC offset cancel table is referred to, corresponding DC offset cancel data is generated, and the DC offset cancel data is converted into an analog voltage. Means for canceling the DC offset of the amplifier output;
前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う手段と、 Means for performing gain switching control of each stage amplifier so as to have hysteresis in each gain switching of the plurality of stage amplifiers of the variable gain amplifier;
を備えた可変利得制御回路。 A variable gain control circuit comprising:
現在の受信信号レベルを演算する受信信号レベル演算器と、
現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
現在の受信信号レベルと予め定められた受信信号レベルとの差分に応じて前記可変利得増幅器の複数段のアンプを制御するPGAデータを生成するとともに、前記DCオフセットキャンセルテーブルを参照してDCオフセットキャンセルデータを生成する制御手段と、
前記DCオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するD/Aコンバータとを備え、
前記制御手段は、前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各段のアンプの利得切り替え制御を行う受信装置。 A variable gain amplifier composed of a plurality of amplifiers whose gains are discretely set by the PGA method;
A received signal level calculator for calculating the current received signal level;
DC offset cancel data corresponding to the DC offset voltage of the amplifier output generated when discretely switching the gain of the variable gain amplifier from the currently set PGA data to the next scheduled PGA data is written in advance. A DC offset cancellation table,
PGA data for controlling a plurality of amplifiers of the variable gain amplifier is generated according to a difference between a current received signal level and a predetermined received signal level, and DC offset cancellation is performed with reference to the DC offset cancellation table. Control means for generating data;
A D / A converter that converts the DC offset cancel data into an analog voltage and adds the analog voltage to the output of the variable gain amplifier;
The control means is a receiving device that performs gain switching control of each stage of the amplifier so that the gain switching of each of the plurality of stages of the variable gain amplifier has hysteresis.
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