JP4639810B2 - 半導体装置、基板製造方法および電子機器 - Google Patents
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Description
この発明は、基板内で光信号の伝送が可能な半導体装置およびそれを使用した電子機器に関する。詳しくは、この発明は、シリコン酸化膜上にシリコン単結晶膜を有する基板を備え、この基板のシリコン酸化膜は、第１および第２の傾斜部と、第１および第２の傾斜部の下端部を連結する連結部と、第１および第２の傾斜部の各上端部に接続した２つの接続部とを有し、この傾斜部分を光信号の通過路を構成する反射ミラーとして用いることによって、上面入射による基板内の光信号伝送を容易に行い得るようにした半導体装置等に係るものである。
従来、ＬＳＩ等の半導体チップ間の信号伝送は、基板配線を介した電気信号によりなされている。しかし、昨今のＭＰＵ(Micro Processing Unit)の高機能化に伴い、半導体チップ間にて必要とされるデータ授受量は著しく増大し、結果として様々な高周波問題が浮上している。
それらの代表的なものとして、ＲＣ(Register and Capacitor)信号遅延、インピーダンスミスマッチング、ＥＭＣ(ElectroMagnetic Comatibility)／ＥＭＩ(ElectroMagnetic Interference)、クロストーク等がある。従来、これらの問題を解決するため、配線位置の最適化、新素材開発などが行われてきた。
しかし近年、上述の配線位置の最適化、新素材開発等の効果は物理的限界に阻まれつつあり、今後システムの高機能化を実現するためには、単純な半導体チップの実装を前提としたボード構造そのものを見直す必要が生じてきている。例えば、以下に簡単に説明する、マルチチップモジュール（ＭＣＭ）化による微細配線結合、各種半導体チップのポリイミド樹脂などを用いた配線の二次元的な封止、一体化による電気配線結合、基板貼り合わせによる半導体チップの三次元結合などが開発されている。
・ＭＣＭ化による微細配線結合
高機能チップを、セラミック・シリコンなどの精密実装基板上に実装し、マザーボード（多層プリント基板）上では形成不可能である微細配線結合を実現する。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
高機能チップを、セラミック・シリコンなどの精密実装基板上に実装し、マザーボード（多層プリント基板）上では形成不可能である微細配線結合を実現する。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・各種半導体チップの封止、一体化による電気配線結合
各種半導体チップをポリイミド樹脂などを用いて二次元的に封止し、一体化し、その一体化された基板上にて微細配線結合を行う。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
各種半導体チップをポリイミド樹脂などを用いて二次元的に封止し、一体化し、その一体化された基板上にて微細配線結合を行う。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・半導体チップの三次元結合
各種半導体チップに貫通電極を設け、それぞれを貼り合わせることで積層構造とする。これによって、異種半導体チップ間の結線が物理的に短絡化され、結果として信号遅延などの問題が回避される。ただし、積層化による発熱量増加、半導体チップ間の熱応力などの問題が生じる。
各種半導体チップに貫通電極を設け、それぞれを貼り合わせることで積層構造とする。これによって、異種半導体チップ間の結線が物理的に短絡化され、結果として信号遅延などの問題が回避される。ただし、積層化による発熱量増加、半導体チップ間の熱応力などの問題が生じる。
また、信号授受の高速化および大容量化を実現するために、光配線による光伝送結合技術が開発されている（例えば、非特許文献１、非特許文献２参照）。半導体チップ間の信号伝送を光信号で行うことで、電気配線におけるようなＲＣ遅延の問題はなく、伝送速度を大幅に向上させることができる。また、半導体チップ間の信号伝送を光信号で行うことで、電磁波に関する対策を全く必要とせず、比較的自由な配線設計が可能となる。
半導体チップ間に対応する光配線技術には種々の方式がある。例えば、以下に簡単に説明する、アクティブインターポーザ方式、自由空間伝送方式、光コネクタ接続方式、光導波路埋め込み方式、表面実装方式などがある。
・アクティブインターポーザ方式（非特許文献１のｐ．１２５、図７参照）
これは、プリント配線基板（ボード）上に光導波路が実装されている。光素子は、トランシーバーモジュールの裏面に実装され、光導波路の４５°全反射ミラーに対し、精密に位置決めされている。利点としては、既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、構造が大掛かりなため、コストが高いこと、光軸合わせが困難であること、また電気伝送経路の短縮が困難であり、高周波伝送に不向きであることが挙げられる。
これは、プリント配線基板（ボード）上に光導波路が実装されている。光素子は、トランシーバーモジュールの裏面に実装され、光導波路の４５°全反射ミラーに対し、精密に位置決めされている。利点としては、既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、構造が大掛かりなため、コストが高いこと、光軸合わせが困難であること、また電気伝送経路の短縮が困難であり、高周波伝送に不向きであることが挙げられる。
・自由空間伝送方式（非特許文献１のｐ．１２３、図５参照）
これは、プリント配線基板の裏面に光配線基板（石英）を実装し、伝送基板内において光をジグザグに反射させ、信号を伝播させる。光素子アレイ＋自由空間伝送により、原理的には数千レベルの多チャンネル化が可能である。また、光軸合わせを容易にするため、数枚のレンズを組み合わせたハイブリッド光学系を構成している。利点としては、原理的には数千チャネルの多重伝送が可能であること、またハイブリッド光学系を構成しているため、光軸合わせが容易であることが挙げられる。また、懸案点としては、光配線基板が高価であること、反射による信号伝播のため、波形が乱れ易く、伝播損失が大きいこと、また新規開発技術が数多く盛り込まれているため、信頼性に関する実績がほとんど無いことが挙げられる。
これは、プリント配線基板の裏面に光配線基板（石英）を実装し、伝送基板内において光をジグザグに反射させ、信号を伝播させる。光素子アレイ＋自由空間伝送により、原理的には数千レベルの多チャンネル化が可能である。また、光軸合わせを容易にするため、数枚のレンズを組み合わせたハイブリッド光学系を構成している。利点としては、原理的には数千チャネルの多重伝送が可能であること、またハイブリッド光学系を構成しているため、光軸合わせが容易であることが挙げられる。また、懸案点としては、光配線基板が高価であること、反射による信号伝播のため、波形が乱れ易く、伝播損失が大きいこと、また新規開発技術が数多く盛り込まれているため、信頼性に関する実績がほとんど無いことが挙げられる。
・光コネクタ接続方式（非特許文献１のｐ．１２２、図４参照）
これは、ＬＳＩチップの周囲に小型光コネクタを配置し、ＬＳＩチップを実装した後、自由に光路を設定できる光伝送モジュールシステムである。利点としては、コネクタにより精度が保証されており、コストのかかる光軸合わせ工程が不要であること、光ファイバーを用いているため、プリント配線基板間などの中距離伝送が可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、コネクタモジュールの小型化に限界があり、半導体チップとコネクタ間における電気配線の短縮化が困難であること、高周波伝送用としては不向きであること、伝送媒体として光ファイバーを採用しているため、多バス化に限界が有ること、また構成部品数が多く、バス当たりのコストダウンが困難であることが挙げられる。
これは、ＬＳＩチップの周囲に小型光コネクタを配置し、ＬＳＩチップを実装した後、自由に光路を設定できる光伝送モジュールシステムである。利点としては、コネクタにより精度が保証されており、コストのかかる光軸合わせ工程が不要であること、光ファイバーを用いているため、プリント配線基板間などの中距離伝送が可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、コネクタモジュールの小型化に限界があり、半導体チップとコネクタ間における電気配線の短縮化が困難であること、高周波伝送用としては不向きであること、伝送媒体として光ファイバーを採用しているため、多バス化に限界が有ること、また構成部品数が多く、バス当たりのコストダウンが困難であることが挙げられる。
・光導波路埋め込み方式（非特許文献１のｐ１２４、図６参照）
これは、光導波路をプリント配線基板に埋め込み、既存のプリント配線基板の実装構造の形態を維持しながら光配線を設ける方法である。光路結合にマイクロレンズを採用し、光軸ズレ許容量を一般実装精度レベルまで緩和させている。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、またコリメート光結合により、一般実装精度での光軸合わせが可能であることが挙げられる。また、懸案点としては、光配線をプリント配線基板内に設けるため、プリント配線基板の製造やコストダウンが困難であること、光素子の放熱対策が不明であること、またプリント配線基板が脆弱であるため、レンズと光導波路間の光結合損失が変動する可能性が有ることが挙げられる。
これは、光導波路をプリント配線基板に埋め込み、既存のプリント配線基板の実装構造の形態を維持しながら光配線を設ける方法である。光路結合にマイクロレンズを採用し、光軸ズレ許容量を一般実装精度レベルまで緩和させている。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、またコリメート光結合により、一般実装精度での光軸合わせが可能であることが挙げられる。また、懸案点としては、光配線をプリント配線基板内に設けるため、プリント配線基板の製造やコストダウンが困難であること、光素子の放熱対策が不明であること、またプリント配線基板が脆弱であるため、レンズと光導波路間の光結合損失が変動する可能性が有ることが挙げられる。
・表面実装方式（非特許文献２参照）
これは、光素子を、ＬＳＩチップの裏面に直接貼り付けて機能させ、また、光導波路をプリント配線基板上に直接実装する方式である。既存のプリント配線基板の構造をそのまま維持し、光配線の併設が可能である。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、構造がシンプルであり、コストダウンが可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、光素子をＬＳＩチップに直接貼り付けるため、専用のＬＳＩチップの開発が必要であること、また光素子が高温のＬＳＩチップに直接貼り付けられているため、光素子の高温劣化が懸念されることが挙げられる。
これは、光素子を、ＬＳＩチップの裏面に直接貼り付けて機能させ、また、光導波路をプリント配線基板上に直接実装する方式である。既存のプリント配線基板の構造をそのまま維持し、光配線の併設が可能である。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、構造がシンプルであり、コストダウンが可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、光素子をＬＳＩチップに直接貼り付けるため、専用のＬＳＩチップの開発が必要であること、また光素子が高温のＬＳＩチップに直接貼り付けられているため、光素子の高温劣化が懸念されることが挙げられる。
日経エレクトロニクス、"光配線との遭遇"２００１年１２月３日の１２２頁〜１２５頁、図４〜図７
NTT R&D, vol.48, no.3, pp.271-280 (1999)
上述した各方式は、以下の第１〜第５の理由により、現状では決定力に欠けるものである。
第１に、既存のプリント配線基板の実装構造をそのまま利用できる構造ではないこと。すなわち、プリント配線基板上に光経路を直接積層する構造は、ベースとなるプリント配線基板自体が脆弱であるため、光軸ズレ等の問題が生じて現実的ではない。一方、これまで培われてきたプリント配線基板の構造に変更を加えると、性能、信頼性、高周波性能の確認などに膨大な労力を要する。従って、埋め込み型光導波路など、既存のプリント配線基板を流用できないシステム構造は望ましくない。
第１に、既存のプリント配線基板の実装構造をそのまま利用できる構造ではないこと。すなわち、プリント配線基板上に光経路を直接積層する構造は、ベースとなるプリント配線基板自体が脆弱であるため、光軸ズレ等の問題が生じて現実的ではない。一方、これまで培われてきたプリント配線基板の構造に変更を加えると、性能、信頼性、高周波性能の確認などに膨大な労力を要する。従って、埋め込み型光導波路など、既存のプリント配線基板を流用できないシステム構造は望ましくない。
第２に、既存の実装プロセスをそのまま利用できる構造ではないこと。一般に、光導波路などの光モジュールは高温プロセスに弱い。上記したようなプリント配線基板と光配線部が一体化した方式では、光モジュールが、はんだリフロー、アンダーフィル樹脂封止などの高温プロセスに曝されることになり、現実には実施が困難である。また、高温プロセスを考慮した材料や部品を採用しなくてはならず、大きな制約条件となる。
第３に、大掛かりな構造物を排除した構造ではないこと。すなわち、プリント配線基板の剛性が低いため、大掛かりな部品による光路構造は、外部応力により光軸ズレを引き起こし易い。従って、上述したようなアクティブインターポーザ方式によるポスト構造は、避けるべきである。
第４に、高密度化が可能な光配線構造ではないこと。すなわち、プリント配線基板上の半導体チップ間の光配線に特化すると、高密度化が不可能な光ファイバーは採用すべきではないと考えられる。光ファイバーを用いた光コネクタ接続方式などは、装置間通信に向けたシステムとして限定されたものとなる。
第５に、ＬＳＩチップ−光素子間の配線長を短くできる構造ではないこと。即ち、ＬＳＩチップ−光素子間の電気配線長を短絡化できない構造では、高周波信号が光素子に到達する前に劣化し、光変換の効果がなくなる。従って、この距離を短くできるシステム構造を構築する必要がある。
この発明の目的は、上面入射による基板内の光信号伝送を容易に行い得る半導体装置等を提供することにある。
この発明に係る半導体装置は、シリコン単結晶の基板と、該基板内に、前記基板を上部のシリコン単結晶膜と下部のシリコン単結晶部とに分割するように形成されたシリコン酸化膜であって、前記基板の表面に対して４５°傾斜し、対向して形成された第１および第２の傾斜部と、該第１および第２の傾斜部の下端部を連結する連結部と、前記第１および第２の傾斜部の各上端部に接続した２つの接続部とを有するシリコン酸化膜と、前記基板の表面から前記第１の傾斜部の下端部に貫通して形成された酸化シリコンの第１の光導波部と、前記基板の表面から前記第２の傾斜部の下端部に貫通して形成された酸化シリコンの第２の光導波部と、前記基板の上部に配置される発光手段と、該発光手段に装着されるコリメータレンズとを有し、前記第１の傾斜部と前記第２の傾斜部は、前記発光手段から照射される光信号の伝搬距離だけ隔てられており、前記光信号が、前記コリメータレンズ、前記第１の光導波部、前記第１の傾斜部、前記連結部、前記第２の傾斜部、および前記第２の光導波部の順に伝搬し、前記基板の表面に向かうように、前記コリメータレンズおよびこれらの各部が配置され、前記光信号は、前記第１の傾斜部において、該第１の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記連結部に伝播し、前記第２の傾斜部において、該第２の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記第２の光導波部に伝播するものである。
この発明に係る電子機器は、複数の電子部品と、該複数の電子部品に含まれる第１の電子部品と第２の電子部品が実装されたシリコン単結晶の基板と、該基板の上部に配置される発光手段と、該発光手段に装着されるコリメータレンズとを備え、前記基板内に、前記基板を上部のシリコン単結晶膜と下部のシリコン単結晶部とに分割するように形成されたシリコン酸化膜であって、前記基板の表面に対して４５°傾斜し、対向して形成された第１および第２の傾斜部と、該第１および第２の傾斜部の下端部を連結する連結部と、前記第１および第２の傾斜部の各上端部に接続した２つの接続部とを有するシリコン酸化膜と、前記基板の表面から前記第１の傾斜部の下端部に貫通して形成された酸化シリコンの第１の光導波部と、前記基板の表面から前記第２の傾斜部の下端部に貫通して形成された酸化シリコンの第２の光導波部とを有し、前記第１の傾斜部と前記第２の傾斜部は、前記発光手段から照射される光信号の伝搬距離だけ隔てられており、前記光信号が、前記コリメータレンズ、前記第１の光導波部、前記第１の傾斜部、前記連結部、前記第２の傾斜部、および前記第２の光導波部の順に伝搬し、前記基板の表面に向かうように、前記コリメータレンズおよびこれらの各部が配置され、前記光信号が、前記第１の傾斜部において、該第１の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記連結部に伝播し、前記第２の傾斜部において、該第２の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記第２の光導波部に伝播することにより、前記第１の電子部品と前記第２の電子部品との間で前記光信号を用いた信号伝送が行われるものである。
この発明においては、シリコン酸化膜上にシリコン単結晶膜を有する基板、つまりＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を備えている。この基板のシリコン酸化膜は、第１の深さ部分、この第１の深さ部分より深い第２の深さ部分およびこれら第１、第２の深さ部分を接続する傾斜部分からなっている。ここで、傾斜部分とは、上記の基板の表面に対して４５°傾斜し、対向して形成された第１および第２の傾斜部のことを指し、第１の深さ部分とは、上記の第１および第２の傾斜部の各上端部に接続した２つの接続部のことを指す。また、第２の深さ部分とは、上記の第１および第２の傾斜部の下端部を連結する連結部のことを指す。
例えば、この基板は、シリコン単結晶の基板に、第１の深さ部分（２つの接続部）に対応して半透膜が配置された状態で酸素をイオン注入し、その後の熱処理で、注入された酸素とシリコンとを反応させてシリコン酸化膜を形成することで得られる。また例えば、この基板は、シリコン単結晶の基板の表面を第１の深さ部分、第２の深さ部分（連結部）および傾斜部分（第１および第２の傾斜部）に対応した形状に加工し、その後にこの表面のシリコンを酸化させてシリコン酸化膜を形成し、さらにその後にこのシリコン酸化膜上にシリコン単結晶膜を生成しその表面を平坦化することで得られる。
シリコン酸化膜の傾斜部分を光信号の通過路を構成する反射ミラーとして用いるようにする。例えば、光信号はシリコン酸化膜の傾斜部分の内表面で反射される。これにより、上面入射による基板内の光信号伝送を容易に行い得る。
例えば、基板に、光信号を出力する発光手段、例えば面発光レーザが実装される。この発光手段から出力される光信号は、上述したようにシリコン酸化膜の傾斜部分に上面から入射し、この傾斜部分で反射されて横方向に進んでいく。
例えば、基板の上面には、少なくとも発光手段の電極パッドおよび光信号出力部に対応する領域を除いて反射防止膜が設けられている。このように反射防止膜を設けることで、光信号の通過路に外光等の余分な光が入り込むことを防止でき、ノイズを抑制できる。
例えば、シリコン単結晶膜には、光信号を出力する発光手段を駆動するドライバ、このドライバに発光手段から出力される光信号に対応した電気信号を供給する信号出力回路（電子部品）、光信号を受光する受光手段で得られる電気信号が供給される信号入力回路（電子部品）、光信号を受光する受光手段で得られる電気信号としての電流信号を電圧信号に変換する電流／電圧変換アンプ、受光手段で得られる電気信号としての電流信号を電流／電圧変換アンプに供給する際にインピーダンスマッチングをとるためのトランスインピーダンスアンプ等が形成される。これにより、基板に実装すべきチップの個数を削減できる。
この発明によれば、シリコン酸化膜上にシリコン単結晶膜を有する基板を備え、この基板のシリコン酸化膜は、第１の深さ部分、この第１の深さ部分より深い第２の深さ部分およびこれら第１、第２の深さ部分を接続する傾斜部分からなり、この傾斜部分を光信号の通過路を構成する反射ミラーとして用いるものであり、上面入射による基板内の光信号伝送を容易に行い得る。
この発明の第１の実施の形態について説明する。図１は、第１の実施の形態としての半導体装置１００の構成を示している。
この半導体装置１００は、シリコン酸化膜（ＳｉＯ2）上にシリコン単結晶膜（Ｓｉ）を有するＳＯＩ基板１０１を備えている。このＳＯＩ基板１０１は、シリコン単結晶膜（Ｓｉ）１０１ａ、シリコン酸化膜（ＳｉＯ2）１０１ｂおよびシリコン単結晶膜（Ｓｉ）１０１ｃが順次積層された構成となっている。
この半導体装置１００は、シリコン酸化膜（ＳｉＯ2）上にシリコン単結晶膜（Ｓｉ）を有するＳＯＩ基板１０１を備えている。このＳＯＩ基板１０１は、シリコン単結晶膜（Ｓｉ）１０１ａ、シリコン酸化膜（ＳｉＯ2）１０１ｂおよびシリコン単結晶膜（Ｓｉ）１０１ｃが順次積層された構成となっている。
シリコン酸化膜１０１ｂは、第１の深さ部分１０１ｂ１（２つの接続部）、この第１の深さ部分１０１ｂ１より深い第２の深さ部分１０１ｂ２（連結部）およびこれら第１、第２の深さ部分１０１ｂ１，１０１ｂ２を接続する傾斜部分１０１ｂ３（第１および第２の傾斜部）からなっている。傾斜部分１０１ｂ３は、略４５゜の傾斜角を持つようにされている。このＳＯＩ基板１０１の製造方法については、後述する。
ＳＯＩ基板１０１の上面には、酸化シリコン膜（ＳｉＯ2）および窒化シリコン膜（ＳｉＮ）が交互に積層され、銅（Ｃｕ）配線１０２が各層に施されている多層配線層１０３が形成されている。また、ＳＯＩ基板１０１のシリコン酸化膜１０１ｂの傾斜部分１０１b3に到達する、多層配線層１０３およびＳＯＩ基板１０１のシリコン単結晶膜１０１ｃを貫通したＳｉＯ2貫通孔１０４ａ，１０４ｂが形成されている。
上面に多層配線層１０３が形成されたＳＯＩ基板１０１に、面発光レーザ（ＶＣＳＥＬ）チップ１０５が実装されている。チップ１０５の電極パッド１０５ａと多層配線層１０３の電極パッド１０３ａとの間にはんだバンプ１０６が介在されている。この場合、チップ１０５の光信号出力部１０５ｂが上述したＳｉＯ2貫通孔１０４ａの入口に対向するようにされ、光信号出力部１０５ｂより出力される光信号がＳｉＯ2貫通孔１０４ａを介してＳＯＩ基板１０１のシリコン酸化膜１０１ｂの傾斜部分１０１b3の内部に導かれるようにされる。
ここで、チップ１０５から出力される光信号の波長λは、例えば８５０ｎｍである。この光信号はシリコン単結晶膜１０１ｃの中を伝導することができないことから、上述したＳｉＯ2貫通孔１０４ａ，１０４ｂが必要とされる。
ここで、面発光レーザチップ１０５は発光手段を構成しており、ＳｉＯ2貫通孔１０４ａは導波部を構成している。なお、チップ１０５の光信号出力部１０５ｂに対応して、このチップ１０５には、この光信号出力部１０５ｂから出力される光信号としての発散光を平行光にするためのコリメータレンズ１０７が装着されている。
また、上面に多層配線層１０３が形成されたＳＯＩ基板１０１に、フォトダイオードチップ（ＰＤチップ）１０８が実装されている。ＰＤチップ１０８の電極パッド１０８ａと多層配線層１０３の電極パッド１０３ａとの間にはんだバンプ１０６が介在されている。この場合、ＰＤチップ１０８の光信号入力部１０８ｂが上述したＳｉＯ２貫通孔１０４ｂの出口に対向するようにされ、ＳＯＩ基板１０１のシリコン酸化膜１０１ｂの傾斜部分１０１ｂ３の内部より出力される光信号がＳｉＯ２貫通孔１０４ｂを介して光信号入力部１０８ｂに導かれるようにされる。
ここで、ＰＤチップ１０８は受光手段を構成しており、ＳｉＯ2貫通孔１０４ｂは導波部を構成している。なお、ＰＤチップ１０８の光信号入力部１０８ｂに対応して、このＰＤチップ１０８には、ＳｉＯ2貫通孔１０４ｂの出口から出力される光信号としての平行光を集光するための集光レンズ１０９が装着されている。
また、上面に多層配線層１０３が形成されたＳＯＩ基板１０１の上面には、少なくとも、面発光レーザチップ１０５の電極パッド１０５ａおよび光信号出力部１０５ｂに対応する領域、並びにＰＤチップ１０８の電極パッド１０８ａおよび光信号入力部１０８ｂに対応する領域を除いて、反射防止膜１１０が設けられている。このように反射防止膜１１０を設けることで、光信号の通過路に外光等の余分な光が入り込むことを防止でき、ノイズを抑制できる。なお、図２は、面発光レーザチップ１０５に対応した反射防止膜１１０の形成領域を示している。
ＳＯＩ基板１０１のシリコン単結晶膜１０１ｃには、マスタブロック１１５、例えばＣＰＵ(Central Processing Unit)と、ドライバ１１６とが形成されている。ここで、マスタブロック１１５は、信号出力回路を構成している。マスタブロック１１５とドライバ１１６の接続、ドライバ１１６と面発光レーザチップ１０５の接続は、それぞれ、多層配線層１０３の銅配線１０２により行われている。ドライバ１１６は上述した面発光レーザチップ１０５を駆動する。マスタブロック１１５は、面発光レーザチップ１０５から出力される光信号に対応した電気信号をドライバ１１６に供給する。
また、ＳＯＩ基板１０１のシリコン単結晶膜１０１ｃには、トランスインピーダンスアンプ１１７と、電流／電圧変換アンプ１１８と、サブブロック１１９、例えばメモリとが形成されている。ここで、サブブロック１１９は、信号入力回路を構成している。ここで、サブブロック１１９は信号入力部を構成している。ＰＤチップ１０８とトランスインピーダンスアンプ１１７の接続、トランスインピーダンスアンプ１１７と電流／電圧変換アンプ１１８の接続、電流／電圧変換アンプ１１８とサブブロック１１９の接続は、それぞれ、多層配線層１０３の銅配線１０２により行われている。
電流／電圧変換アンプ１１８は、ＰＤチップ１０８で得られる電気信号としての電流信号を電圧信号に変換して、サブブロック１１９、例えばメモリに供給する。トランスインピーダンスアンプ１１７は、ＰＤチップ１０８で得られる電気信号としての電流信号を電流／電圧変換アンプ１１８に供給する際にインピーダンスマッチングをとるためのものである。すなわち、ＰＤチップ１０８で得られる電気信号としての電流信号はトランスインピーダンスアンプ１１７を介して電流／電圧変換アンプ１１８に供給される。
図１に示す半導体装置１００における、マスタブロック１１５からサブブロック１１９への信号伝送系を説明する。
マスタブロック１１５から出力される電気信号は多層配線層１０３の銅配線１０２を介してドライバ１１６に供給される。そして、このドライバ１１６から多層配線層１０３の銅配線１０２を介して面発光レーザチップ１０５にドライブ信号が供給される。これにより、面発光レーザチップ１０５の光信号出力部１０５ｂから、マスタブロック１１５から出力される電気信号に対応した光信号（進行方向を一点鎖線で図示）が出力される。
マスタブロック１１５から出力される電気信号は多層配線層１０３の銅配線１０２を介してドライバ１１６に供給される。そして、このドライバ１１６から多層配線層１０３の銅配線１０２を介して面発光レーザチップ１０５にドライブ信号が供給される。これにより、面発光レーザチップ１０５の光信号出力部１０５ｂから、マスタブロック１１５から出力される電気信号に対応した光信号（進行方向を一点鎖線で図示）が出力される。
この光信号は、コリメータレンズ１０７により発散光から平行光とされた後、ＳｉＯ2貫通孔１０４ａを介して、シリコン酸化膜１０１ｂの傾斜部分１０１b3の内部に導かれる。そして、この光信号は傾斜部分１０１b3の内表面で反射され、その後、シリコン酸化膜１０１ｂの第２の深さ部分１０１b2を光導波路として導波されていく。
この光信号は、再びシリコン酸化膜１０１ｂの傾斜部分１０１b3の内表面で反射され、ＳｉＯ2貫通孔１０４ｂを介してＰＤチップ１０８の光信号入力部１０８ｂに入力される。この場合、ＳｉＯ2貫通孔１０４ｂから出力される光信号は、集光レンズ１０９により集光されて光信号入力部１０８ｂに入力される。
ＰＤチップ１０８からは、光信号入力部１０８ｂに入力された光信号に対応した電気信号としての電流信号が得られる。この電流信号は多層配線層１０３の銅配線１０２を介してトランスインピーダンスアンプ１１７および電流／電圧変換アンプ１１８に供給され、電圧信号に変換される。そして、この電圧信号は、多層配線層１０３の銅配線１０２を介してサブブロック１１９に供給される。これにより、マスタブロック１１５からサブブロック１１９への信号伝送が行われる。
図３は、上述した信号伝送系を概略的に示している。マスタブロック１１５からの電気信号がドライバ１１６に供給され、このドライバ１１６によって面発光レーザチップ１０５が駆動される。そして、この面発光レーザチップ１０５から出力される光信号１２０は、光導波路１３０を介して、ＰＤチップ１０８に入力される。このＰＤチップ１０８で得られる電流信号は、トランスインピーダンスアンプ１１７を介して電流／電圧変換アンプ１１８に供給され、電圧信号に変換される。そして、この電圧信号がサブブロック１１９に供給される。
上述したＳＯＩ基板１０１は、例えば、（１）３Ｄ−ＳＩＭＯＸ(Silicon IMplanted OXide)法、（２）グレーマスク露光法、（３）ナノインプリント法などにより製造される。以下に、各方法を説明する。
（１）３Ｄ−ＳＩＭＯＸ(Silicon IMplanted OXide)法
まず、図４Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１４０に、第１の深さ部分１０１b1に対応して半透膜(Semi Transparent mask)１４１が配置された状態で、酸素イオン１４２を注入する。この場合、半透膜１４１が配置された部分では酸素イオンが浅く注入され、その他の部分では酸素イオンが深く注入される。
まず、図４Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１４０に、第１の深さ部分１０１b1に対応して半透膜(Semi Transparent mask)１４１が配置された状態で、酸素イオン１４２を注入する。この場合、半透膜１４１が配置された部分では酸素イオンが浅く注入され、その他の部分では酸素イオンが深く注入される。
次に、図４Ｂに示すように、酸素イオンが注入されたシリコンウェーハ１４０に熱処理を施し、注入された酸素イオンとシリコンとを反応させてシリコン酸化膜（ＳｉＯ2）を形成する。
この３Ｄ−ＳＩＭＯＸ法は、例えば特開平８−１６７６４６号公報に記載されている。
（２）グレーマスク露光法
まず、図５Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１５０の表面に塗布されたネガ型のフォトレジスト１５１に、マスク１５２を用いて、露光する。ここで、マスク１５２は、第１の深さ部分１０１b1に対応して光透過部ｍ１を持ち、第２の深さ部分１０１b2に対応して光遮断部ｍ２を持ち、傾斜部分１０１b3に対応して光透過部ｍ１および光遮断部ｍ２の間の光透過率を持つグレートーン部ｍ３を持っている。
まず、図５Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１５０の表面に塗布されたネガ型のフォトレジスト１５１に、マスク１５２を用いて、露光する。ここで、マスク１５２は、第１の深さ部分１０１b1に対応して光透過部ｍ１を持ち、第２の深さ部分１０１b2に対応して光遮断部ｍ２を持ち、傾斜部分１０１b3に対応して光透過部ｍ１および光遮断部ｍ２の間の光透過率を持つグレートーン部ｍ３を持っている。
次に、図５Ｂに示すように、現像処理を行って、シリコンウェーハ１５０の表面に、第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3にそれぞれ対応したレジストパターン１５３を生成する。
なお、ネガ型のフォトレジスト１５１の代わりにポジ型のフォトレジストを用いると共に、マスク１５２とは光透過部ｍ１と光遮断部ｍ２の配置が逆とされたマスクを用いて露光を行い、その後に現像処理を行っても、シリコンウェーハ１５０の表面に、上述したレジストパターン１５３を生成できる。
次に、図５Ｃに示すように、レジストパターン１５３をマスクにしてエッチング処理を施すことで、シリコンウェーハ１５０の表面を第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状とする。なお、このエッチング処理が終了した後に、シリコンウェーハ１５０の表面からレジストパターン１５３を構成しているフォトレジストを除去する。
次に、図５Ｄに示すように、第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状とされたシリコンウェーハ１５０の表面を例えば熱酸化により酸化させてシリコン酸化膜１５４を形成する。
次に、図５Ｅに示すように、シリコン酸化膜１５４の上に、例えばエピタキシャル成長によりシリコン単結晶膜１５５を生成する。そして、図５Ｆに示すように、例えば化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polish）により、シリコン単結晶膜１５５の表面を平坦化する。
（３）ナノインプリント法
まず、図６Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１６０の表面にレジスト１６１を塗布すると共に、金型１６２を用いたインプリント（スタンピング）により、図６Ｂに示すように、レジスト１６１に、第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状を転写する。
まず、図６Ａに示すように、シリコンウェーハ（シリコン単結晶の基板）１６０の表面にレジスト１６１を塗布すると共に、金型１６２を用いたインプリント（スタンピング）により、図６Ｂに示すように、レジスト１６１に、第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状を転写する。
次に、図６Ｃに示すように、形状転写されたレジスト１６１を持つシリコンウェーハ１６０の表面にエッチング処理を施すことで、その表面を第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状とする。
次に、図６Ｄに示すように、第１の深さ部分１０１b1、第２の深さ部分１０１b2および傾斜部分１０１b3に対応した形状とされたシリコンウェーハ１６０の表面を例えば熱酸化により酸化させてシリコン酸化膜１６３を形成する。
次に、図６Ｅに示すように、シリコン酸化膜１６３の上に、例えばエピタキシャル成長によりシリコン単結晶膜１６４を生成する。そして、図６Ｆに示すように、例えば化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polish）により、シリコン単結晶膜１６４の表面を平坦化する。
図１に示す半導体装置１００によれば、ＳＯＩ基板１０１のシリコン酸化膜１０１ｂを第１の深さ部分１０１b1、第１の深さ部分１０１b2およびそれらを接続する傾斜部分１０１b3からなるものとし、この傾斜部分１０１b3を光信号の通過路を構成する反射ミラーとして用いるものであり、例えばＳＯＩ基板１０１に実装された面発光レーザチップ１０５からの上面入射による光信号の基板内伝送を容易に行うことができる。
また、図１に示す半導体装置１００によれば、上面に多層配線層１０３が形成されたＳＯＩ基板１０１の上面には、少なくとも、面発光レーザチップ１０５の電極パッド１０５ａおよび光信号出力部１０５ｂに対応する領域、並びにＰＤチップ１０８の電極パッド１０８ａおよび光信号入力部１０８ｂに対応する領域を除いて、反射防止膜１１０が設けられているので、光信号の通過路に外光等の余分な光が入り込むことを防止でき、ノイズを抑制できる。
また、図１に示す半導体装置１００によれば、ＳＯＩ基板１０１のシリコン酸化膜１０１ｂの傾斜部分１０１b3に到達する、多層配線層１０３およびＳＯＩ基板１０１のシリコン単結晶膜１０１ｃを貫通したＳｉＯ2貫通孔１０４ａ，１０４ｂが形成されているので、面発光レーザチップ１０５から出力される光信号の波長λが例えば８５０μｍであった場合に、光信号をシリコン酸化膜１０１ｂの傾斜部分１０１b3の内部に導くことができ、また傾斜部分１０１b3の内部からＰＤチップ１０８に光信号を導くことができる。
また、図１に示す半導体装置１００によれば、ＳＯＩ基板１０１のシリコン単結晶膜１０１ｃに、マスタブロック１１５、ドライバ１１６、トランスインピーダンスアンプ１１７、電流／電圧変換アンプ１１８およびサブブロック１１９を形成するものであり、ＳＯＩ基板１０１には面発光レーザチップ１０５およびＰＤチップ１０８のみを実装すればよく、ＳＯＩ基板１０１に実装すべきチップの個数を大幅に削減できる。
次に、この発明を応用可能な参考例について説明する。図７は、参考例としての半導体装置１００Ａの構成を示している。この図７において、図１と対応する部分には同一符号を付し、その詳細説明を省略する。
この半導体装置１００Ａにおいては、面発光レーザチップ１０５から出力される光信号の波長λは、例えば１．５５μｍである。この光信号はシリコン単結晶膜１０１ｃの中を伝導できることから、この半導体装置１００Ａにおいては、図１に示す半導体装置１００におけるＳｉＯ2貫通孔１０４ａ，１０４ｂは設けられていない。この半導体装置１００Ａのその他は、図１に示す半導体装置１００と同様に構成されている。
図７に示す半導体装置１００Ａにおける、マスタブロック１１５からサブブロック１１９への信号伝送系を説明する。
マスタブロック１１５から出力される電気信号は多層配線層１０３の銅配線１０２を介してドライバ１１６に供給される。そして、このドライバ１１６から多層配線層１０３の銅配線１０２を介して面発光レーザチップ１０５にドライブ信号が供給される。これにより、面発光レーザチップ１０５の光信号出力部１０５ｂから、マスタブロック１１５から出力される電気信号に対応した光信号（進行方向を一点鎖線で図示）が出力される。
マスタブロック１１５から出力される電気信号は多層配線層１０３の銅配線１０２を介してドライバ１１６に供給される。そして、このドライバ１１６から多層配線層１０３の銅配線１０２を介して面発光レーザチップ１０５にドライブ信号が供給される。これにより、面発光レーザチップ１０５の光信号出力部１０５ｂから、マスタブロック１１５から出力される電気信号に対応した光信号（進行方向を一点鎖線で図示）が出力される。
この光信号は、コリメータレンズ１０７により発散光から平行光とされた後、多層配線層１０３およびシリコン単結晶膜１０１ｃを介して、シリコン酸化膜１０１ｂの傾斜部分１０１b3に照射される。そして、この光信号は傾斜部分１０１b3の外表面で反射され、その後、シリコン単結晶膜１０１ｃを光導波路として導波されていく。
この光信号は、再びシリコン酸化膜１０１ｂの傾斜部分１０１b3の外表面で反射され、シリコン単結晶膜１０１ｃおよび多層配線層１０３を介してＰＤチップ１０８の光信号入力部１０８ｂに入力される。ここで、多層配線層１０３から出力される光信号は、集光レンズ１０９により集光されて光信号入力部１０８ｂに入力される。
ＰＤチップ１０８からは、光信号入力部１０８ｂに入力された光信号に対応した電気信号としての電流信号が得られる。この電流信号は多層配線層１０３の銅配線１０２を介してトランスインピーダンスアンプ１１７および電流／電圧変換アンプ１１８に供給され、電圧信号に変換される。そして、この電圧信号は、多層配線層１０３の銅配線１０２を介してサブブロック１１９に供給される。これにより、マスタブロック１１５からサブブロック１１９への信号伝送が行われる。
この図７に示す半導体装置１００Ａにおいても、上述の図１に示す半導体装置１００と同様に、ＳＯＩ基板１０１のシリコン酸化膜１０１ｂを第１の深さ部分１０１b1、第１の深さ部分１０１b2およびそれらを接続する傾斜部分１０１b3からなるものとし、この傾斜部分１０１b3を光信号の通過路を構成する反射ミラーとして用いるものであり、例えばＳＯＩ基板１０１に実装された面発光レーザチップ１０５からの上面入射による光信号の基板内伝送を容易に行うことができる。
また、この図７に示す半導体装置１００Ａによれば、面発光レーザチップ１０５から出力される光信号の波長λは例えば１．５５μｍであって、この光信号はシリコン単結晶膜１０１ｃの中を伝導できることから、図１に示す半導体装置１００におけるＳｉＯ2貫通孔１０４ａ，１０４ｂは不要であり、光信号の通過路の構成が簡単となる利益がある。
なお、図１、図７に示す半導体装置１００，１００Ａにおいては、面発光レーザチップ１０５の光信号出力部１０５ｂから出力される光信号を、コリメータレンズ１０７で発散光から平行光にした後に傾斜部分１０１b3に導くようにしたものである。しかし、コリメータレンズ１０７を設けずに、面発光レーザチップ１０５から出力される光信号を発散光のまま傾斜部分１０１b3に導き、この傾斜部分１０１b3の面を球面または非球面の反射レンズ形状とし、導波路への入射角を浅くして導波損失を低減するようにしてもよい。
また、図１、図７に示す半導体装置１００，１００Ａにおいては、マスタブロック１１５、ドライバ１１６、トランスインピーダンスアンプ１１７、電流／電圧変換アンプ１１８およびサブブロック１１９の全てをＳＯＩ基板１０１のシリコン単結晶膜１０５ｃに形成したものであるが、これらの一部または全部をＳＯＩ基板１０１にチップとして実装する構成とすることもできる。
次に、上述した半導体装置１００，１００Ａ（図１、図７参照）を実際に適用し得る電子機器の一例を簡単に説明する。
図８は、コンピュータシステム２００の構成を示している。このコンピュータシステム２００は、ＣＰＵ(Central Processing Unit)２０１と、メモリコントローラとしてのノースブリッジ２０２と、ＤＲＡＭ(Dynamic Random Access Memory)２０３と、Ｉ／Ｏコントローラとしてのサウスブリッジ２０４と、バス２０５と、ネットワークインタフェース（ネットワークＩ／Ｆ）２０６と、記憶装置２０７と、その他の入出力装置（Ｉ／Ｏ装置）２０８とを備えている。
図８は、コンピュータシステム２００の構成を示している。このコンピュータシステム２００は、ＣＰＵ(Central Processing Unit)２０１と、メモリコントローラとしてのノースブリッジ２０２と、ＤＲＡＭ(Dynamic Random Access Memory)２０３と、Ｉ／Ｏコントローラとしてのサウスブリッジ２０４と、バス２０５と、ネットワークインタフェース（ネットワークＩ／Ｆ）２０６と、記憶装置２０７と、その他の入出力装置（Ｉ／Ｏ装置）２０８とを備えている。
ノースブリッジ２０２は、光配線２１１を介してＣＰＵ２０１に接続されている。また、サウスブリッジ２０４は、光配線２１２を介してノースブリッジ２０２に接続されていると共に、さらに光配線２１１を介してＣＰＵ２０１に接続されている。また、ＤＲＡＭ２０３は、光配線２１３を介してノースブリッジ２０２に接続されている。ＣＰＵ２０１は、ＯＳ(Operating System)およびアプリケーションプログラムに基づいて各部を制御する。ノースブリッジ２０２は、メモリ２０３へのアクセスを統括制御する。
バス２０５は電気配線２１４を介してサウスブリッジ２０４に接続されている。また、ネットワークインタフェース２０６、記憶装置２０７およびその他のＩ／Ｏ装置２０８は、それぞれ、バス２０５に接続されている。記憶装置２０７は、ＨＤＤ(Hard Disk Drive)、ＤＶＤ(Digital Versatile Disk)ドライブ、ＣＤ(Compact Disc)ドライブなどである。Ｉ／Ｏ装置２０８は、ビデオ入出力装置、シリアルやパラレルのインタフェースなどである。
図９は、光配線２１０（光配線２１１〜２１３のそれぞれに対応している）の構成例を示している。この光配線２１０は、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有している。光伝送系２２０-1〜２２０-Nのそれぞれは、第１の回路（第１の電子部品）から第２の回路（第２の電子部品）に光信号を伝送する第１の伝送系２２１と、第２の回路から第１の回路に光信号を伝送する第２の伝送系２２２とからなっている。
ここで、第１、第２の回路と、上述した図１、図７に示す半導体装置１００，１００Ａにおけるマスタブロック１１５、サブブロック１１９との対応関係は以下の通りである。すなわち、第１の伝送系２２１では、第１の回路がマスタブロック１１５に対応し、第２の回路がサブブロック１１９に対応する。また、第２の伝送系２２２では、第２の回路がマスタブロック１１５に対応し、第１の回路がサブブロック１１９に対応する。
第１の伝送系２２１は、パラレル／シリアル変換器（Ｐ／Ｓ変換器）２２１ａ、ドライバアンプ２２１ｂ、発光素子としての半導体レーザ２２１ｃ、光導波路２２１ｄ、受光素子としてのフォトダイオード２２１ｅ、トランスインピーダンスアンプ（ＴＩＡ）２２１ｆ、Ｉ／Ｖ変換アンプ（ＩＶＡ）２２１ｇおよびシリアル／パラレル変換器（Ｓ／Ｐ変換器）２２１ｈを備えている。この場合、Ｐ／Ｓ変換器２２１ａ、ドライバアンプ２２１ｂおよび半導体レーザ２２１ｃは第１の回路側に配置され、フォトダイオード２２１ｅ、ＴＩＡ２２１ｆ、ＩＶＡ２２１ｇおよびＳ／Ｐ変換器２２１ｈは第２の回路側に配置され、光導波路２２１ｄは第１の回路と第２回路の間に配置される。
同様に、第２の伝送系２２１は、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂ、半導体レーザ２２２ｃ、光導波路２２２ｄ、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈを備えている。この場合、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂおよび半導体レーザ２２２ｃは第２の回路側に配置され、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈは第１の回路側に配置され、光導波路２２２ｄは第２の回路と第１の回路の間に配置される。
ここで、Ｓ／Ｐ変換器２２１ａ，２２２ａは、それぞれ、伝送すべきデータ、例えばｂ0〜ｂ7の８ビットパラレルデータをシリアルデータに変換する。ドライバアンプ２２１ｂ，２２２ｂは、それぞれ、Ｓ／Ｐ変換器２２１ａ，２２２ａで得られたシリアルデータに基づいて半導体レーザ２２１ｃ，２２２ｃを駆動し、この半導体レーザ２２１ｃ，２２２ｃからシリアルデータに対応した光信号を発生させる。ＴＩＡ２２１ｆ，２２２ｆは、それぞれ、フォトダイオード２２１ｅ，２２２ｅからの光電変換による電流信号を、後続のＩ／Ｖ変換アンプ２２１ｇ，２２２ｇに供給する際に、インピーダンスマッチングをとる。ＩＶＡ２２１ｇ，２２２ｇは、それぞれ、ＴＩＡ２２１ｆ，２２２ｆの出力信号である電流信号を電圧信号に変換する。Ｓ／Ｐ変換器２２１ｈ，２２２ｈは、それぞれ、ＩＶＡ２２１ｇ，２２２ｇの出力信号である、伝送されてきたシリアルデータをパラレルデータに変換する。
第１の回路から第２の回路にデータを伝送する際の動作について説明する。第１の回路側では、伝送すべき８ビットのパラレルデータはＰ／Ｓ変換器２２１ａでシリアルデータに変換され、このシリアルデータはドライバアンプ２２１ｂに供給される。このドライバアンプ２２１ｂにより半導体レーザ２２１ｃが駆動され、この半導体レーザ２２１cからはシリアルデータに対応した光信号が発生される。そして、この光信号が光導波路２２１ｄを通って第２の回路側に伝送される。
第２の回路側では、光導波路２２１ｄで伝送されてきた光信号がフォトダイオード２２１ｅに照射される。このフォトダイオード２２１ｅからの光電変換による電流信号は、インピーダンスマッチング用のＴＩＡ２２１ｆを介してＩＶＡ２２１ｇに供給され、電圧信号に変換される。そして、このＩＶＡ２２１ｇの出力信号である、伝送されてきたシリアルデータはＳ／Ｐ変換器２２１ｈでパラレルデータに変換される。
このようにして、第１の回路から第２の回路にデータの伝送が行われる。なお、詳細説明は省略するが、第２の回路から第１の回路にデータを伝送する際の動作についても同様に行われる。図９に示す光配線２１０では、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有しているので、Ｎチャネル分のデータ送受信を並行して行うことができる。
上述コンピュータシステム２００においては、ＣＰＵ２０１、ＤＲＡＭ２０３等の基本構成電子部品としての半導体チップが図示しないＳＯＩ基板に実装され、あるいはその基本構成電子部品がそのＳＯＩ基板のシリコン単結晶膜に形成される。この場合、ＣＰＵ２０１、ノースブリッジ２０２、ＤＲＡＭ２０３およびサウスブリッジ２０４の部分に、図１、図７に示す半導体装置１００，１００Ａを適用でき、ＣＰＵ２０１とノースブリッジ２０２の間、ＤＲＡＭ２０３とノースブリッジ２０２の間、ノースブリッジ２０２とサウスブリッジ２０４の間で、光信号を用いた信号伝送を良好に行うことができる。
図１０は、ゲーム機３００の構成を示している。このゲーム機３００は、ゲームアプリケーションプログラム等の各種アプリケーションプログラムに基づいて信号処理や内部構成要素の制御を行うメインＣＰＵ３０１と、画像処理を行うグラフィックプロセッサ（ＧＰ）３０２と、インターネット等のネットワークとのインタフェースを行うためのネットワークインタフェース（ネットワークＩ／Ｆ）３０３と、インタフェース処理を行うＩＯプロセッサ（ＩＯＰ）３０４と、ＤＶＤやＣＤ等の光ディスク３０５の読み出し制御や当該読み出されたデータのデコードを行う光ディスク制御部３０６と、メインＣＰＵ３０１に接続されるメインメモリとしてのＤＲＡＭ３０７と、ＩＯプロセッサ３０４が実行する命令やデータを保持するためのＩＯＰメモリ３０８と、主にオペレーティングシステム用のプログラムが格納されたＯＳ−ＲＯＭ３０９と、音声信号処理を行うサウンドプロセッサユニット（ＳＰＵ）３１０と、圧縮波形データを格納するサウンドバッファ３１１とを基本構成として備えている。
メインＣＰＵ３０１とネットワークＩ／Ｆ３０３は、光配線３１２により接続されている。メインＣＰＵ３０１とグラフィックプロセッサ３０２は、光配線３１３により接続されている。メインＣＰＵ３０１とＩＯプロセッサ３０４は、ＳＢＵＳ３１４により接続されている。ＩＯプロセッサ３０４と、光ディスク制御部３０６、ＯＳ−ＲＯＭ３０９およびサウンドプロセッサユニット３１０は、ＳＳＢＵＳ３１５により接続されている。
メインＣＰＵ３０１は、ＯＳ−ＲＯＭ３０９に格納されたプログラムや、光ディスク３０５から読み出されてＤＲＡＭ３０７にロードされたり、通信ネットワークを介してダウンロードされた、各種のゲームアプリケーションプログラム等を実行する。グラフィックプロセッサ３０２は、例えばビデオゲームにおけるレンダリング処理等を行い、ビデオ信号をディスプレイに出力する。
ＩＯプロセッサ３０４には、コントローラ（図示せず）が接続されるコントローラポート３２１、メモリカード（図示せず）が装填されるメモリカードスロット３２２、ＵＳＢ接続端子３２３およびＩＥＥＥ１３９４接続端子３２４が接続されている。これにより、ＩＯプロセッサ３０４は、コントローラポート３２１を介して接続されたコントローラ、メモリカードスロット３２２を介して接続されたメモリカード、ＵＳＢ接続端子３２３を介して接続された図示しない携帯電話機やパーソナルコンピュータとの間でデータの送受や、プロトコル変換等を行う。
サウンドプロセッサユニット３１０は、サウンドバッファ３１１に格納されている圧縮波形データを、メインＣＰＵ３０１からの命令に基づいて所定のサンプリング周波数で再生することなどにより、様々なサウンドを合成し、オーディオ信号をスピーカに出力する。
なお、光配線３１２，３１３は、それぞれ、上述の図９に示すように構成されており、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、およびメインＣＰＵ３０１とグラフィックプロセッサ３０２の間では、光信号によってデータの送受信が行われる。
上述したゲーム機３００においては、メインＣＰＵ３０１等の基本構成電子部品としての半導体チップが図示しないＳＯＩ基板に実装され、あるいはその基本構成電子部品がそのＳＯＩ基板のシリコン単結晶膜に形成される。この場合、メインＣＰＵ３０１、グラフィックプロセッサ３０２およびネットワークＩ／Ｆ３０３の部分に、図１、図７に示す半導体装置１００，１００Ａを適用でき、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、メインＣＰＵ３０１とグラフィックプロセッサ３０２の間で、光信号を用いた信号伝送を良好に行うことができる。
図１１は、サーバ４００の構成を示している。このサーバ４００は、ＣＰＵ４０１，４０２と、チップセット４０３と、ネットワークインタフェース（ネットワークＩ／Ｆ）４０４と、メモリ４０５と、ＰＣＩブリッジ４０６と、ルータ４０７とを基本構成として備えている。
チップセット４０３には、光配線４１１，４１２を介してＣＰＵ４０１，４０２が接続されていると共に、光配線４１３を介して、ネットワークＩ／Ｆ４０４が接続されている。また、チップセット４０３には、電気配線により、メモリ４０５、ＰＣＩブリッジ４０６およびルータ４０７が接続されている。ネットワークＩ／Ｆ４０４は、ネットワークとのインタフェースを行う。チップセット４０３は、ＣＰＵ４０１，４０２、ネットワークＩ／Ｆ４０４、メモリ４０５およびＰＣＩブリッジ４０６などを制御する。
ＰＣＩブリッジ４０６には、ＰＣＩバス４１４を介して、記憶装置などのＰＣＩデバイス４１５〜４１６が接続されている。ルータ４０７は、例えば、スイッチカード４２１およびラインカード４２２〜４２５から構成されている。ラインカード４２２〜４２５は、パケットの前処理を行うプロセッサであり、スイッチカード４２１はパケットの行き先をアドレスに従い切り替えるスイッチである。
なお、光配線４１１〜４１３は、それぞれ、上述の図９に示すように構成されており、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間では、光信号によってデータの送受信が行われる。
上述したサーバ４００においては、メインＣＰＵ４０１，４０２、チップセット４０３等の基本構成電子部品としての半導体チップが図示しないＳＯＩ基板に実装され、あるいはその基本構成電子部品がそのＳＯＩ基板のシリコン単結晶膜に形成される。この場合、ＣＰＵ４０１，４０１、チップセット４０３、ネットワークＩ／Ｆ４０４の部分に、図１、図７に示す半導体装置１００，１００Ａを適用でき、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間で、光信号を用いた信号伝送を良好に行うことができる。
この発明は、上面入射による基板内の光信号伝送を容易に行い得るものであり、ＳＯＩ基板に実装され、あるいはそのＳＯＩ基板のシリコン単結晶膜に形成される各電子部品の間の光信号伝送に適用できる。
１００，１００Ａ・・・半導体装置、１０１・・・ＳＯＩ基板、１０１ａ，１０１ｃ・・・シリコン単結晶膜、１０１ｂ・・・シリコン酸化膜、１０１b1・・・第１の深さ部分、１０１b2・・・第２の深さ部分、１０１b3・・・傾斜部分、１０２・・・銅配線、１０３・・・多層配線層、１０３ａ，１０５ａ，１０８ａ・・・電極パッド、１０４ａ，１０４ｂ・・・ＳｉＯ2貫通孔、１０５・・・面発光レーザチップ、１０５ｂ・・・光信号出力部、１０６・・・はんだバンプ、１０７・・・コリメータレンズ、１０８・・・フォトダイオードチップ、１０８ｂ・・・光信号入力部、１０９・・・集光レンズ、１１０・・・反射防止膜、１１５・・・マスタブロック、１１６・・・ドライバ、１１７・・・トランスインピーダンスアンプ、１１８・・・電流／電圧変換アンプ、１１９・・・サブブロック、１２０・・・光信号、１３０・・・光導波路
Claims (10)
- シリコン単結晶の基板と、
該基板内に、前記基板を上部のシリコン単結晶膜と下部のシリコン単結晶部とに分割するように形成されたシリコン酸化膜であって、前記基板の表面に対して４５°傾斜し、対向して形成された第１および第２の傾斜部と、該第１および第２の傾斜部の下端部を連結する連結部と、前記第１および第２の傾斜部の各上端部に接続した２つの接続部とを有するシリコン酸化膜と、
前記基板の表面から前記第１の傾斜部の下端部に貫通して形成された酸化シリコンの第１の光導波部と、
前記基板の表面から前記第２の傾斜部の下端部に貫通して形成された酸化シリコンの第２の光導波部と、
前記基板の上部に配置される発光手段と、
該発光手段に装着されるコリメータレンズとを有し、
前記第１の傾斜部と前記第２の傾斜部は、前記発光手段から照射される光信号の伝搬距離だけ隔てられており、
前記光信号が、前記コリメータレンズ、前記第１の光導波部、前記第１の傾斜部、前記連結部、前記第２の傾斜部、および前記第２の光導波部の順に伝搬し、前記基板の表面に向かうように、前記コリメータレンズおよびこれらの各部が配置され、
前記光信号は、前記第１の傾斜部において、該第１の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記連結部に伝播し、前記第２の傾斜部において、該第２の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記第２の光導波部に伝播する、
半導体装置。 - 前記基板の上面には、少なくとも前記発光手段の電極パッドおよび光信号出力部に対応する領域を除いて反射防止膜が設けられている、
請求項１に記載の半導体装置。 - 前記基板には、前記光信号を出力する前記発光手段を駆動するドライバが形成されている、
請求項１に記載の半導体装置。 - 前記基板には、前記光信号を出力する前記発光手段を駆動する前記ドライバに該発光手段から出力される前記光信号に対応した電気信号を供給する信号出力回路が形成されている、
請求項３に記載の半導体装置。 - 前記基板には、前記光信号を受光する受光手段で得られる電気信号が供給される信号入力回路が形成されている、
請求項１に記載の半導体装置。 - 前記基板には、前記光信号を受光する前記受光手段で得られる電気信号としての電流信号を電圧信号に変換する電流／電圧変換アンプが形成されている、
請求項５に記載の半導体装置。 - 前記基板には、前記光信号を受光する前記受光手段で得られる電気信号としての電流信号を前記電流／電圧変換アンプに供給する際にインピーダンスマッチングをとるためのトランスインピーダンスアンプが形成されている、
請求項６に記載の半導体装置。 - 前記半導体装置は、シリコン単結晶の基板に、前記２つの接続部に対応して半透膜が配置された状態で酸素をイオン注入し、その後の熱処理で、注入された酸素とシリコンとを反応させて前記シリコン酸化膜を形成することで得られる、
請求項１に記載の半導体装置。 - 前記半導体装置は、シリコン単結晶の基板の表面を前記２つの接続部、前記第１および第２の傾斜部および前記連結部に対応した形状に加工し、その後に該表面のシリコンを酸化させて前記シリコン酸化膜を形成し、さらにその後に該シリコン酸化膜上にシリコン単結晶膜を生成しその表面を平坦化することで得られる、
請求項１に記載の半導体装置。 - 複数の電子部品と、
該複数の電子部品に含まれる第１の電子部品と第２の電子部品が実装されたシリコン単結晶の基板と、
該基板の上部に配置される発光手段と、
該発光手段に装着されるコリメータレンズとを備え、
前記基板内に、
前記基板を上部のシリコン単結晶膜と下部のシリコン単結晶部とに分割するように形成されたシリコン酸化膜であって、前記基板の表面に対して４５°傾斜し、対向して形成された第１および第２の傾斜部と、該第１および第２の傾斜部の下端部を連結する連結部と、前記第１および第２の傾斜部の各上端部に接続した２つの接続部とを有するシリコン酸化膜と、
前記基板の表面から前記第１の傾斜部の下端部に貫通して形成された酸化シリコンの第１の光導波部と、
前記基板の表面から前記第２の傾斜部の下端部に貫通して形成された酸化シリコンの第２の光導波部とを有し、
前記第１の傾斜部と前記第２の傾斜部は、前記発光手段から照射される光信号の伝搬距離だけ隔てられており、
前記光信号が、前記コリメータレンズ、前記第１の光導波部、前記第１の傾斜部、前記連結部、前記第２の傾斜部、および前記第２の光導波部の順に伝搬し、前記基板の表面に向かうように、前記コリメータレンズおよびこれらの各部が配置され、
前記光信号が、前記第１の傾斜部において、該第１の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記連結部に伝播し、前記第２の傾斜部において、該第２の傾斜部と前記下部のシリコン単結晶部との境界で反射して前記第２の光導波部に伝播することにより、前記第１の電子部品と前記第２の電子部品との間で前記光信号を用いた信号伝送が行われる、
電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005009313A JP4639810B2 (ja) | 2005-01-17 | 2005-01-17 | 半導体装置、基板製造方法および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005009313A JP4639810B2 (ja) | 2005-01-17 | 2005-01-17 | 半導体装置、基板製造方法および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006195371A JP2006195371A (ja) | 2006-07-27 |
| JP4639810B2 true JP4639810B2 (ja) | 2011-02-23 |
Family
ID=36801484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005009313A Expired - Fee Related JP4639810B2 (ja) | 2005-01-17 | 2005-01-17 | 半導体装置、基板製造方法および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4639810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4925902B2 (ja) | 2007-04-12 | 2012-05-09 | 信越化学工業株式会社 | 光導波路装置および光導波路装置の製造方法 |
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-
2005
- 2005-01-17 JP JP2005009313A patent/JP4639810B2/ja not_active Expired - Fee Related
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| JP2002318317A (ja) * | 2001-02-05 | 2002-10-31 | Fujitsu Ltd | インターポーザおよび導光構造の製造方法 |
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| JP2004094248A (ja) * | 2002-08-29 | 2004-03-25 | Samsung Electronics Co Ltd | バーティカルテーパ構造を有する平面光波回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006195371A (ja) | 2006-07-27 |
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Legal Events
| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060615 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100208 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101102 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101115 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4639810 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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