JP4631104B2

JP4631104B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4631104B2
Application number: JP15743099A
Authority: JP
Inventors: 伸一和田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-06-04
Filing date: 1999-06-04
Publication date: 2011-02-16
Anticipated expiration: 2019-06-04
Also published as: JP2000349244A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、マイクロ波通信装置等に適用されるヘテロ接合型電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、携帯電話等の移動体通信装置には、高速動作性および低雑音特性を有するマイクロ波集積回路（ＭＭＩＣ；ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩＣ）が不可欠となっている。近年、ＭＭＩＣにおいて、デジタル制御回路を内蔵したＲＦスイッチＩＣやＤＣスイッチ付きローノイズアンプ（ＬＮＡ）等、従来の機能以外の回路を組み込み付加価値を高めた商品が市場に登場している。特に、ロジック回路を内蔵したスイッチＩＣは、外部端子数を減らすことによりパッケージを小型化できるため、スイッチＩＣの主流となりつつある。
【０００３】
このような機能をもつスイッチＩＣをモノリシックに実現するには、しきい値電圧の異なる２つのトランジスタを同一チップ上に形成することが必要不可欠である。すなわち、従来のスイッチＩＣ回路に用いられるデプリーション型電界効果トランジスタ（以下、ＤＦＥＴとする。）とともにロジック回路に用いられるエンハンスメント型電界効果トランジスタ（以下、ＥＦＥＴとする。）を同一チップ上に形成する必要がある。
【０００４】
現在、ＭＭＩＣのデバイスとして主流になりつつあるヘテロ接合型電界効果トランジスタ（ＨＦＥＴ；ＨｅｔｅｒｏＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を基本素子として用い、ＥＦＥＴとＤＦＥＴを混載させたＩＣの例について、図４に断面図を示す。
図４に示すように、半絶縁性ＧａＡｓ基板１上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファー層２、不純物を添加していないＧａＡｓからなるチャネル層３、およびＡｌＧａＡｓからなる障壁層４が、エピタキシャル成長により順次積層されている。
【０００５】
障壁層４は、不純物を添加していないＡｌＧａＡｓからなるスペーサー層４ａ、ｎ型不純物が添加されたＡｌＧａＡｓからなる電子供給層４ｂ、および不純物を添加していないＡｌＧａＡｓからなるゲートコンタクト層４ｃの３層が積層された構造となっている。
障壁層４上にはキャップ層５を介して、ソース電極６およびドレイン電極７が形成されている。キャップ層５は例えば、高濃度にｎ型不純物を含有するＧａＡｓからなる。障壁層４あるいはキャップ層５は絶縁膜８により被覆されており、絶縁膜８には各電極用の接続孔８ａ、８ｂ、８ｃが形成されている。
【０００６】
また、障壁層４上のソース電極６とドレイン電極７との間にはゲート電極９が形成されている。ゲート電極９直下のゲートコンタクト層４ｃは、表面を一部エッチングして薄くする（リセス構造）ことが多い。リセス部分のゲートコンタクト層４ｃが薄いほど、トランジスタのしきい値電圧は正（＋）側に大きい値となる。したがって、ゲートコンタクト層４ｃの厚さを制御することにより、任意のしきい値電圧に調整することが可能である。
【０００７】
図４に示すようにＥＦＥＴとＤＦＥＴとの間、あるいは図示しない他の素子間や、抵抗部との素子分離は、ＧａＡｓ基板１上のエピタキシャル層をメサエッチングすることによりなされている。このエッチングは、少なくともバッファー層２の一部が除去されるまで行われる。
【０００８】
上記の構造の電界効果トランジスタ（ＦＥＴ）において、しきい値電圧はゲート電極９直下のゲートコンタクト層４ｃの厚さに依存して決定される。したがって、２つのＦＥＴのしきい値電圧を互いに異ならせるためには、これらのＦＥＴのリセス部分のゲートコンタクト層４ｃの厚さを互いに異ならせればよい。ＥＦＥＴを形成する場合、ＤＦＥＴのゲート下部よりもリセス部分のゲートコンタクト層４ｃを薄くして、しきい値電圧を正の値（０Ｖ以上）とする。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来の構造の半導体装置においてはＥＦＥＴ、ＤＦＥＴのいずれも、ゲート電極のコンタクトがショットキー接合となる。ショットキー接合の場合、ｐｎ接合に比較してビルトイン電圧が低いため、ゲートに十分な正電圧を印加することができず、ゲート直下のチャネル層に寄生抵抗成分が残ってしまうという問題が起こる。
そのため、ＤＦＥＴにおいては、重要なデバイスパラメータであるオン抵抗を十分に低くすることができなくなる。また、ＥＦＥＴについても、ゲートコンタクトにショットキー接合を用いてロジック回路を形成する場合、十分な論理振幅をとることができず、回路設計のマージンが小さくなってしまう。
【００１０】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、同一基板上にしきい値電圧の異なる複数のトランジスタを有する半導体装置であって、ゲートに十分な正電圧を印加でき、オン抵抗の低減が可能である半導体装置の製造方法を提供すること、さらに、簡略な工程で形成する製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にキャリア走行層を形成する工程と、前記キャリア走行層上に、キャリアと導電型が同一である第１導電型不純物を含有するキャリア供給層を形成する工程と、前記キャリア供給層上に高抵抗層を形成する工程と、第１の電界効果トランジスタの形成領域となる前記高抵抗層の一部を薄く加工して、リセスを形成する工程と、前記第１の電界効果トランジスタの形成領域の前記リセス、および前記リセスが形成された領域とは異なり、第２の電界効果トランジスタの形成領域となる前記高抵抗層の他の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有させ、二つの低抵抗領域を形成する工程と、前記高抵抗層上に、前記第１および第２の電界効果トランジスタ用のソース電極およびドレイン電極を、前記二つの低抵抗領域それぞれに対して互いに対向するように形成する工程と、前記二つの低抵抗領域の上に、それぞれ前記第１および第２の電界効果トランジスタ用のゲート電極を形成する工程とを有し、前記キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、前記二つの低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同時に形成されることを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記リセスを形成する工程は、前記高抵抗層を選択的にエッチングする工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記キャリア走行層および前記高抵抗層を形成する工程は、それぞれエピタキシャル成長により半導体層を形成する工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間の前記キャリア走行層、前記キャリア供給層および前記高抵抗層を除去し、素子分離領域を形成する工程を有することを特徴とする。
【００２１】
本発明の半導体装置の製造方法によれば、しきい値電圧の異なる複数のトランジスタに、ゲート抵抗を低減させる低抵抗領域を同一工程で形成することが可能となる。しきい値電圧を相対的に大きくするトランジスタのゲート下部には、低抵抗領域を形成する前にリセスを形成する。これにより、同一チップ上に、しきい値電圧が独立に制御された複数のトランジスタを簡略な工程で形成することが可能となる。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法および該製造方法により製造される半導体装置の実施の形態について、図面を参照して説明する。図１は本実施形態の半導体装置の断面図である。ＧａＡｓ基板１上に素子分離領域Ｉにより隔てられて、ＥＦＥＴとＤＦＥＴがそれぞれ形成されている。図１に示すＥＦＥＴとＤＦＥＴはゲート電極のコンタクト部分を除き、共通の構造を有するため、ＥＦＥＴとＤＦＥＴの各部分には共通する符号を示す。
【００２３】
図１に示すように各トランジスタには、基板１の上にバッファー層２を介して、チャネル層３および障壁層４が順次積層されている。障壁層４は基板１側からスペーサー層４ａ、電子供給層４ｂおよびゲートコンタクト層４ｃが順に積層された３層構造となっている。
各トランジスタの障壁層４の上層には２つのキャップ層５を介して、それぞれソース電極６およびドレイン電極７が形成されている。また、障壁層４あるいはキャップ層５を被覆するように絶縁膜８が形成されており、ソース電極６およびドレイン電極７は絶縁膜８に形成された接続孔８ａ、８ｂにそれぞれ形成されている。
【００２４】
ソース電極６とドレイン電極７の間にはゲート電極９が形成されている。ＥＦＥＴのゲート電極９下部のゲートコンタクト層４ｃは、表面にリセス１０が形成されており、ゲートコンタクト層４ｃが部分的に薄くなっている。また、ＥＦＥＴおよびＤＦＥＴのゲート電極９の下部には、ｐ型低抵抗領域１１が形成されている。
上記の半導体装置において、チャネル層３はソース電極６とドレイン電極７との間の電流経路となる。
【００２５】
以下に、本実施形態の半導体装置を構成する各層について詳細に説明する。
基板１としては例えば、不純物をほとんど含まず、抵抗率が１０⁶〜１０⁸Ω・ｃｍ程度である半絶縁性のＧａＡｓ単結晶からなる基板が用いられる。ＧａＡｓ基板１は、ＧａＡｓ融点（１２３８℃）で成長されるバルク結晶であり、点欠陥や転位といった格子欠陥を多く含む。したがって、基板１上に直接、動作エピタキシャル層を成長させると、基板１に近い成長初期のエピタキシャル層は良質な結晶とならない。
【００２６】
バッファー層２は、例えば不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓからなり、エピタキシャル成長により例えば厚さ３〜５μｍ程度で形成される。バッファー層２がない場合、例えば、ソース−ドレイン電圧に対するドレイン電流のプロット（Ｉ−Ｖ特性）にヒステレシスがみられたり、低電流領域において相互コンダクタンスＧ_mが低下するといった問題が起こる。これを防ぐため、基板１と動作エピタキシャル層との間にバッファー層２が設けられる。
【００２７】
チャネル層３の材料としては、障壁層４を構成する半導体よりも狭いバンドギャップを有する半導体、例えば不純物を添加していないＧａＡｓが用いられる。
チャネル層３には、障壁層４の電子供給層４ｂから電子が供給され、供給された電子が蓄積する。チャネル層３は厚さ約１０〜１５ｎｍ、原子層の数として２０〜３０層程度と極めて薄く形成される。したがって、ヘテロ接合面の垂直方向には電子移動の自由度がなく、２次元電子ガス（２ＤＥＧ）の性質を示す。
チャネル層３には不純物がほとんど含まれず、電子とドナーイオンとが空間的に分離されるため、チャネルを走行する電子がドナーイオンによる散乱を受けない。したがって、チャネル層３は内部を電子が高速で移動する電子走行層となる。
【００２８】
障壁層４は例えばＡｌ_xＧａ_1-xＡｓ混晶などのＩＩＩ−Ｖ族化合物半導体からなり、障壁層４としてＡｌ_xＧａ_1-xＡｓを用いる場合には、通常、Ａｌの組成比ｘは０．２〜０．３である。
チャネル層３に接するスペーサー層４ａは、不純物を添加していない高抵抗層であり、厚さは例えば２ｎｍ程度である。スペーサー層４ａは、電子供給層４ｂに含まれる高濃度の不純物のポテンシャルがチャネル層３に浸潤して、電子の散乱が起こるのを防ぐ目的で設けられる。
【００２９】
電子供給層４ｂにはｎ型不純物として例えばシリコンが１．０×１０¹²〜２．０×１０¹²ａｔｏｍｓ／ｃｍ²程度添加され、電子供給層４ｂの厚さは例えば４ｎｍ程度である。
ゲートコンタクト層４ｃは不純物を添加していない高抵抗層であり、厚さは例えば１００ｎｍ程度である。電子供給層４ｂとゲート電極９との間に、チャネル層３を構成する半導体よりも広いバンドギャップを有するゲートコンタクト層４ｃが形成されていることにより、相互コンダクタンスＧ_mおよびゲート・ソース間容量Ｃ_gsのゲート電圧Ｖ_gに対する線形性が良好となり、電力付加効率が高くなる。
【００３０】
ＥＦＥＴおよびＤＦＥＴのゲートコンタクト層４ｃの上には、それぞれ２つのキャップ層５が適当な間隔をあけて形成されている。キャップ層５は、例えばｎ型不純物としてシリコンを４×１０¹⁸ａｔｏｍｓ／ｃｍ³程度含有するＧａＡｓからなり、厚さは５０〜１００ｎｍ程度である。電子供給層４ｂの上層に高抵抗層であるゲートコンタクト層４ｃが形成されていることにより接続抵抗が生じるが、キャップ層５を形成することにより、この接続抵抗が低減される。
【００３１】
ゲートコンタクト層４ｃあるいはキャップ層５の上層、および素子分離領域Ｉに形成される絶縁膜８は例えばシリコン窒化膜からなり、厚さは例えば３００ｎｍ程度である。
ソース電極６およびドレイン電極７は、キャップ層５の上層に順次積層された金（Ａｕ）−ゲルマニウム（Ｇｅ）合金、ニッケル（Ｎｉ）およびＡｕを合金化したものであり、それぞれキャップ層５とオーミック接合を形成している。
【００３２】
ＥＦＥＴについてはゲート電極９下部のリセス１０表面に、ＤＦＥＴについてはゲート電極９下部に、それぞれｐ型低抵抗領域１１が形成されている。ｐ型低抵抗領域１１はｐ型不純物として例えば亜鉛（Ｚｎ）を１．０×１０¹⁹ａｔｏｍｓ／ｃｍ³程度含有する。ＥＦＥＴとＤＦＥＴのｐ型低抵抗領域１１の拡散深さが同じであれば、これらのｐ型低抵抗領域１１を同一工程により形成することが可能である。ＥＦＥＴとＤＦＥＴのｐ型低抵抗領域１１の不純物拡散深さが同じ場合、所望のしきい値電圧とするために、ＥＦＥＴのリセス１０のエッチング深さを調整する。
【００３３】
上記のように、本実施形態の半導体装置によれば、ｐ型低抵抗領域１１の拡散深さおよびリセス１０部分のゲートコンタクト層４ｃの厚さを制御することにより、ＥＦＥＴおよびＤＦＥＴに独立に任意のしきい値電圧を設定することができる。
また、本実施形態の半導体装置によれば、ゲート部がｐｎ接合となるため、ショットキー接合の場合に比較してゲート電極に大きい正電圧を印加することができる。したがって、ロジック回路を構成するＥＦＥＴについては、ショットキー接合を用いたＨＦＥＴよりも大きい、十分な論理振幅をとることが可能となる。
これにより、回路設計のマージンを大きくすることができる。
また、ＤＦＥＴについても同様にゲートにｐｎ接合が形成され、ゲート電極に十分大きな正電圧を印加することが可能となるため、ゲート直下のチャネルに発生する寄生抵抗成分を低減することができ、オン抵抗を低減することができる。
【００３４】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、例えば半絶縁性のＧａＡｓからなる基板１の上にバッファー層２として、例えば不純物を添加しないＧａＡｓ層をエピタキシャル成長させる。ＧａＡｓ層の成膜は、例えば気相エピタキシャル成長により行う。ＧａＡｓを気相エピタキシャル成長させるには、Ａｓの供給源としてＡｓＣｌ₃を用いるクロライド法と、ＡｓＨ₃／ＰＨ₃を用いるハイドライド法があるが、通常、ハイドライド法により行われる。通常バッファー層は、その上の動作層と同時にエピタキシャル成長させられる。
バッファー層２を形成することにより、その上層に形成される動作エピタキシャル層の結晶性を良好にすることができる。バッファー層２の厚さは例えば３〜５μｍとする。
【００３５】
バッファー層２の上層にチャネル層３をエピタキシャル成長させる。チャネル層３としては、障壁層４を構成する半導体よりも狭いバンドギャップを有する半導体、例えば不純物を添加していないＧａＡｓからなる層を、例えば厚さ約１０ｎｍ程度に極めて薄く形成する。
チャネル層３の形成は、バッファー層２と同様な気相エピタキシャル成長以外に、分子線エピタキシャル成長によっても好適に行うことができる。分子線エピタキシャル成長法は、他のエピタキシャル成長法に比較して半導体層の成膜速度が遅く、例えばＧａＡｓ基板上にＧａＡｓを成長させる場合の成長速度は０．１〜２μｍ／ｈである。したがって、分子線エピタキシャル法は厚い半導体層の形成には不利であるが、ＨＦＥＴの動作エピタキシャル層のように、原子サイズレベルで結晶性を制御しながら成膜を行う場合には適している。
【００３６】
チャネル層３の上層に障壁層４として、例えば不純物を添加しないＡｌＧａＡｓ層からなるスペーサー層４ａ、ｎ型不純物を含有するＡｌＧａＡｓ層からなる電子供給層４ｂ、および不純物を添加しないＡｌＧａＡｓ層からなるゲートコンタクト層４ｃを順次、エピタキシャル成長させる。
障壁層４として成膜されるＡｌ_xＧａ_1-xＡｓ混晶において、Ａｌの組成比ｘは０．２〜０．３である。積層膜の各層の厚さは例えば、スペーサー層４ａを２ｎｍ、電子供給層４ｂを４ｎｍ、ゲートコンタクト層４ｃを１００ｎｍとする。
【００３７】
電子供給層４ｂにはｎ型不純物として例えばシリコン（Ｓｉ）を１．０×１０¹²〜２．０×１０¹²ａｔｏｍｓ／ｃｍ²添加するが、Ｓｉはエピタキシャル成長させる段階で導入する。ＡｌＧａＡｓ層を成膜後にＳｉを拡散させると、動作エピタキシャル層の結晶成長温度（５００〜６００℃）よりも高温の熱処理が必要となり、薄膜のエピタキシャル層の結晶構造が損傷を受ける。
ＡｌＧａＡｓ層に対するｎ型不純物としてはＳｉが多用されるが、Ｓｉ以外に硫黄（Ｓ）、セレン（Ｓｅ）、スズ（Ｓｎ）等を用いることも可能である。
【００３８】
障壁層４を構成する各層の形成は、気相エピタキシャル成長あるいは分子線エピタキシャル成長などの方法により行うことができる。ＡｌＧａＡｓ層を気相エピタキシャル成長させるには、ＡｌをＡｌ（ＣＨ₃）₃やＡｌ（Ｃ₂Ｈ₅）₃の有機金属として気相で供給する（有機金属気相エピタキシャル法）。
ゲートコンタクト層４ｃの上層に、キャップ層５となるｎ型ＧａＡｓ層５’を例えば厚さ５０〜１００ｎｍ程度でエピタキシャル成長させる。ｎ型ＧａＡｓ層５’にはｎ型不純物として例えばＳｉを含有させる。
【００３９】
その後、メサエッチングによりトランジスタ形成領域以外の動作エピタキシャル層を除去し、素子分離領域Ｉとする。このメサエッチングは、少なくともバッファー層２の一部が除去される深さまで行う。素子分離用の溝は、基板１に達する深さであってもよい。
あるいは、メサエッチングを行うかわりにＯ⁺やＢ⁺をイオン注入して高抵抗領域を形成し、素子分離領域とすることもできる。素子分離領域を形成するためにイオン注入を行う場合にはアニールが不要であり、エピタキシャル層の結晶構造には影響を与えない。
【００４０】
次に、図２（Ｂ）に示すように、レジストをマスクとしたエッチングによりｎ型ＧａＡｓ層５’を選択的に除去し、ソース電極６およびドレイン電極７の形成領域にそれぞれキャップ層５を形成する。このエッチングによりゲート電極形成領域の障壁層４が露出する。
続いて、障壁層４もしくはキャップ層５、および素子分離領域Ｉの溝内を被覆するように、例えば化学気相成長（ＣＶＤ；ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜を堆積させ、絶縁膜８を形成する。
【００４１】
次に、図２（Ｃ）に示すように、ＥＦＥＴのゲート電極形成領域の絶縁膜８をエッチングにより選択的に除去し、接続孔８ｃを形成する。
続いて、図３（Ａ）に示すように、絶縁膜８をマスクとしてエッチングを行い、ＥＦＥＴのゲート電極形成領域のゲートコンタクト層４ｃを選択的に除去する。これにより、リセス１０が形成される。このエッチング深さは、形成するＥＦＥＴのしきい値電圧に合わせて適宜、設定する。
次に、図３（Ｂ）に示すように、レジスト１２をマスクとしてエッチングを行い、ＤＦＥＴのゲート電極形成領域の絶縁膜８を選択的に除去する。これにより、ＤＦＥＴ部分に接続孔８ｃが形成される。その後、レジスト１２を除去する。
【００４２】
次に、図３（Ｃ）に示すように、接続孔８ｃを介してゲート電極形成領域にｐ型不純物、例えばＺｎを６００℃程度で気相拡散させる。これにより、ＥＦＥＴのゲートコンタクト層４ｃの表面（リセス１０部分）、およびＤＦＥＴのゲートコンタクト層４ｃの表面に、それぞれｐ型低抵抗領域１１が形成される。
亜鉛の気相拡散には、例えば液体有機金属であるジエチルジンク（ＤＥＺ；Ｚｎ（Ｃ₂Ｈ₅）₂）あるいはジメチルジンク（ＤＭＺ；Ｚｎ（ＣＨ₃）₂）とアルシン（ＡｓＨ₃）を含むガスを用いる。ジエチルジンクあるいはジメチルジンクは室温で液体の有機金属であり、化合物半導体の亜鉛気相拡散源として一般的なものである。この亜鉛化合物は、高純度水素をキャリアガスとしてバブリングすると気体の状態となり、炉心管に導入される。
【００４３】
アルシンは、蒸気圧の高いヒ素が障壁層４の表面から蒸発し、化合物半導体の組成が変化するのを防止する目的で供給される。
亜鉛の気相拡散は動作エピタキシャル層の結晶成長温度（５００〜６００℃）と同程度の温度で行うことが可能であり、動作エピタキシャル層の結晶構造、特にヘテロ接合界面における結晶性の損傷は防止される。
【００４４】
次に、接続孔８ｃ底部のｐ型低抵抗領域１１に接するように、ゲート電極９となる金属層を成膜する。例えばチタン（Ｔｉ）、白金（Ｐｔ）およびＡｕをそれぞれ膜厚３０ｎｍ／５０ｎｍ／１２０ｎｍで、電子ビーム蒸着法などにより積層させる。この金属積層膜の上層にゲート電極パターンを有するレジストを形成する。レジストをマスクとして、例えばアルゴンガスを用いたイオンミリングにより金属積層膜を加工し、ゲート電極９を形成する。
【００４５】
続いて、図１に示すように、ソース電極６形成領域およびドレイン電極７形成領域の絶縁膜８を選択的にエッチングし、接続孔８ａ、８ｂをそれぞれＥＦＥＴとＤＦＥＴに形成する。接続孔８ａ、８ｂに、例えばＡｕ−Ｇｅ合金およびＮｉを順次蒸着させてから、蒸着させた金属層をパターニングする。続いて、例えば４００℃程度の熱処理を行って合金化させ、ソース電極およびドレイン電極を形成する。熱処理により電極金属を合金化させると、オーミック性が改善される。
以上の工程により、図１に示す半導体装置が得られる。
【００４６】
本実施形態の半導体装置の製造方法によれば、しきい値電圧の異なるＥＦＥＴとＤＦＥＴに、ｐ型低抵抗領域を同一工程で形成することが可能となる。したがって、同一チップ上に、しきい値電圧が独立に制御された複数のトランジスタを簡略な工程で形成することが可能となる。
【００４７】
本発明の半導体装置の製造方法および該製造方法により製造される半導体装置の実施形態は、上記の説明に限定されない。例えば、ＨＦＥＴに形成されるヘテロ接合を、上記のＧａＡｓ／ＡｌＧａＡｓに代えて、ＩｎＧａＡｓ／ＡｌＩｎＡｓとすることも可能である。また、半導体装置の設計に合わせて、動作エピタキシャル層を構成する各層の厚さを適宜変更することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】
本発明の製造方法による半導体装置によれば、同一基板上にしきい値電圧の異なる複数のトランジスタを有する半導体装置において、ゲートに十分な正電圧を印加し、オン抵抗を低減させることが可能となる。本発明の半導体装置の製造方法によれば、同一基板上に互いにしきい値電圧が異なり、かつ、ゲートに十分な正電圧を印加できる複数のトランジスタを、簡略な工程で形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１…半絶縁性基板（ＧａＡｓ基板）、２…バッファー層、３…チャネル層、４…障壁層、４ａ…スペーサー層、４ｂ…電子供給層、４ｃ…ゲートコンタクト層、５…キャップ層、５’…ｎ型ＧａＡｓ層、６…ソース電極、７…ドレイン電極、８…絶縁膜、８ａ、８ｂ、８ｃ…接続孔、９…ゲート電極、１０…リセス、１１…ｐ型低抵抗領域、１２…レジスト。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, in particular, it relates to a method of manufacturing a semiconductor device having a heterojunction field effect transistor applied to microwave communication equipment and the like.
[0002]
[Prior art]
Currently, a microwave integrated circuit (MMIC) having high-speed operability and low noise characteristics is indispensable for mobile communication devices such as mobile phones. In recent years, in MMIC, products with higher added value, such as an RF switch IC with a built-in digital control circuit and a low noise amplifier (LNA) with a DC switch, have been added to the market. In particular, switch ICs with built-in logic circuits are becoming mainstream switch ICs because the size of the package can be reduced by reducing the number of external terminals.
[0003]
In order to monolithically realize a switch IC having such a function, it is essential to form two transistors having different threshold voltages on the same chip. In other words, a depletion type field effect transistor (hereinafter referred to as DFET) used in a conventional switch IC circuit and an enhancement type field effect transistor (hereinafter referred to as EFET) used in a logic circuit must be formed on the same chip. There is.
[0004]
FIG. 4 shows a cross-sectional view of an example of an IC in which an EFET and a DFET are mixedly mounted using a heterojunction field effect transistor (HFET), which is currently becoming a mainstream MMIC device, as a basic element. Show.
As shown in FIG. 4, a buffer layer 2 made of undoped GaAs, a channel layer 3 made of GaAs without added impurities, and a barrier made of AlGaAs on a semi-insulating GaAs substrate 1. Layers 4 are sequentially stacked by epitaxial growth.
[0005]
The barrier layer 4 has three layers: a spacer layer 4a made of AlGaAs to which no impurity is added, an electron supply layer 4b made of AlGaAs to which an n-type impurity is added, and a gate contact layer 4c made of AlGaAs to which no impurity is added. Has a laminated structure.
A source electrode 6 and a drain electrode 7 are formed on the barrier layer 4 via a cap layer 5. The cap layer 5 is made of, for example, GaAs containing n-type impurities at a high concentration. The barrier layer 4 or the cap layer 5 is covered with an insulating film 8, and connection holes 8 a, 8 b, 8 c for the respective electrodes are formed in the insulating film 8.
[0006]
A gate electrode 9 is formed between the source electrode 6 and the drain electrode 7 on the barrier layer 4. The gate contact layer 4c directly under the gate electrode 9 is often thinned by etching a part of the surface (recess structure). The thinner the gate contact layer 4c in the recess, the greater the threshold voltage of the transistor is on the positive (+) side. Therefore, it is possible to adjust to an arbitrary threshold voltage by controlling the thickness of the gate contact layer 4c.
[0007]
As shown in FIG. 4, element separation between the EFET and the DFET, between other elements not shown, and with the resistance portion is performed by mesa etching the epitaxial layer on the GaAs substrate 1. This etching is performed until at least a part of the buffer layer 2 is removed.
[0008]
In the field effect transistor (FET) having the above structure, the threshold voltage is determined depending on the thickness of the gate contact layer 4c directly under the gate electrode 9. Therefore, in order to make the threshold voltages of the two FETs different from each other, the thicknesses of the gate contact layers 4c in the recess portions of these FETs may be made different from each other. When an EFET is formed, the gate contact layer 4c in the recessed portion is made thinner than the lower portion of the DFET gate, and the threshold voltage is set to a positive value (0 V or more).
[0009]
[Problems to be solved by the invention]
However, in the semiconductor device having the above-described conventional structure, the contact of the gate electrode is a Schottky junction in both the EFET and the DFET. In the case of a Schottky junction, since the built-in voltage is lower than that of the pn junction, a sufficient positive voltage cannot be applied to the gate, and a parasitic resistance component remains in the channel layer immediately below the gate.
Therefore, in the DFET, the on-resistance, which is an important device parameter, cannot be sufficiently reduced. Also, in the case of an EFET, when a logic circuit is formed using a Schottky junction for a gate contact, a sufficient logic amplitude cannot be obtained, and a circuit design margin is reduced.
[0010]
The present invention has been made in view of the above-described problems. Therefore, the present invention is a semiconductor device having a plurality of transistors having different threshold voltages on the same substrate, and a sufficient positive voltage can be applied to the gate. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing on-resistance, and to provide a method for manufacturing a semiconductor device formed by a simple process .
[0019]
[Means for Solving the Problems]
To achieve the above Symbol purpose of the method of manufacturing a semiconductor device of the present invention includes the steps of forming a career running layer on a substrate, the carrier transit layer, the first conductive carrier and a conductive type is the same A step of forming a carrier supply layer containing a type impurity, a step of forming a high resistance layer on the carrier supply layer, and processing a part of the high resistance layer to be a formation region of the first field effect transistor thinly The step of forming a recess is different from the recess in the formation region of the first field effect transistor and the region in which the recess is formed , and the high resistance that becomes the formation region of the second field effect transistor the other part of the layer, the steps of the first conductivity type impurity and the conductivity type by containing second conductive type impurities is opposite, to form two low-resistance region, the high resistance layer, said first 1 and 2 field effect A source electrode and a drain electrode of the transistor, and forming so as to face each other with respect to each of the two low-resistance regions, on the two low-resistance region, said first and second field effect Forming a gate electrode for a transistor , wherein the carrier supply layer is formed by epitaxial growth while introducing the first conductivity type impurity, and the two low resistance regions are formed by the second conductivity type impurity. Are formed simultaneously by gas phase diffusion .
[0020]
In the method of manufacturing a semiconductor device according to the present invention, preferably, the step of forming the recess is a step of selectively etching the high resistance layer. The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the carrier transit layer contact and the high resistance layer is characterized by respectively forming a semiconductor layer by epitaxial growth. In the method of manufacturing a semiconductor device according to the present invention, preferably, the carrier traveling layer, the carrier supply layer, and the high resistance layer between the first field effect transistor and the second field effect transistor are removed. And a step of forming an element isolation region.
[0021]
According to the method for manufacturing a semiconductor device of the present invention, it is possible to form low resistance regions for reducing gate resistance in a plurality of transistors having different threshold voltages in the same process. A recess is formed under the gate of the transistor whose threshold voltage is relatively increased before the low resistance region is formed. As a result, a plurality of transistors whose threshold voltages are independently controlled can be formed on the same chip in a simple process.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device manufacturing method and a semiconductor device manufactured by the manufacturing method according to the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of the semiconductor device of this embodiment. An EFET and a DFET are formed on the GaAs substrate 1 by being separated by an element isolation region I, respectively. Since the EFET and the DFET shown in FIG. 1 have a common structure except for the contact portion of the gate electrode, common parts are shown in the portions of the EFET and the DFET.
[0023]
As shown in FIG. 1, in each transistor, a channel layer 3 and a barrier layer 4 are sequentially stacked on a substrate 1 with a buffer layer 2 interposed therebetween. The barrier layer 4 has a three-layer structure in which a spacer layer 4a, an electron supply layer 4b, and a gate contact layer 4c are sequentially stacked from the substrate 1 side.
A source electrode 6 and a drain electrode 7 are respectively formed on the barrier layer 4 of each transistor via two cap layers 5. An insulating film 8 is formed so as to cover the barrier layer 4 or the cap layer 5, and the source electrode 6 and the drain electrode 7 are respectively formed in connection holes 8 a and 8 b formed in the insulating film 8.
[0024]
A gate electrode 9 is formed between the source electrode 6 and the drain electrode 7. The gate contact layer 4c below the gate electrode 9 of the EFET has a recess 10 formed on the surface thereof, and the gate contact layer 4c is partially thinned. A p-type low resistance region 11 is formed below the gate electrode 9 of the EFET and DFET.
In the semiconductor device, the channel layer 3 serves as a current path between the source electrode 6 and the drain electrode 7.
[0025]
Below, each layer which comprises the semiconductor device of this embodiment is demonstrated in detail.
As the substrate 1, for example, a substrate made of a semi-insulating GaAs single crystal that contains almost no impurities and has a resistivity of about 10 ⁶ to 10 ⁸ Ω · cm is used. The GaAs substrate 1 is a bulk crystal grown at a GaAs melting point (1238 ° C.) and includes many lattice defects such as point defects and dislocations. Therefore, when an operation epitaxial layer is grown directly on the substrate 1, the epitaxial layer in the initial stage of growth close to the substrate 1 does not become a high-quality crystal.
[0026]
The buffer layer 2 is made of, for example, undoped GaAs, and is formed with a thickness of, for example, about 3 to 5 μm by epitaxial growth. When the buffer layer 2 is not provided, for example, there is a problem that hysteresis is observed in the plot of drain current against the source-drain voltage (IV characteristic), and the mutual conductance G _m is lowered in a low current region. In order to prevent this, a buffer layer 2 is provided between the substrate 1 and the operation epitaxial layer.
[0027]
As the material of the channel layer 3, a semiconductor having a narrower band gap than the semiconductor constituting the barrier layer 4, for example, GaAs to which no impurity is added is used.
Electrons are supplied to the channel layer 3 from the electron supply layer 4b of the barrier layer 4, and the supplied electrons accumulate. The channel layer 3 is formed to be extremely thin with a thickness of about 10 to 15 nm and an atomic layer number of about 20 to 30 layers. Therefore, there is no degree of freedom of electron movement in the direction perpendicular to the heterojunction plane, and the properties of a two-dimensional electron gas (2DEG) are exhibited.
The channel layer 3 contains almost no impurities, and electrons and donor ions are spatially separated, so that electrons traveling through the channel are not scattered by the donor ions. Therefore, the channel layer 3 becomes an electron transit layer in which electrons move at high speed.
[0028]
The barrier layer 4 is made of a III-V group compound semiconductor such as Al _x Ga _1-x As mixed crystal, and when Al _x Ga _1-x As is used for the barrier layer 4, the Al composition ratio x is usually 0.2-0.3.
The spacer layer 4a in contact with the channel layer 3 is a high resistance layer to which no impurity is added and has a thickness of about 2 nm, for example. The spacer layer 4a is provided for the purpose of preventing the potential of high-concentration impurities contained in the electron supply layer 4b from infiltrating the channel layer 3 to cause electron scattering.
[0029]
For example, silicon is added to the electron supply layer 4b as an n-type impurity by about 1.0 × 10 ^{12 to} 2.0 × 10 ¹² atoms / cm ² , and the thickness of the electron supply layer 4b is, for example, about 4 nm.
The gate contact layer 4c is a high resistance layer to which no impurity is added, and has a thickness of about 100 nm, for example. Between the electron supply layer 4b and the gate electrode 9, by the gate contact layer 4c having a band gap wider than the semiconductor constituting the channel layer 3 is formed, the transconductance G _m and the gate-source capacitance C _The linearity of _gs with respect to the gate voltage V _g is improved, and the power added efficiency is increased.
[0030]
Two cap layers 5 are formed at appropriate intervals on the gate contact layer 4c of the EFET and DFET. The cap layer 5 is made of, for example, GaAs containing about 4 × 10 ¹⁸ atoms / cm ³ of silicon as an n-type impurity, and has a thickness of about 50 to 100 nm. The connection resistance is generated by forming the gate contact layer 4c which is a high resistance layer on the electron supply layer 4b. However, the connection resistance is reduced by forming the cap layer 5.
[0031]
The insulating film 8 formed in the upper layer of the gate contact layer 4c or the cap layer 5 and the element isolation region I is made of, for example, a silicon nitride film, and has a thickness of about 300 nm, for example.
The source electrode 6 and the drain electrode 7 are formed by alloying gold (Au) -germanium (Ge) alloy, nickel (Ni), and Au sequentially laminated on the upper layer of the cap layer 5, respectively. A junction is formed.
[0032]
A p-type low resistance region 11 is formed on the surface of the recess 10 below the gate electrode 9 for the EFET, and below the gate electrode 9 for the DFET. The p-type low resistance region 11 contains, for example, zinc (Zn) of about 1.0 × 10 ¹⁹ atoms / cm ³ as a p-type impurity. If the diffusion depths of the p-type low resistance regions 11 of the EFET and DFET are the same, these p-type low resistance regions 11 can be formed by the same process. When the impurity diffusion depth of the p-type low resistance region 11 of the EFET and the DFET is the same, the etching depth of the recess 10 of the EFET is adjusted in order to obtain a desired threshold voltage.
[0033]
As described above, according to the semiconductor device of this embodiment, by controlling the diffusion depth of the p-type low-resistance region 11 and the thickness of the gate contact layer 4c in the recess 10, the EFET and the DFET can be arbitrarily set. Threshold voltage can be set.
Further, according to the semiconductor device of this embodiment, since the gate portion is a pn junction, a larger positive voltage can be applied to the gate electrode than in the case of a Schottky junction. Therefore, the EFET that constitutes the logic circuit can have a sufficient logic amplitude that is larger than that of the HFET using the Schottky junction.
Thereby, the margin of circuit design can be increased.
Similarly, in the case of DFET, a pn junction is formed at the gate, and a sufficiently large positive voltage can be applied to the gate electrode, so that the parasitic resistance component generated in the channel immediately below the gate can be reduced and the on-state can be reduced. Resistance can be reduced.
[0034]
Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
First, as shown in FIG. 2A, for example, a GaAs layer not added with impurities is epitaxially grown as a buffer layer 2 on a substrate 1 made of, for example, semi-insulating GaAs. The GaAs layer is formed by vapor phase epitaxial growth, for example. For vapor phase epitaxial growth of GaAs, there are a chloride method using AsCl ₃ as a supply source of As and a hydride method using AsH ₃ / PH _3. Usually, the hydride method is used. Usually, the buffer layer is epitaxially grown simultaneously with the working layer thereon.
By forming the buffer layer 2, the crystallinity of the operational epitaxial layer formed thereon can be improved. The thickness of the buffer layer 2 is 3 to 5 μm, for example.
[0035]
The channel layer 3 is epitaxially grown on the buffer layer 2. As the channel layer 3, a semiconductor having a narrower band gap than the semiconductor constituting the barrier layer 4, for example, a layer made of GaAs to which no impurity is added, is formed extremely thin, for example, to a thickness of about 10 nm.
The channel layer 3 can be preferably formed by molecular beam epitaxial growth in addition to vapor phase epitaxial growth similar to the buffer layer 2. In the molecular beam epitaxial growth method, the deposition rate of the semiconductor layer is slower than in other epitaxial growth methods. For example, the growth rate when GaAs is grown on a GaAs substrate is 0.1 to 2 μm / h. Therefore, the molecular beam epitaxy method is disadvantageous for the formation of a thick semiconductor layer, but is suitable for film formation while controlling crystallinity at the atomic size level, like the operation epitaxial layer of an HFET.
[0036]
As a barrier layer 4 above the channel layer 3, for example, a spacer layer 4a made of an AlGaAs layer not containing impurities, an electron supply layer 4b made of an AlGaAs layer containing n-type impurities, and a gate contact made of an AlGaAs layer not containing impurities. The layer 4c is epitaxially grown sequentially.
In the Al _x Ga _1-x As mixed crystal formed as the barrier layer 4, the Al composition ratio x is 0.2 to 0.3. The thickness of each layer of the laminated film is, for example, 2 nm for the spacer layer 4a, 4 nm for the electron supply layer 4b, and 100 nm for the gate contact layer 4c.
[0037]
For example, silicon (Si) is added to the electron supply layer 4b as an n-type impurity by 1.0 × 10 ^{12 to} 2.0 × 10 ¹² atoms / cm ² , and Si is introduced at the stage of epitaxial growth. When Si is diffused after forming the AlGaAs layer, heat treatment at a temperature higher than the crystal growth temperature (500 to 600 ° C.) of the operating epitaxial layer is required, and the crystal structure of the thin epitaxial layer is damaged.
Si is frequently used as an n-type impurity for the AlGaAs layer, but it is also possible to use sulfur (S), selenium (Se), tin (Sn) or the like in addition to Si.
[0038]
Each layer constituting the barrier layer 4 can be formed by a method such as vapor phase epitaxial growth or molecular beam epitaxial growth. For vapor phase epitaxial growth of the AlGaAs layer, Al is supplied in the vapor phase as an organic metal of Al (CH ₃ ) ₃ or Al (C ₂ H ₅ ) ₃ (metal organic vapor phase epitaxial method).
On the gate contact layer 4c, an n-type GaAs layer 5 ′ serving as the cap layer 5 is epitaxially grown to a thickness of about 50 to 100 nm, for example. The n-type GaAs layer 5 ′ contains, for example, Si as an n-type impurity.
[0039]
Thereafter, the operation epitaxial layer other than the transistor formation region is removed by mesa etching to form an element isolation region I. This mesa etching is performed to such a depth that at least a part of the buffer layer 2 is removed. The element isolation groove may have a depth reaching the substrate 1.
Alternatively, instead of performing mesa etching, ions of O ⁺ and B ⁺ may be ion-implanted to form a high resistance region, thereby forming an element isolation region. When ion implantation is performed to form the element isolation region, annealing is not required and the crystal structure of the epitaxial layer is not affected.
[0040]
Next, as shown in FIG. 2B, the n-type GaAs layer 5 ′ is selectively removed by etching using a resist as a mask, and the cap layer 5 is formed in the formation region of the source electrode 6 and the drain electrode 7, respectively. To do. By this etching, the barrier layer 4 in the gate electrode formation region is exposed.
Subsequently, a silicon nitride film is deposited by, for example, chemical vapor deposition (CVD) so as to cover the barrier layer 4 or the cap layer 5 and the trench in the element isolation region I, thereby forming the insulating film 8. To do.
[0041]
Next, as shown in FIG. 2C, the insulating film 8 in the gate electrode formation region of the EFET is selectively removed by etching to form a connection hole 8c.
Subsequently, as shown in FIG. 3A, etching is performed using the insulating film 8 as a mask to selectively remove the gate contact layer 4c in the gate electrode formation region of the EFET. Thereby, the recess 10 is formed. This etching depth is appropriately set according to the threshold voltage of the EFET to be formed.
Next, as shown in FIG. 3B, etching is performed using the resist 12 as a mask to selectively remove the insulating film 8 in the gate electrode formation region of the DFET. Thereby, the connection hole 8c is formed in the DFET portion. Thereafter, the resist 12 is removed.
[0042]
Next, as shown in FIG. 3C, a p-type impurity, for example, Zn is vapor-phase diffused at about 600 ° C. in the gate electrode formation region through the connection hole 8c. As a result, the p-type low resistance regions 11 are formed on the surface (recess 10 portion) of the gate contact layer 4c of the EFET and the surface of the gate contact layer 4c of the DFET, respectively.
For the gas phase diffusion of zinc, for example, a gas containing diethyl zinc (DEZ; Zn (C ₂ H ₅ ) ₂ ) or dimethyl zinc (DMZ; Zn (CH ₃ ) ₂ ) and arsine (AsH ₃ ) which are liquid organic metals. Is used. Diethyl zinc or dimethyl zinc is an organic metal that is liquid at room temperature, and is generally used as a zinc vapor phase diffusion source for compound semiconductors. This zinc compound becomes a gaseous state when bubbled with high-purity hydrogen as a carrier gas, and is introduced into the core tube.
[0043]
Arsine is supplied for the purpose of preventing arsenic having a high vapor pressure from evaporating from the surface of the barrier layer 4 and changing the composition of the compound semiconductor.
Vapor phase diffusion of zinc can be performed at a temperature similar to the crystal growth temperature (500 to 600 ° C.) of the operating epitaxial layer, and the crystal structure of the operating epitaxial layer, particularly crystallinity damage at the heterojunction interface is prevented. Is done.
[0044]
Next, a metal layer to be the gate electrode 9 is formed so as to be in contact with the p-type low resistance region 11 at the bottom of the connection hole 8c. For example, titanium (Ti), platinum (Pt), and Au are stacked at a film thickness of 30 nm / 50 nm / 120 nm by an electron beam evaporation method or the like. A resist having a gate electrode pattern is formed on the metal laminated film. Using the resist as a mask, the metal laminated film is processed by ion milling using, for example, argon gas, and the gate electrode 9 is formed.
[0045]
Subsequently, as shown in FIG. 1, the insulating film 8 in the source electrode 6 formation region and the drain electrode 7 formation region is selectively etched to form connection holes 8a and 8b in the EFET and DFET, respectively. For example, an Au—Ge alloy and Ni are sequentially deposited in the connection holes 8a and 8b, and then the deposited metal layer is patterned. Subsequently, for example, heat treatment at about 400 ° C. is performed to form an alloy, thereby forming a source electrode and a drain electrode. When the electrode metal is alloyed by heat treatment, ohmic properties are improved.
Through the above steps, the semiconductor device shown in FIG. 1 is obtained.
[0046]
According to the method for manufacturing a semiconductor device of this embodiment, it is possible to form p-type low resistance regions in the same process in EFETs and DFETs having different threshold voltages. Therefore, a plurality of transistors whose threshold voltages are independently controlled can be formed on the same chip by a simple process.
[0047]
The embodiment of the semiconductor device manufacturing method and the semiconductor device manufactured by the manufacturing method of the present invention is not limited to the above description. For example, the heterojunction formed in the HFET may be InGaAs / AlInAs instead of the above GaAs / AlGaAs. Further, the thickness of each layer constituting the operation epitaxial layer can be changed as appropriate in accordance with the design of the semiconductor device. In addition, various modifications can be made without departing from the scope of the present invention.
[0048]
【The invention's effect】
According to the semiconductor device according to the manufacturing method of the present invention, in a semiconductor device having a plurality of transistors having different threshold voltages on the same substrate, a sufficient positive voltage can be applied to the gate to reduce the on-resistance. . According to the method for manufacturing a semiconductor device of the present invention, it is possible to form a plurality of transistors having different threshold voltages on the same substrate and capable of applying a sufficient positive voltage to the gate in a simple process. Become.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device of the present invention.
FIGS. 2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the present invention. FIGS.
FIGS. 3A to 3C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the present invention. FIGS.
FIG. 4 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semi-insulating substrate (GaAs substrate), 2 ... Buffer layer, 3 ... Channel layer, 4 ... Barrier layer, 4a ... Spacer layer, 4b ... Electron supply layer, 4c ... Gate contact layer, 5 ... Cap layer, 5 ' ... n-type GaAs layer, 6 ... source electrode, 7 ... drain electrode, 8 ... insulating film, 8a, 8b, 8c ... connection hole, 9 ... gate electrode, 10 ... recess, 11 ... p-type low resistance region, 12 ... resist .

Claims

基板上にキャリア走行層を形成する工程と、
前記キャリア走行層上に、キャリアと導電型が同一である第１導電型不純物を含有するキャリア供給層を形成する工程と、
前記キャリア供給層上に高抵抗層を形成する工程と、
第１の電界効果トランジスタの形成領域となる前記高抵抗層の一部を薄く加工して、リセスを形成する工程と、
前記第１の電界効果トランジスタの形成領域の前記リセス、および前記リセスが形成された領域とは異なり、第２の電界効果トランジスタの形成領域となる前記高抵抗層の他の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有させ、二つの低抵抗領域を形成する工程と、
前記高抵抗層上に、前記第１および第２の電界効果トランジスタ用のソース電極およびドレイン電極を、前記二つの低抵抗領域それぞれに対して互いに対向するように形成する工程と、
前記二つの低抵抗領域の上に、それぞれ前記第１および第２の電界効果トランジスタ用のゲート電極を形成する工程とを有し、
前記キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、
前記二つの低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同時に形成される、
半導体装置の製造方法。Forming a career running layer on a substrate,
Forming a carrier supply layer containing a first conductivity type impurity having the same conductivity type as the carrier on the carrier running layer;
Forming a high resistance layer on the carrier supply layer;
Forming a recess by thinly processing a part of the high-resistance layer to be a formation region of the first field effect transistor;
The first of said recess formation region of the field effect transistors, and different from the recess is formed regions, on the other part of the high resistance layer composed of a second field effect transistor forming region, said first Including a first conductivity type impurity and a second conductivity type impurity having a conductivity type opposite to each other to form two low resistance regions;
Forming a source electrode and a drain electrode for the first and second field effect transistors on the high resistance layer so as to face each other with respect to the two low resistance regions;
On the two low-resistance region, and forming a respective said first and second gate electrodes of the field effect transistor,
The carrier supply layer is formed by epitaxial growth while introducing the first conductivity type impurity,
The two low-resistance regions are simultaneously formed by vapor-phase diffusion of the second conductivity type impurities.
A method for manufacturing a semiconductor device.

前記リセスを形成する工程は、前記高抵抗層を選択的にエッチングする工程である、
請求項１記載の半導体装置の製造方法。The step of forming the recess is a step of selectively etching the high resistance layer .
A method for manufacturing a semiconductor device according to claim 1 .

前記キャリア走行層および前記高抵抗層を形成する工程は、それぞれエピタキシャル成長により半導体層を形成する工程である、
請求項１記載の半導体装置の製造方法。The step of forming the carrier transit layer contact and the high resistance layer is a step of forming a semiconductor layer by respective epitaxial growth,
A method for manufacturing a semiconductor device according to claim 1 .

前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間の前記キャリア走行層、前記キャリア供給層および前記高抵抗層を除去し、素子分離領域を形成する工程を有する、
請求項１記載の半導体装置の製造方法。Removing the carrier traveling layer, the carrier supply layer, and the high resistance layer between the first field effect transistor and the second field effect transistor to form an element isolation region ;
A method for manufacturing a semiconductor device according to claim 1 .

前記高抵抗層はアルミニウムガリウムヒ素（ＡｌＧａＡｓ）であり、前記第２導電型不純物を気相拡散するときに、アルシン（ＡｓＨThe high resistance layer is aluminum gallium arsenide (AlGaAs), and arsine (AsH) is used when the second conductivity type impurity is vapor-phase diffused. _３3 ）を含むガスをさらに供給する、) Further containing gas,
請求項１記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1.