以下に、本発明の各実施の形態について図面を参照しながら説明する。
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、図1(a) 〜(c) 及び図2(a) 〜(c) を参照しながら説明する。
図1(a) 〜(c) 及び図2(a) 〜(c) は、高抵抗領域として酸化領域を有する本発明の第1の実施形態に係る半導体装置の製造工程を示す要部工程断面図である。
まず、図1(a) に示すように、半導体基板10の上に、窒化ガリウム系化合物半導体よりなる第1の領域11Aを形成した後に、該第1の領域11Aの上に、窒化ガリウム系化合物半導体よりなる第2の領域11Bを形成する。このように、第1の領域11A及び第2の領域11Bが積層された窒化ガリウム系化合物半導体よりなる堆積層11を形成する。尚、半導体基板10の材料として、例えばサファイア、SiC、Si又はGaNを用いることができる。また、第1の領域11AとしてGaNを用いると共に第2の領域11BとしてAlGaNを用いることにより、HFETを構成することができる。また、第1の領域11Aとしてi型のGaNを用いると共に第2の領域11Bとしてn型のGaNを用いることにより、MESFETを構成することができる。
次に、図1(b) に示すように、堆積層11の上に、所望のパターンを有する選択マスク層12を形成する。尚、選択マスク層12の材料として、感光性レジスト、SiO2 若しくはSiN等の絶縁膜、Al若しくはTi等の金属膜、又はSi等を用いることができる。
具体的に、所望のパターンを有する選択マスク層12を形成する方法として、以下に説明するリフトオフ法又はエッチング法が挙げられる。
第1に、リフトオフ法を用いる場合には、まず最初に、堆積層11の全面に感光性レジストを均一に塗布した後、該感光性レジストをパターニングすることによって所望のパターンを有する感光性レジストを形成する。次に、堆積層11及び所望のパターンを有する感光性レジストの全面に選択マスク層12を堆積する。その後、選択マスク層12の余分な部分を除去し、さらに、感光性レジストを除去することにより、所望のパターンを有する選択マスク層12を形成する。
このように、リフトオフ法を用いて所望のパターンを有する選択マスク層12を形成する場合において、選択マスク層12を堆積する方法は、選択マスク層12に用いられる材料に応じて適宜選択される。選択マスク層12の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層11の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層12を堆積する。一方、選択マスク層12の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層11の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層12を堆積する。
第2に、エッチング法を用いる場合には、まず最初に、堆積層11の全面に選択マスク層12を堆積した後、該選択マスク層12の全面に、感光性レジストを均一に塗布する。次に、選択マスク層12の全面に塗布された感光性レジストに所望のパターンを形成することにより、選択マスク層12を露出させる開口部を形成する。続いて、選択マスク層12を露出させる開口部に対してエッチングを施して、選択マスク層12における開口部に存在する部分を除去することにより、所望のパターンを有する選択マスク層12を形成する。尚、本工程では、エッチングによって、選択マスク層12における開口部に存在する部分を完全に除去せずに、残存させるようにエッチングを行なってもよい。この場合は、次工程である図1(c) に示す工程において、改質領域13を形成する際に、選択マスク層12の残存部分と堆積層11とに対してダメージを与えて改質領域13を形成すればよい。
尚、エッチングする方法として、ウェットエッチング法又はドライエッチング法等が挙げられ、ドライエッチング法を用いる場合には、選択マスク層12を露出させる開口部に対してドライエッチングを施すことにより、選択マスク層12における開口部に存在する部分を除去した後に、堆積層11における選択マスク層12で保護されていない部分に対して、過剰にドライエッチングを施すことにより、改質領域13を形成することも可能である。
このように、エッチング法を用いて所望のパターンを有する選択マスク層12を形成する場合において、選択マスク層12を堆積する方法は、選択マスク層12に用いられる材料に応じて適宜選択される。選択マスク層12の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層11の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層12を堆積する。一方、選択マスク層12の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層11の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層12を堆積する。
次に、図1(c) に示すように、堆積層11における選択マスク層12で保護されていない部分に対して、ダメージを与えて結晶欠陥を形成することにより、改質領域13を形成する。また、ダメージを与える方法として、イオン注入、リン酸溶液若しくはアルカリ溶液を用いたウェットエッチング、電解質溶液に浸して通電する、プラズマエッチング、イオンミリング、電子ビーム、又はスパッタリング等が挙げられる。
ここで、イオン注入により改質領域13を形成する場合、イオン注入に用いるイオンについて具体的に説明する。
注入イオンとして、アルミニウム、ガリウム又はチタンよりなるイオンを用いると良い。これは、アルミニウム(Al)又はガリウム(Ga)よりなるイオンは、窒化ガリウム系化合物半導体(例えばGaN、AlGaN又はInGaN等)に含まれる元素と同種の元素を含んでいるので、改質領域13を酸化すると、酸化された窒化ガリウム系化合物半導体と同種の良好な酸化領域14を形成することができるからである。また、これらのイオンは全て、優れた被酸化性を有するため、改質領域13を酸化した後に、金属として残存することがないので、良好な絶縁性を有する酸化膜を形成することができるからである。
また、注入イオンとして、マグネシウム、炭素又はカルシウムよりなるイオンを用いると良い。これは、改質領域13においてN空孔(Nの空孔子点)が支配的となり、この領域を酸化することによって形成される酸化領域14がn-型の不純物として作用する場合、これらのイオンはp-型の不純物であるので、改質領域13を酸化した後に、酸化領域14におけるn-型の不純物を補償する作用を行なうことができるからである。
次に、イオン注入の条件について、具体的に説明する。
例えば、GaNよりなる堆積層11に対して、加速電圧を0keVとしたイオン注入を行なうことによって改質領域13を形成した場合に、次工程である図2(a) に示す工程で、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域13に対して熱処理を施すことにより、膜厚が100nmである酸化領域14を形成することができる。また、GaNよりなる堆積層11に対して、加速電圧を0keVから1000keVに変えて、イオン注入を行なうことにより、改質領域13を形成した場合に、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域13に対して熱処理を施すことにより、膜厚が110nmである酸化領域14を形成することができる。
このように、イオン注入における加速電圧を調整することにより、改質の程度を調整しながら改質領域13を形成する。これにより、所望の範囲及び所望の強さで改質領域13を形成するので、所望の場所及び所望の形状を有する酸化領域13を形成することができる。例えば、改質領域13として結晶欠陥を形成する場合、結晶欠陥が形成される密度を調整することにより、所望の領域及び所望の膜厚を有する酸化領域14を容易に形成することができる。
次に、図2(a) に示すように、堆積層11における素子形成領域における部分を選択マスク層12で保護して、特定の雰囲気下で改質領域13に対して熱処理を施すことにより、改質領域13が酸化された酸化領域14を形成する。ここでは、酸素雰囲気中、1000℃の雰囲気下で熱処理を行なっている。これにより、堆積層11における改質領域13のみを酸化することができるので、堆積層11における素子形成領域以外の領域における部分に、酸化領域14を容易に形成することができる。尚、前工程である図1(b) に示す工程で形成された選択マスク層12が、本工程で施される熱処理に適さない場合、熱処理を行なう前に、選択マスク層12を除去し、前述した方法を用いて、熱処理に適した選択マスク層を再度形成する必要がある。
次に、図2(b) に示すように、選択マスク層12を除去した後、堆積層11における酸化領域14によって区画された素子形成領域に、ソース電極15及びドレイン電極16を形成し、熱処理を加えることによりオーミックコンタクトを得る。
次に、図2(c) に示すように、堆積層11における酸化領域14によって区画された素子形成領域に、ゲート電極17を形成する。尚、本実施例において、ソース電極15、ドレイン電極16及びゲート電極17を形成する方法は、通常の半導体装置の製造方法と同様に行なう。
以上のように、本発明の第1の実施形態に係る半導体装置の製造方法によると、堆積層11に形成したIII族窒化物半導体層よりなる改質領域13に対して酸化処理を施すため、堆積層11の改質領域13における酸化反応を促進させることができるので、酸化領域14を容易に形成することができる。これにより、リーク電流を抑制できる高抵抗領域としての酸化領域14を形成することができる。このため、優れた熱的安定性を有する高抵抗領域を形成することができる。
また、堆積層11における素子形成領域以外の領域における部分に対して、予めダメージを与えることにより、例えば結晶欠陥等を有する改質領域13を形成する。これにより、改質領域13に対する酸化反応を促進させることができるので、堆積層11の改質領域13に酸化領域14を容易に形成することができる。すなわち、酸化領域14の形成は、堆積層11の改質領域13に存在する結晶欠陥を中心に始まるので、改質領域13に対する酸化反応を促進させることができる。
また、図1(c) に示したように、複数の改質領域13を堆積層11に形成することにより、次工程である図2(a) に示す工程で、異なる膜厚を有する酸化領域14を同一の工程で形成することを可能にする。このため、工程の簡素化を図ることができる。例えば、SiO2 よりなる酸化膜を形成する場合であれば、異なる膜厚を有する酸化膜を複数の領域に形成するためには複数の工程が必要とされるが、本発明の場合であれば、改質の程度が異なる複数の領域を酸化することにより、異なる膜厚を有する酸化領域14を同一の工程で形成することができる。
以上のようにして、高抵抗領域である酸化領域14によって、素子間を電気的に分離することができる優れた素子分離構造を有する半導体装置を製造することができるので、素子の微細化、高速化、高効率化及び高集積化の実現が可能なIII族窒化物半導体層を用いた半導体装置を提供することができる。
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図3(a) 〜(c) 及び図4(a) 〜(c) を参照しながら説明する。
図3(a) 〜(c) 及び図4(a) 〜(c) は、高抵抗領域として酸化領域を有する本発明の第2の実施形態に係る半導体装置の製造工程を示す要部工程断面図である。
まず、図3(a) に示すように、半導体基板30の上に、窒化ガリウム系化合物半導体よりなる第1の領域31Aを形成した後に、該第1の領域31Aの上に、窒化ガリウム系化合物半導体よりなる第2の領域31Bを形成する。このように、第1の領域31A及び第2の領域31Bが積層された窒化ガリウム系化合物半導体よりなる堆積層31を形成する。尚、半導体基板30の材料として、例えばサファイア、SiC、Si又はGaNを用いることができる。また、第1の領域31AとしてGaNを用いると共に第2の領域31BとしてAlGaNを用いることにより、HFETを構成することができる。また、第1の領域31Aとしてi型のGaNを用いると共に第2の領域31Bとしてn型のGaNを用いることにより、MESFETを構成することができる。
次に、図3(b) に示すように、堆積層31の上に、所望のパターンを有する選択マスク層32を形成する。尚、選択マスク層32の材料として、感光性レジスト、SiO2 若しくはSiN等の絶縁膜、Al若しくはTi等の金属膜、又はSi等を用いることができる。
具体的に、所望のパターンを有する選択マスク層32を形成する方法として、以下に説明するリフトオフ法又はエッチング法が挙げられる。
第1に、リフトオフ法を用いる場合には、まず最初に、堆積層31の全面に感光性レジストを均一に塗布した後、該感光性レジストをパターニングすることによって所望のパターンを有する感光性レジストを形成する。次に、堆積層31及び所望のパターンを有する感光性レジストの全面に選択マスク層32を堆積する。その後、選択マスク層32の余分な部分を除去し、さらに、感光性レジストを除去することにより、所望のパターンを有する選択マスク層32を形成する。
このように、リフトオフ法を用いて所望のパターンを有する選択マスク層32を形成する場合において、選択マスク層32を堆積する方法は、選択マスク層32に用いられる材料に応じて適宜選択される。選択マスク層32の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層31の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層32を堆積する。一方、選択マスク層32の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層31の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層32を堆積する。
第2に、エッチング法を用いる場合には、まず最初に、堆積層31の全面に選択マスク層32を堆積した後、該選択マスク層32の全面に、感光性レジストを均一に塗布する。次に、選択マスク層32の全面に塗布された感光性レジストに所望のパターンを形成することにより、選択マスク層32を露出させる開口部を形成する。続いて、選択マスク層32を露出させる開口部に対してエッチングを施して、選択マスク層32における開口部に存在する部分を除去することにより、所望のパターンを有する選択マスク層32を形成する。尚、エッチングする方法として、ウェットエッチング法又はドライエッチング法等が挙げられる。
このように、エッチング法を用いて所望のパターンを有する選択マスク層32を形成する場合において、選択マスク層32を堆積する方法は、選択マスク層32に用いられる材料に応じて適宜選択される。選択マスク層32の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層31の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層32を堆積する。一方、選択マスク層32の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層31の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層32を堆積する。
次に、図3(c) に示すように、堆積層31における選択マスク層32で保護されていない部分の表面に、TiOx よりなる金属酸化膜33Aを形成する。その後、特定の雰囲気下で金属酸化膜33Aに対して熱処理を施すことによって、図3(c) に示すように、堆積層31の表面に形成された金属酸化膜33A中の金属と堆積層31中の窒化物とが反応して、堆積層31に改質領域33が形成される。ここでは、窒素雰囲気中、500℃の雰囲気下で熱処理を行っている。また、改質の程度を調整しながら改質領域33を形成すれば、所望の範囲及び所望の強さで改質領域33を形成できるので、次工程である図4(a) に示す工程で、所望の場所及び所望の形状を有する酸化領域34を形成することができる。尚、本工程では、金属酸化膜33Aの材料として、TiOx を用いた場合について説明したが、他のMOx を材料としても良い。Mは、金属元素を示しており、具体的には、Ta又はMo等が挙げられる。
次に、図4(a) に示すように、堆積層31における素子形成領域における部分を選択マスク層32で保護して、特定の雰囲気下で改質領域33に対して熱処理を施すことにより、改質領域33が酸化された酸化領域34を形成する。ここでは、酸素雰囲気中、1000℃の雰囲気下で熱処理を行なっている。これにより、堆積層31における改質領域33のみを酸化することができるので、堆積層31における素子形成領域以外の領域における部分に、酸化領域34を容易に形成することができる。尚、前工程である図3(b) に示す工程で形成された選択マスク層32が、本工程で施される熱処理に適さない場合、熱処理を行なう前に、選択マスク層32を除去し、前述した方法を用いて、熱処理に適した選択マスク層を再度形成する必要がある。
次に、図4(b) に示すように、選択マスク層32を除去した後、堆積層31における酸化領域34によって区画された素子形成領域に、ソース電極35及びドレイン電極36を形成し、熱処理を加えることによりオーミックコンタクトを得る。
次に、図4(c) に示すように、堆積層31における酸化領域34によって区画された素子形成領域に、ゲート電極37を形成する。尚、本実施例において、ソース電極35、ドレイン電極36及びゲート電極37を形成する方法は、通常の半導体装置の製造方法と同様に行なう。
以上のように、本発明の第2の実施形態に係る半導体装置の製造方法によると、堆積層31に形成したIII族窒化物半導体層よりなる改質領域33に対して酸化処理を施すため、堆積層31の改質領域33における酸化反応を促進させることができるので、酸化領域34を容易に形成することができる。これにより、リーク電流を抑制できる高抵抗領域としての酸化領域34を形成することができる。このため、優れた熱的安定性を有する高抵抗領域を形成することができる。
また、堆積層31における素子形成領域以外の領域における部分の表面に、金属酸化膜33A中の金属と堆積層31中の窒化物とが反応することにより、改質領域33を形成する。これにより、改質領域33に対する酸化反応を促進させることができるので、堆積層31の改質領域33に酸化領域34を容易に形成することができる。
また、図3(c) に示したように、複数の改質領域33を堆積層31に形成することにより、次工程である図4(a) に示す工程で、異なる膜厚を有する酸化領域34を同一の工程で形成することを可能にする。このため、工程の簡素化を図ることができる。例えば、SiO2 よりなる酸化膜を形成する場合であれば、異なる膜厚を有する酸化膜を複数の領域に形成するためには複数の工程が必要とされるが、本発明の場合であれば、改質の程度が異なる複数の領域を酸化することにより、異なる膜厚を有する酸化領域34を同一の工程で形成することができる。
以上のようにして、高抵抗領域である酸化領域34によって、素子間を電気的に分離することができる優れた素子分離構造を有する半導体装置を製造することができるので、素子の微細化、高速化、高効率化及び高集積化の実現が可能なIII族窒化物半導体層を用いた半導体装置を提供することができる。
(第3の実施形態)
以下に、本発明の第3の実施形態に係る半導体装置の製造方法について、図5(a) 〜(c) 及び図6(a) 〜(c) を参照しながら説明する。
図5(a) 〜(c) 及び図6(a) 〜(c) は、高抵抗領域として酸化領域を有する本発明の第3の実施形態に係る半導体装置の製造工程を示す要部工程断面図である。
まず、図5(a) に示すように、半導体基板50の上に、窒化ガリウム系化合物半導体よりなる第1の領域51Aを形成した後に、該第1の領域51Aの上に、窒化ガリウム系化合物半導体よりなる第2の領域51Bを形成する。このように、第1の領域51A及び第2の領域51Bが積層された窒化ガリウム系化合物半導体よりなる堆積層51を形成する。尚、半導体基板50の材料として、例えばサファイア、SiC、Si又はGaNを用いることができる。また、第1の領域51AとしてGaNを用いると共に第2の領域51BとしてAlGaNを用いることにより、HFETを構成することができる。また、第1の領域51Aとしてi型のGaNを用いると共に第2の領域51Bとしてn型のGaNを用いることにより、MESFETを構成することができる。
次に、図5(b) に示すように、堆積層51の上に、所望のパターンを有する選択マスク層52を形成する。尚、選択マスク層52の材料として、感光性レジスト、SiO2 若しくはSiN等の絶縁膜、Al若しくはTi等の金属膜、又はSi等を用いることができる。
具体的に、所望のパターンを有する選択マスク層52を形成する方法として、以下に説明するリフトオフ法又はエッチング法が挙げられる。
第1に、リフトオフ法を用いる場合には、まず最初に、堆積層51の全面に感光性レジストを均一に塗布した後、該感光性レジストをパターニングすることによって所望のパターンを有する感光性レジストを形成する。次に、堆積層51及び所望のパターンを有する感光性レジストの全面に選択マスク層52を堆積する。その後、選択マスク層52の余分な部分を除去し、さらに、感光性レジストを除去することにより、所望のパターンを有する選択マスク層52を形成する。
このように、リフトオフ法を用いて所望のパターンを有する選択マスク層52を形成する場合において、選択マスク層52を堆積する方法は、選択マスク層52に用いられる材料に応じて適宜選択される。選択マスク層52の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層51の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層52を堆積する。一方、選択マスク層52の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層51の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層52を堆積する。
第2に、エッチング法を用いる場合には、まず最初に、堆積層51の全面に選択マスク層52を堆積した後、該選択マスク層52の全面に、感光性レジストを均一に塗布する。次に、選択マスク層52の全面に塗布された感光性レジストに所望のパターンを形成することにより、選択マスク層52を露出させる開口部を形成する。続いて、選択マスク層52を露出させる開口部に対してエッチングを施して、選択マスク層52における開口部に存在する部分を除去することにより、所望のパターンを有する選択マスク層52を形成する。尚、エッチングする方法として、ウェットエッチング法又はドライエッチング法等が挙げられ、ドライエッチング法を用いる場合には、選択マスク層52を露出させる開口部に対してドライエッチングを施すことにより、選択マスク層52における開口部に存在する部分を除去した後に、堆積層51における選択マスク層52で保護されていない部分に対して、過剰にドライエッチングを施すことにより、改質領域53を形成することも可能である。
このように、エッチング法を用いて所望のパターンを有する選択マスク層52を形成する場合において、選択マスク層52を堆積する方法は、選択マスク層52に用いられる材料に応じて適宜選択される。選択マスク層52の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層51の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層52を堆積する。一方、選択マスク層52の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層51の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層52を堆積する。
次に、図5(c) に示すように、堆積層51における選択マスク層52で保護されていない部分をドライエッチングによって除去しながら、ダメージを与えて結晶欠陥を形成することにより、改質領域53を形成する。尚、本工程で行なわれるドライエッチングは、具体的には、プラズマエッチング、スパッタエッチング又はイオンミリング等が挙げられる。
ここで、ドライエッチングにより改質領域53を形成する場合、ドライエッチングの条件について、具体的に説明する。
例えば、GaNよりなる堆積層51に対して、パワーを0Wとしたドライエッチングを行なうことによって改質領域53を形成した場合に、後工程である図6(b) に示す工程で、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域53に対して熱処理を施すことにより、膜厚が100nmである素子分離酸化領域54Aを形成することができる。また、GaNよりなる堆積層51に対して、パワーを0Wから100Wに変えて、ドライエッチングを行なうことにより、改質領域53を形成した場合に、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域53に対して熱処理を施すことにより、膜厚が105nmである素子分離酸化領域54Aを形成することができる。また、GaNよりなる堆積層51に対して、パワーを100Wから300Wに変えて、ドライエッチングを行なうことにより、改質領域53を形成した場合に、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域53に対して熱処理を施すことにより、膜厚が120nmである素子分離酸化領域54Aを形成することができる。
このように、ドライエッチングにおけるパワーを調整することにより、改質の程度を調整しながら改質領域53を形成する。これにより、所望の範囲及び所望の強さで改質領域53を形成するので、所望の場所及び所望の形状を有する素子分離酸化領域54Aを形成することができる。例えば、改質領域53として結晶欠陥を形成する場合、結晶欠陥が形成される密度を調整することにより、所望の領域及び所望の膜厚を有する素子分離酸化領域54Aを容易に形成することができる。
次に、図6(a) に示すように、堆積層51における素子形成領域における部分のうち、ソース電極及びドレイン電極の形成領域以外の領域における部分を露出させるように、選択マスク層52をパターニングすることによって所望のパターンを有する選択マスク層52を形成する。尚、所望のパターンを有する選択マスク層52の形成は、上述した方法を用いて形成することができる。
次に、堆積層51における素子形成領域における部分のうち、ソース電極及びドレイン電極の形成領域における部分を選択マスク層52で保護して、特定の雰囲気下で改質領域53及び開口部における堆積層51に対して熱処理を施すことにより、改質領域53が酸化された素子分離酸化領域54Aを形成すると同時に、堆積層51における開口部に存在する部分が酸化されたMOS酸化領域54Bを形成する。ここでは、酸素雰囲気中、1000℃の雰囲気下で熱処理を行っている。これにより、堆積層51における改質領域53のみを酸化することができるので、堆積層51における素子形成領域以外の領域における部分に、素子分離酸化領域54Aを容易に形成することができる。尚、前工程である図5(b) に示す工程で形成された選択マスク層52が、本工程で施される熱処理に適さない場合、熱処理を行なう前に、選択マスク層52を除去し、前述した方法を用いて、熱処理に適した選択マスク層を再度形成する必要がある。
次に、図6(b) に示すように、選択マスク層52を除去した後、堆積層51における素子分離酸化領域54Aによって区画された素子形成領域に、ソース電極55及びドレイン電極56を形成し、熱処理を加えることによりオーミックコンタクトを得る。
次に、図6(c) に示すように、堆積層51における素子分離酸化領域54Aによって区画された素子形成領域に、ゲート電極57を形成する。尚、本実施例において、ソース電極55、ドレイン電極56及びゲート電極57を形成する方法は、通常の半導体装置の製造方法と同様に行なう。
以上のように、本発明の第3の実施形態に係る半導体装置の製造方法によると、堆積層51に形成したIII族窒化物半導体層よりなる改質領域53に対して酸化処理を施すため、堆積層51の改質領域53における酸化反応を促進させることができるので、素子分離酸化領域54Aを容易に形成することができる。これにより、リーク電流を抑制できる高抵抗領域としての素子分離酸化領域54Aを形成することができる。このため、優れた熱的安定性を有する高抵抗領域を形成することができる。
また、堆積層51における素子形成領域以外の領域における部分を予めドライエッチングによって除去しながら、例えば結晶欠陥等を有する改質領域53を形成する。これにより、改質領域53に対する酸化反応を促進させることができるので、堆積層51の改質領域53に素子分離酸化領域54Aを容易に形成することができる。すなわち、素子分離酸化領域54Aの形成は、堆積層51の改質領域53に存在する結晶欠陥を中心に始まるので、改質領域53に対する酸化反応を促進させることができる。
また、図5(c) に示したように、堆積層51における素子形成領域以外の領域における部分に、ドライエッチングによって堆積層51の膜厚を減少させながら改質領域53を形成する。これにより、改質領域53を酸化した後に、この改質領域53が酸化された領域の表面が、酸化されていない領域の表面と比較して、凸状態となることを防止することができる。このように、堆積層51における素子形成領域に存在する部分の表面高さと素子分離酸化領域54Aの表面高さとの差を軽減して平坦にすることができる。このため、後工程であるフォトリソグラフィー工程での高解像度化及び多層配線工程の容易化が可能となる。
また、図6(a) に示したように、複数の改質領域53を堆積層51に形成することにより、次工程である図6(b) に示す工程で、異なる膜厚を有する素子分離酸化領域54Aを同一の工程で形成することを可能にする。このため、工程の簡素化を図ることができる。例えば、SiO2 よりなる酸化膜を形成する場合であれば、異なる膜厚を有する酸化膜を複数の領域に形成するためには複数の工程が必要とされるが、本発明の場合であれば、改質の程度が異なる複数の領域を酸化することにより、異なる膜厚を有する素子分離酸化領域54Aを同一の工程で形成することができる。
また、図6(a) に示したように、堆積層51には、後工程で施される熱処理によって酸化される2つの領域ある。2つの領域のうち、一方はドライエッチングにより予め堆積層51を改質させた領域である。また、酸化されるもう1つの領域は、堆積層51における素子形成領域における部分のうち、選択マスク層52で保護されていない領域である。
これらの領域に対して、図6(b) に示したように、特定の雰囲気下(酸素雰囲気中、1000℃)で熱処理を施すと、素子分離酸化領域54Aが形成されると共に、MOS酸化領域54Bが形成される。このように、素子分離酸化領域54Aは、改質領域53を酸化することによって形成されており、一方、MOS酸化領域54Bは、堆積層51を酸化することによって形成されている。このため、素子分離酸化領域54Aは、MOS酸化領域54Bと比較すると、堆積層51の酸化が促されるので、大きい膜厚を有する酸化領域を形成することができる。このように、改質の程度が異なる複数の領域を酸化することにより、異なる膜厚を有する酸化領域を同一の工程で形成することができる。
以上のようにして、高抵抗領域である素子分離酸化領域54Aによって、素子間を電気的に分離することができる優れた素子分離構造を有する半導体装置を製造することができるので、素子の微細化、高速化、高効率化及び高集積化の実現が可能なIII族窒化物半導体層を用いた半導体装置を提供することができる。
(第4の実施形態)
以下に、本発明の第4の実施形態に係る半導体装置の製造方法について、図7(a) 〜(c) 及び図8(a) 〜(c) を参照しながら説明する。
図7(a) 〜(c) 及び図8(a) 〜(c) は、高抵抗領域として酸化領域を有する本発明の第4の実施形態に係る半導体装置の製造工程を示す要部工程断面図である。
まず、図7(a) に示すように、半導体基板70の上に、窒化ガリウム系化合物半導体よりなる第1の領域71Aを形成した後に、該第1の領域71Aの上に、窒化ガリウム系化合物半導体よりなる第2の領域71Bを形成する。このように、第1の領域71A及び第2の領域71Bが積層された窒化ガリウム系化合物半導体よりなる堆積層71を形成する。尚、半導体基板70の材料として、例えばサファイア、SiC、Si又はGaNを用いることができる。また、第1の領域71AとしてGaNを用いると共に第2の領域71BとしてAlGaNを用いることにより、HFETを構成することができる。また、第1の領域71Aとしてi型のGaNを用いると共に第2の領域71Bとしてn型のGaNを用いることにより、MESFETを構成することができる。
次に、図7(b) に示すように、堆積層71の上に、所望のパターンを有する選択マスク層72を形成する。尚、選択マスク層72の材料として、感光性レジスト、SiO2 若しくはSiN等の絶縁膜、Al若しくはTi等の金属膜、又はSi等を用いることができる。
具体的に、所望のパターンを有する選択マスク層72を形成する方法として、以下に説明するリフトオフ法又はエッチング法が挙げられる。
第1に、リフトオフ法を用いる場合には、まず最初に、堆積層71の全面に感光性レジストを均一に塗布した後、該感光性レジストをパターニングすることによって所望のパターンを有する感光性レジストを形成する。次に、堆積層71及び所望のパターンを有する感光性レジストの全面に選択マスク層72を堆積する。その後、選択マスク層72の余分な部分を除去し、さらに、感光性レジストを除去することにより、所望のパターンを有する選択マスク層72を形成する。
このように、リフトオフ法を用いて所望のパターンを有する選択マスク層72を形成する場合において、選択マスク層72を堆積する方法は、選択マスク層72に用いられる材料に応じて適宜選択される。選択マスク層72の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層71の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層72を堆積する。一方、選択マスク層72の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層71の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層72を堆積する。
第2に、エッチング法を用いる場合には、まず最初に、堆積層71の全面に選択マスク層72を堆積した後、該選択マスク層72の全面に、感光性レジストを均一に塗布する。次に、選択マスク層72の全面に塗布された感光性レジストに所望のパターンを形成することにより、選択マスク層72を露出させる開口部を形成する。続いて、選択マスク層72を露出させる開口部に対してエッチングを施して、選択マスク層72における開口部に存在する部分を除去することにより、所望のパターンを有する選択マスク層72を形成する。尚、エッチングする方法として、ウェットエッチング法又はドライエッチング法等が挙げられ、ドライエッチング法を用いる場合には、選択マスク層72を露出させる開口部に対してドライエッチングを施すことにより、選択マスク層72における開口部に存在する部分を除去した後に、堆積層71における選択マスク層72で保護されていない部分に対して、過剰にドライエッチングを施すことにより、改質領域73を形成することも可能である。
このように、エッチング法を用いて所望のパターンを有する選択マスク層72を形成する場合において、選択マスク層72を堆積する方法は、選択マスク層72に用いられる材料に応じて適宜選択される。選択マスク層72の材料として、感光性レジストを用いる場合では、スピンコート法により、堆積層71の全面に感光性レジストを均一に塗布して、感光性レジストよりなる選択マスク層72を堆積する。一方、選択マスク層72の材料として、絶縁膜、金属膜又はSi等を用いる場合では、真空蒸着法又はプラズマCVD法等により、堆積層71の全面に絶縁膜、金属膜又はSi等よりなる選択マスク層72を堆積する。
次に、図7(c) に示すように、堆積層71における選択マスク層72で保護されていない部分をドライエッチングによって除去しながら、ダメージを与えて結晶欠陥を形成することにより、改質領域73を形成する。尚、本工程で行なわれるドライエッチングは、具体的には、プラズマエッチング、スパッタエッチング又はイオンミリング等が挙げられる。
ここで、ドライエッチングにより改質領域73を形成する場合、ドライエッチングの条件について、具体的に説明する。
例えば、GaNよりなる堆積層71に対して、パワーを0Wとしたドライエッチングを行なうことによって改質領域73を形成した場合に、次工程である図8(a) に示す工程で、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域73に対して熱処理を施すことにより、膜厚が100nmである酸化領域74を形成することができる。また、GaNよりなる堆積層71に対して、パワーを0Wから100Wに変えて、ドライエッチングを行なうことにより、改質領域73を形成した場合に、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域73に対して熱処理を施すことにより、膜厚が105nmである酸化領域74を形成することができる。また、GaNよりなる堆積層71に対して、パワーを100Wから300Wに変えて、ドライエッチングを行なうことにより、改質領域73を形成した場合に、特定の雰囲気下(酸素雰囲気中、1000℃)で改質領域73に対して熱処理を施すことにより、膜厚が120nmである酸化領域74を形成することができる。
このように、ドライエッチングにおけるパワーを調整することにより、改質の程度を調整しながら改質領域73を形成する。これにより、所望の範囲及び所望の強さで改質領域73を形成するので、所望の場所及び所望の形状を有する酸化領域74を形成することができる。例えば、改質領域73として結晶欠陥を形成する場合、結晶欠陥が形成される密度を調整することにより、所望の領域及び所望の膜厚を有する酸化領域74を容易に形成することができる。
次に、図8(a) に示すように、堆積層71における素子形成領域における部分を選択マスク層72で保護して、特定の雰囲気下で改質領域73に対して熱処理を施すことにより、改質領域73が酸化された酸化領域74を形成する。ここでは、酸素雰囲気中、1000℃の雰囲気下で熱処理を行なっている。これにより、堆積層71における改質領域73のみを酸化することができるので、堆積層71における素子形成領域以外の領域における部分に、酸化領域74を容易に形成することができる。尚、前工程である図7(b) に示す工程で形成された選択マスク層72が、本工程で施される熱処理に適さない場合、熱処理を行なう前に、選択マスク層72を除去し、前述した方法を用いて、熱処理に適した選択マスク層を再度形成する必要がある。
次に、図8(b) に示すように、選択マスク層72を除去した後、堆積層71における酸化領域74によって区画された素子形成領域に、ソース電極75及びドレイン電極76を形成し、熱処理を加えることによりオーミックコンタクトを得る。
次に、図8(c) に示すように、堆積層71における酸化領域74によって区画された素子形成領域に、ゲート電極77を形成する。尚、本実施例において、ソース電極75、ドレイン電極76及びゲート電極77を形成する方法は、通常の半導体装置の製造方法と同様に行なう。
以上のように、本発明の第4の実施形態に係る半導体装置の製造方法によると、堆積層71に形成したIII族窒化物半導体層よりなる改質領域73に対して酸化処理を施すため、堆積層71の改質領域73における酸化反応を促進させることができるので、酸化領域74を容易に形成することができる。これにより、リーク電流を抑制できる高抵抗領域としての酸化領域74を形成することができる。このため、優れた熱的安定性を有する高抵抗領域を形成することができる。
また、堆積層71における素子形成領域以外の領域における部分を予めドライエッチングによって除去しながら、例えば結晶欠陥等を有する改質領域73を形成する。これにより、改質領域73に対する酸化反応を促進させることができるので、堆積層71の改質領域73に酸化領域74を容易に形成することができる。すなわち、酸化領域74の形成は、堆積層71の改質領域73に存在する結晶欠陥を中心に始まるので、改質領域73に対する酸化反応を促進させることができる。
また、図7(c) に示したように、堆積層71における素子形成領域以外の領域における部分に、ドライエッチングによって堆積層71の膜厚を減少させながら改質領域73を形成する。これにより、改質領域73を酸化した後に、この改質領域73が酸化された領域の表面が、酸化されていない領域の表面と比較して、凸状態となることを防止することができる。このように、堆積層71における素子形成領域に存在する部分の表面高さと酸化領域74の表面高さとの差を軽減して平坦にすることができる。このため、後工程であるフォトリソグラフィー工程での高解像度化及び多層配線工程の容易化が可能となる。
また、図7(c) に示したように、複数の改質領域73を堆積層71に形成することにより、次工程である図8(a) に示す工程で、異なる膜厚を有する酸化領域74を同一の工程で形成することを可能にする。このため、工程の簡素化を図ることができる。例えば、SiO2 よりなる酸化膜を形成する場合であれば、異なる膜厚を有する酸化膜を複数の領域に形成するためには複数の工程が必要とされるが、本発明の場合であれば、改質の程度が異なる複数の領域を酸化することにより、異なる膜厚を有する酸化領域74を同一の工程で形成することがができる。
以上のようにして、高抵抗領域である酸化領域74によって、素子間を電気的に分離することができる優れた素子分離構造を有する半導体装置を製造することができるので、素子の微細化、高速化、高効率化及び高集積化の実現が可能なIII族窒化物半導体層を用いた半導体装置を提供することができる。