JP4628531B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を基板上に作製するに際し、同一基板上に複数種類の半導体装置を作製する方法に関する。特に、半導体装置の回路のパターンを形成するリソグラフィ技術に関する。
【０００２】
本明細書中で、半導体装置とは、半導体素子（薄膜トランジスタ（以下ＴＦＴという）、薄膜ダイオード、半導体を用いた容量など）を組み合わせたものをいい、具体的には半導体素子を用いた表示装置（液晶表示装置（以下ＬＣＤという）、ＥＬディスプレイなど）、ＣＭＯＳやＣＣＤなどを用いたイメージセンサー、ＩＣ、ＬＳＩなどが挙げられる。
【０００３】
【従来の技術】
近年低温ポリシリコン技術の発展により、ガラス基板にＬＣＤの画素部に併せて画素を駆動する駆動回路（シフトレジスタ回路、バッファ回路、サンプリング回路）を同時に形成することが成されているが、ガラス基板上に表示装置に併せて、イメージセンサー、ＣＰＵ、メモリーなどの種々の半導体装置を集積した構造を得るのはまだまだ夢物語である。本明細書中で、ガラス基板上に画素部に併せて形成された該駆動回路は、単独の半導体装置ではなく、表示装置の一部と認識する。
【０００４】
本明細書において、半導体素子または回路のパターンの最小線幅を線幅ルールと称する。電界効果トランジスタを用いた回路ではゲート長を最も細くするため、通常ゲート長が線幅ルールとなるが、回路中にゲート長よりも細い線幅のパターンがあればその線幅の長さが線幅ルールとなる。例えば、ゲート長が１．５μｍのＴＦＴと１．３μｍのソース配線とを有する回路は、線幅ルールが１．３μｍである。
【０００５】
ＣＰＵやメモリーなどのＬＳＩには、線幅ルールが３μｍ以下の半導体素子、好ましくは１μｍ以下というサブミクロンの半導体素子（以下これらを併せて微細素子という）を組み合わせることが望まれている。
【０００６】
現在、ＴＦＴを用いたＬＣＤの作製に使用されているライン（以下ＬＣＤラインという）では、大面積のガラス基板（ラインに投入される基板を指して以下マザーガラスという）を用いて複数の液晶表示パネルを多面取りしている。ここで、ラインとは、ある目的物を作製するときに用いられる製造装置全般または製造装置の配置を指す。マザーガラスの寸法は、第２世代のラインで３６０×４６５ｍｍ程度、第３世代のラインで５５０×６５０ｍｍ程度、第４世代のラインで８００×９５０ｍｍ程度と、生産性の向上のために増大の一途をたどっている。
【０００７】
しかしながら、大面積のマザーガラスは、ガラスの撓みや収縮により、パターンを形成する工程（以下パターニング工程という）における重ね合わせ精度が難しく、線幅ルールの制限の一つとなっている。また、ＬＣＤラインでは、微細素子を作製するためのリソグラフィ技術が確立していない。そのため、既存のＬＣＤラインでは微細素子の形成は困難であった。
【０００８】
一方、ＩＣ作製に使用されているライン（以下ＩＣラインという）では、半導体基板に線幅ルールが１μｍ以下の回路を作製することが可能であり、微細素子を作製するためのリソグラフィ技術が確立している。しかし、ＩＣラインは、直径が８インチ若しくは最近では１２インチの円形の基板を最大寸法として装置が設計されている。前述のとおり、ＬＣＤラインは、生産性を上げるため、矩形で大面積のマザーガラスを用いて対角十数インチのＬＣＤパネル（以下表示装置のサイズは特に断りのない場合は、対角線の長さで表す）を多面どりをしているのである。そのため、十数インチのＬＣＤパネルの生産を、最大１２インチの基板しか使用できないＩＣラインに適用することは問題外であった。
【０００９】
ところで、ＬＣＤラインおよびＩＣラインにおけるリソグラフィ技術で使用されている露光装置には、一括露光方式と逐次露光方式とがあり、一括露光方式として密着露光、プロキシミティ露光およびミラープロジェクション（以下ＭＰＡという）があり、逐次露光方式としてステッパがある。密着露光、プロキシミティ露光は、解像性およびパターン欠陥の点で劣るため、微細加工が必要なプロセスでは用いられていない。
【００１０】
ＭＰＡは、露光範囲が最大で４００ｍｍ角と広く処理能力が高いため、生産性の点で非常に有利である。ＭＰＡは、ＩＣラインではイオン注入工程など重ね合せ余裕が十分取れる工程の処理に用いられており、ＬＣＤラインにおいても十数インチものパネルを一括露光することが可能であり用いられている。しかし、ＭＰＡのライン・アンド・スペース（Ｌ＆Ｓ）の解像度（以下解像度はＬ＆Ｓの解像度をいう）はせいぜい３μｍであり、重ね合わせ精度などの余裕（マージン）を考えると線幅ルールとしては３μｍ以上となる。そのため、ＭＰＡで微細素子を作製することは困難であり、サブミクロンの半導体素子を作製することはできない。
【００１１】
ステッパは、パターニング工程で使用される代表的な露光手段である。ステッパは、レチクル上のパターンを光学系で投影し、基板側ステージを動作および停止（ステップ・アンド・リピート）することによりレジストにパターンを露光する。ＩＣラインで使用されるステッパは、レチクルパターンを光学系で１／５或いは１／４に縮小して露光する方式であり、サブミクロンの半導体素子のパターニングが可能であるが、露光範囲は最大で２５ｍｍ角程度である。
【００１２】
ＬＣＤラインで使用されるステッパは、レチクルパターンを光学系で１／２に縮小、等倍あるいは１．２５倍に拡大して露光する方式が採用されており、ＩＣラインで使用されているステッパに比べ露光範囲が１３０ｍｍ角と大面積化している。しかしながら、解像度は３μｍであり、微細素子のパターンを形成することはできない。
【００１３】
ステッパでは、光源として水銀ランプのｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）若しくはｉ線（波長３６５ｎｍ）またはＫｒＦ（波長２４８ｎｍ）若しくはＡｒＦ（波長１９３ｎｍ）のエキシマレーザーが使用される。
【００１４】
【発明が解決しようとする課題】
本発明は、ガラス基板上に表示装置に併せて、イメージセンサー、ＣＰＵ、メモリーなどの種々の半導体装置を集積した構造を得ることを大きな課題とする。換言すれば、本発明は、基板上に複数種類の半導体装置、特に微細素子を有する半導体装置をその一つとして集積することである。１インチよりも大きい表示装置は、微細素子が使用されていると後述の露光範囲の問題から１インチ程度の小さいパネルしか作製することができないため、微細素子を使用せずに作製する。最終的に半導体装置は、基板上に形成された半導体回路を切り出し、配線を接続する等の過程を経て製品の状態となるが、本明細書中では基板上に形成された半導体回路の状態でも半導体装置と称する。また、最終的に表示装置は、基板上に形成されたアクティブマトリクスパネルを切り出し、様々な工程を行い完成するのである（ＬＣＤでは対向電極を有するパネルが張り合わされた構成となる。これについては後に詳述する）が、本明細書では便宜上、アクティブマトリクスパネルの状態であっても表示装置と称する。
【００１５】
表示装置と、微細素子を有する半導体装置とが混載した基板を以下混載基板と称する。表示装置と微細素子を用いた半導体装置とは、一つのパネルとして集積していてもよい（つまり、表示装置と半導体装置とは電気的に接続していてもよい）し、夫々独立していてもよい。
【００１６】
現在のＬＣＤラインは、微細素子を作製するためのリソグラフィ技術が確立していない。また、ＬＣＤラインは、大面積のＬＣＤパネルについては作製する技術が確立されているが、大面積のマザーガラスの採用しているため、露光範囲の狭い露光手段により微細素子を作製することは困難である。さらに、リソグラフィ技術を確立し、微細素子を作製するためにマザーガラスの寸法を適当なサイズにしても、ラインの変更、新設に伴う投資は莫大なものとなる。
【００１７】
そこで、本発明者は、線幅ルールが１μｍ以下の素子を作製するリソグラフィ技術がＩＣラインにおいて確立されているため、微細素子を作製する際に既存のＩＣラインの一部を適用することを検討した。
【００１８】
現状ＩＣラインで使用している製造装置を用いて、高温ポリシリコンＬＣＤが製造されているが、高温ポリシリコンＬＣＤにおいても同一基板上にせいぜい駆動回路を形成するのみであり、同一基板上に複数種類の半導体装置を形成したものではない。
【００１９】
混載基板をＩＣラインの一部を適用して作製しようとすると様々な問題が生じる。その要因の一つは、混載基板ではＩＣやＬＳＩに比べて基板の専有面積が大きい表示装置、例えば４インチの表示装置も同一基板上に作製するためである。
【００２０】
第一の問題は、ＩＣラインと同様、混載ラインでも円形の基板（現状最大で１２インチの円形基板）を用いると、基板に対する専有面積の大きい半導体装置を作製する際に、多面取りしても基板に無駄な領域が多く形成され生産性が低下するということである。例えば１２インチの基板に対し、４インチの表示装置を作製すると、４枚取りしかできず基板の利用面積は５０％程度となる。
【００２１】
第一の問題に対して、本発明者は、基板の不要な部分にデバイス面積（ＩＣ、ＬＳＩなどの回路ではチップ面積を、表示装置の場合はパネル面積を指す）の小さい半導体装置を作製することにより対処した。その結果、基板の不要な部分を有効に利用することができる。
【００２２】
第二の問題は、混載基板のパターニング工程における露光手段として、ＩＣラインと同様のステッパを使用すると、露光範囲が最大で２５ｍｍ角程度であるため、２５ｍｍ角以下の半導体装置、例えばＬＳＩ（通常１〜２０ｍｍ角程度）に対しては１ショットで露光することができるが、２５ｍｍ角以上の面積の半導体装置、例えば１インチ以上の表示装置については１ショットで露光することができないことである。
【００２３】
ステッパによる分割露光は、ＬＣＤラインのステッパでアモルファスシリコンＴＦＴを用いたＬＣＤ作製に使用されている。このＬＣＤラインで使用しているステッパは、露光範囲を広いできるが解像度が低く微細素子をパターニングすることはできない。また、分割露光は、繋ぎ合わせ精度が低く、微細素子を有する半導体装置に使用すると配線の断線や短絡などのパターニング不良となってしまう。
【００２４】
このように、露光手段の露光範囲と線幅ルールはトレードオフの関係にある。露光範囲を優先すると線幅ルールは３μｍ以上となり、線幅ルールを優先すると、例えば微細素子、特にサブミクロンの素子を形成しようとすると、デバイス面積は２５ｍｍ角以下と制限される。
【００２５】
従来リソグラフィ工程において、レジストに対し使用する露光手段は一種類であることが当然であった。そのため、当該露光手段の性能にしたがって、半導体装置のデバイス面積や最小線幅が決定されていた。
【００２６】
【課題を解決するための手段】
本発明の基本的な概念は、ある被加工物にパターンを形成するレジストに対して複数の露光手段を用いて露光することにより、半導体装置のデバイス面積や線幅ルールの制限を克服することである。
【００２７】
レジストのエッジリンスの方法に、周辺露光があるが、本発明とは全く概念を異にすることは明らかである。また、従来複数の露光工程に対し、工程に応じて異なる露光装置を適宜選択して用いるミックス・アンド・マッチは行われていたが、本発明の概念を導くものではない。本発明の概念は広く、無限の可能性を秘めているが、現状考えられる具体例として、以下にその構成を示す。
【００２８】
つまり本発明は、半導体装置の作製方法において、被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストに第１のパターンを露光する工程と、前記レジストに第２のパターンを露光する工程とを有し、前記第１のパターンを露光する工程における露光手段と、第２のパターンを露光する工程における露光手段が異なることを特徴とする。
【００２９】
また、他の発明は、被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストの一部に第１のパターンを露光する工程と、前記レジストの他の一部に第２のパターンを露光する工程とを有し、前記第１のパターンを露光する工程における露光手段と、第２のパターンを露光する工程における露光手段が異なることを特徴とする。
【００３０】
また、他の発明は、同一基板上に表示装置と、微細素子を有する半導体装置とを作製する方法であって、前記表示装置および前記微細素子を有する半導体装置に共通して使用される被膜を形成する工程と、前記被膜にパターンを形成する工程とを有し、前記被膜に表示装置のパターンを形成するリソグラフィ工程における露光手段と、前記被膜に微細素子を有する半導体装置のパターンを形成するリソグラフィ工程における露光手段とが異なることを特徴とする。
【００３１】
本明細書中の異なる露光手段とは、露光装置が異なること、露光範囲が異なることまたは解像度が異なることをいう。例えば、ステッパとＭＰＡを用いる場合、露光範囲が２５ｍｍ角のステッパと露光範囲が１００ｍｍ角のステッパを用いた場合、解像度が０．３５μｍのステッパと解像度が３μｍのステッパを用いた場合などは異なる露光手段を用いている。勿論、同じ露光装置を用いても、光源を変えれば異なる露光手段となる。
【００３２】
また、露光装置とは、レジストを露光する放射エネルギー源（光源源、電子線源またはＸ線源）を有し、放射エネルギー源を用いて原画（レチクルまたはマスク）上のパターンをレジストに露光させる装置である。使用可能な露光装置としては、現状ステッパやＭＰＡなどが主であるが、電子線による露光とＸ線による露光もレジストを共通に用いることができ、本発明の適用が可能である。
【００３３】
【発明の実施の形態】
本発明の実施の形態を以下に説明する。図７は、基板７０１の上に形成された被加工物７０２のパターニング工程の断面工程図である。
【００３４】
図７（Ａ）は被加工物７０２を有する基板７０１を示している。基板７０１は、半導体装置を作製できる基板であれば特に制限はない。例えば、石英基板、ガラス基板、プラスチック基板、半導体基板などが使用できる。また、被加工物７０２は、半導体装置を構成する被膜の一つで、特に微細加工の必要な被膜、例えば半導体膜、導電膜、絶縁膜である。被加工物の加工は、レジストパターンをマスクとした被加工物のエッチング、レジストパターンをマスクとした被加工物への不純物のドーピングなどがある。
【００３５】
半導体装置の作製工程において微細加工が必要な工程は、特に活性層を形成する際のエッチング、ゲート電極となる導電膜のエッチング、ＬＤＤ領域を形成するためのドーピング、コンタクトホールを開口するための層間絶縁膜のエッチング、ソース配線となる導電膜のエッチングなどがある。
【００３６】
まず、被加工物上にレジスト７０３を塗布する（図７（Ｂ））。塗布法は特に限定はなく、スピンコータやロールコータを用いればよい。レジストは、ポジ型、ネガ型の何れも使用可能であり、露光手段の光源に応じて選択できる。但し、本発明は２種類の露光手段の光源が同じ場合は何の問題もないが、光源が異なる場合は、両方の光源に対して十分に感光する材料を使用する必要がある。
【００３７】
また、化学増幅系レジストは、露光から露光後ベーク（ＰＥＢ）までに時間がかかると、大気中の塩基や水分および基板からの塩基や水分と反応して、得られるレジストパターンにＴ−トップやパターン下部の裾引き、或いはパターン上部の丸まりやパターン下部の食い込みなどの問題が発生する。そのため、２種類の露光手段のうち、線幅ルールの厳しいパターンの露光工程を後にする。つまり、線幅ルールが３μｍの表示装置と、１μｍの半導体装置を同時に作製するときは、表示装置のパターンを先に露光し、その後にＬＳＩのパターンを露光する。また、第１の露光手段から第２の露光手段までをクラスタ化（途中で大気開放をしない構成）し、大気中の水分や塩基をフィルタにより除去することも有効である。
【００３８】
次に、レジストにプリベークを行い、レジスト中の残留溶媒を揮発させ、レジストと被加工物との密着性を高め、さらにレジスト特性を安定化させた。
【００３９】
そして、第１の露光手段によりレジストに第１のパターン７０５ａ〜ｃを形成する。図７はポジ型のレジストを使用した場合を例示しており、露光された領域７０４ａ〜ｄが後の現像工程により溶解、除去される（図７（Ｃ））。第１の露光手段の露光範囲は、線幅ルールの大きいパターンを露光するため広くすることができる。ポジ型レジストを用いる場合は、露光されたレジストが除去されるため、基板上の半導体装置が形成されない不要な部分のレジストも露光範囲の広い第１の露光手段により露光する。使用する露光装置は、ＭＰＡやＬＣＤラインで使用されているような露光範囲の広いステッパを用いればよい。
【００４０】
さらに、第２の露光手段により第１のパターン７０５ａに第２のパターン７０７ａおよび７０７ｂを形成する。７０６ａ〜ｃは、第２の露光手段により露光された領域である（図７（Ｄ））。図７ではポジ型レジストを用いているため、第１の露光手段により露光された領域７０４ａおよび７０４ｂの一部と、第２の露光手段により露光された領域７０６ａおよび７０６ｃの一部が重っている。第２の露光手段の露光範囲は、前述したトレードオフの問題から線幅ルールの小さいパターンを露光するため小さくなるが、必要な部分、例えば微細素子を有する半導体装置の部分のみに露光できればよい。第２の露光手段に使用する露光装置は、微細素子のパターンを露光できるステッパがよい。
【００４１】
その後、必要によりＰＥＢを行い、現像する。この現像工程により、第１および第２の露光手段により形成されたレジストパターン７０５ｂ、７０５ｃ、７０７ａおよび７０７ｂが形成される（図７（Ｅ））。
【００４２】
このようして形成されたレジストパターンを用いて、被加工物をエッチングする、或いは被加工物にドーピングを行う。
【００４３】
以下の実施例で、実際の半導体装置の作製工程において、本発明の具体的な実施を説明する。
【００４４】
【実施例】
［実施例１］
図１は、混載基板の上面図であり、円形の基板１０１、本実施例では直径１２インチの石英基板上に表示装置１０２、本実施例では周辺に駆動回路を有し画面サイズが４インチのアクティブマトリクスパネルを４枚どりし、基板の余った領域に微細素子を有しデバイス面積の小さい半導体装置１０３、本実施例では論理回路を作製した構成である。夫々の線幅ルールは、表示装置１０２が３．５μｍ、半導体装置１０３が０．８μｍとした。ただし、表示装置１０２において、線幅ルールの３．５μｍを決定しているのは駆動回路部におけるＴＦＴのゲート長である。
【００４５】
本実施例では、半導体装置１０３として論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）を作製するが、Ｎチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ（ＰＴＦＴ）を組み合わせることにより、その他に様々な回路を設計することが可能である。半導体装置１０３は、表示装置１０２と電気的に接続して形成してもよいし、独立して形成してもよい。
【００４６】
円形の基板１０１に矩形で専有面積の大きい表示装置１０２を形成するため、基板に無駄な部分が発生する。その無駄な部分に半導体装置１０３を形成することにより、基板を有効に利用している。
【００４７】
半導体装置としては、ＩＣ、ＬＳＩ、表示装置、イメージセンサーなどが挙げられるが、表示装置と集積するのであれば、ＩＣ、ＬＳＩまたはイメージセンサーを形成し表示装置１０２と電気的に接続すればよいし、独立した半導体装置を形成するのであれば、パネルサイズの小さい表示装置やイメージセンサーを形成すればよい。
【００４８】
図２〜４は、混載基板の作製工程の断面図で、微細素子を有する半導体装置１０３として論理回路を構成する基本素子であるＮＴＦＴおよびＰＴＦＴを組み合わせたＣＭＯＳを図面左側に、表示装置１０２の駆動回路部を構成するＣＭＯＳを図面中央に、表示装置１０２の画素ＴＦＴおよび保持容量を図面右側に示す。
【００４９】
まず、基板として石英基板２０１を用意し、その上に非晶質珪素膜（アモルファスシリコン）を形成する。この時、下地膜として窒化酸化珪素膜、酸化珪素膜または窒化珪素膜（以下これらを珪素を含む絶縁膜という）を形成した上で大気解放しないまま連続的に非晶質珪素膜を形成しても良い。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５０】
なお、本実施例では非晶質珪素膜を用いるが、他の半導体膜であっても構わない。例えば、微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的にＴＦＴが完成した状態で２５〜４０nmとなるように形成する。本実施例では熱酸化工程で２５nmの膜減りを見込んで、予め６５nmの膜厚とする。
【００５１】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いている。
【００５２】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜上にニッケルを含んだ層を形成し、５５０℃で４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０２を得る。（図２（Ａ））この結晶質珪素膜の結晶構造については後述する。
【００５３】
なお、ここで結晶質珪素膜２０２に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか一方のみを添加しても良い。
【００５４】
また、本実施例では非晶質珪素膜上にニッケルを含んだ層を形成する手段として、上記公報に記載されたニッケルを含む溶液を非晶質珪素膜上に塗布する手段を用いるが、スパッタ法や蒸着法を用いることもできる。
【００５５】
次に、結晶質珪素膜２０２上に１００nm厚の酸化珪素膜でなるマスク膜２０３を形成し、その上に図示しないレジストパターンを用いてマスク膜をエッチングし、開口部を形成する。後に形成されるリン添加領域は、微細なパターンを形成する必要がないため、このマスク膜のパターニング工程では、露光装置にＭＰＡを用いて基板全面を一括露光した。
【００５６】
この状態で１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０５a、２０５bを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。
【００５７】
次に、レジストパターンを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００５８】
本実施例では６００℃、１２時間の熱処理を加えることによってニッケルが矢印（図２（Ｂ）参照）の方向に移動し、リンドープ領域２０５a、２０５bにゲッタリングされる。こうして２０４で示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない（図２（Ｂ））。
【００５９】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２０４をパターニングするためのレジスト２０６を塗布する。レジスト２０６としては、スピンコータによりジアゾナフトキノン‐ノボラック樹脂系のレジストを用いた。その後、基板に１２０℃以下で３０秒〜３００秒、本実施例では１１０℃で９０秒のプリベークを行いレジスト中の残留溶媒を揮発させ、レジストと被加工物との密着性を高め、さらにレジスト特性を安定化させた。
【００６０】
そして、第１露光工程として、第１の露光手段を用いて表示装置の結晶性珪素膜の活性層を形成するためのパターンをレジストに露光する（図２（Ｃ））。この工程により露光したレジスト２０７a〜cは後の現像工程により溶解し、除去される。
【００６１】
第１の露光手段は、解像度が３μｍ、露光範囲が１２０ｍｍ角、水銀ランプのｉ線を光源とするステッパを用いた。そして、図１において第１の露光範囲１０４で示すように、表示装置のパターンを１ショットで露光した。そして、順次基板をステップ動作して、他の表示装置のパターンも露光する。この第１露光工程で、表示装置の部分だけではなく、基板全面に露光して、表示装置も半導体装置も形成されない領域のレジストを露光する。この際、半導体装置１０３の部分は露光されないようなレチクルパターンを用いた。
【００６２】
本実施例では第１の露光手段にステッパを用いてステップ動作により露光を行ったが、ＭＰＡを用いて基板全面を一括露光してもよい。
【００６３】
続いて、第２の露光手段を用いて、半導体装置の結晶性珪素膜の活性層を形成するためのパターンをレジストに露光する第２露光工程を行う（図２（Ｄ））。第２露光工程により露光されたレジスト２０８ａ，２０８ｂは、後の現像工程により溶解し、除去される。
【００６４】
第２の露光手段としては、第１の露光手段と同じく水銀ランプのｉ線を光源とするステッパを用いた。ただし、露光範囲は２２ｍｍ角で、解像度が０．３５μｍと微細素子のパターンを露光することが可能である。そして、図１の第２の露光範囲１０５に示すように、１ショットで半導体装置１０３を一つ露光する。そして、順次基板をステップ動作して、他の半導体装置のパターンも露光する。
【００６５】
結晶性珪素膜のパターニング工程により後のＴＦＴのチャネル幅が決定されるため、微細素子を有する半導体装置は非常に微細なパターンが必要となる。そのため、微細素子を有する半導体装置には、露光範囲が狭く解像度が高い第２の露光手段を用いて露光した。一方、それほど微細なパターンを必要としないがデバイス面積の広い表示装置のパターンには、露光範囲が広く解像度が低い第１の露光手段を用いて露光した。
【００６６】
本実施例では、第２の露光手段の１ショットにより、半導体装置１０３を一つ露光しているが、半導体装置のデバイス面積が小さい場合は、第２の露光手段の１ショットにより複数の半導体装置を同時に露光することができる。
【００６７】
本実施例では、第１の露光手段と第２の露光手段の光源が同じであるため、同じレジストを問題なく両方の手段に適用することが可能である。
【００６８】
そして、露光した基板を加熱炉に搬入し、１００〜１４０℃で３０〜３００秒、本実施例では１２０℃で１８０秒のＰＥＢを行う。このＰＥＢにより、定在波の影響を減少させることができる。定在波は、単一波長の放射エネルギーによって露光すると発生しやすく、レジストの膜厚と波長に応じて形成される。定在波によりレジストの感光量に分布が生じ、パターンにギザギザな形状ができる。化学増幅系のレジストを用いる場合には、ＰＥＢは非常に重要であり、厳密な温度管理が必要である。
【００６９】
そして、現像装置、例えばスピンデベロッパで現像液（ＴＭＡＨ）により露光されたレジストを溶解する。そして、純水による洗浄で現像液および現像液に溶解したレジストを除去する。こうして形成されたレジストパターン２０９ａ〜ｃをマスクとして、結晶性半導体膜をエッチングして活性層２１０〜２１２を形成する。こうして、半導体装置のＣＭＯＳにおける活性層２１０、駆動回路の活性層２１１、画素ＴＦＴ用及び保持容量用の活性層２１２が形成される。このパターニング工程で、ニッケルを捕獲したリンドープ領域２０５a、２０５bを完全に除去することが望ましい。（図３（Ａ））
【００７０】
レジストパターン２０９ａ〜ｃをアッシングした後に、プラズマＣＶＤ法により１１０nm厚の酸化珪素膜２１３を形成し、その上にレジストパターン２１４a〜ｆを形成する。次に、その状態で１５族に属する元素の添加工程を行う。本実施例では、２×１０16〜５×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンを含む不純物領域（ｎ-領域）２１５a〜ｅを形成する（図３（Ｂ））。
【００７１】
ここで、半導体装置のＣＭＯＳに形成されるｎ-領域のレジストパターン２１４ａ、ｂの露光手段は、ＣＭＯＳの構造により選択される。実施例３に詳述するが、図６（Ｂ）で示す構造を半導体装置が有している場合は、この工程によりチャネル形成領域が画定するため、非常に厳密なパターンを形成する必要がある。したがって、活性層２１０を形成する際に使用した第２の露光手段を半導体装置のパターンを形成する際に使用するべきである。しかし、図６（Ａ）で示す構造であれば、重ね合わせ精度は重要であるが、微細なパターンを必要とするわけではないため、全面を一括露光できるＭＰＡや露光面積の大きいステッパを用いればよい。後述するが、図６（Ｃ）で示す構造ではこの工程が不要になる。
【００７２】
本実施例では、半導体装置のＣＭＯＳの構造を図６（Ａ）に示す構造としたため、ＭＰＡにより基板全面を一括露光することにより、レジストパターン２１４ａ〜ｆを形成する。
【００７３】
この工程では基本的にＮＴＦＴとなる領域に対してリンを添加する。但し、半導体装置と表示装置の駆動回路部に使用されるＮＴＦＴは、後にチャネル形成領域とソース領域となる領域の上にレジストパターン２１４a、２１４ｃを設け、ドレイン領域となる領域のみにｎ-領域２１５a、２１５ｂを形成する。また、画素ＴＦＴにおいては後のチャネル形成領域２１８a、bが画定する。
【００７４】
次に、レジストパターン２１４ａ〜ｆおよび酸化珪素膜２１３を除去し、プラズマＣＶＤ法またはスパッタ法により珪素を含む絶縁膜を形成し、パターニングすることによりゲート絶縁膜２１９を形成する。このゲート絶縁膜２１９は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、本実施例では６０nm厚の酸化珪素膜を用いる。但し、後の熱酸化工程で膜厚が増加するので、それを考慮して最終的に５０〜２００nm（好ましくは８０〜１２０nm）となるようにする。この時、ゲート絶縁膜２１９を画素ＴＦＴの部分に形成し、半導体装置のＣＭＯＳ回路、駆動回路部のＣＭＯＳ回路および保持容量となる領域では除去する（図３（Ｃ））。
【００７５】
なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には半導体装置や駆動回路の一部（特に高速動作を要求される回路）となる領域において、ゲート絶縁膜２１９は除去される。バッファ回路やサンプリング回路（サンプルホールド回路ともいう）などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２１９を残しておくことが望ましい。
【００７６】
ゲート絶縁膜２１９をパターニングする工程では、特に微細なパターンを形成する必要はなく、ＭＰＡを用いた一括露光で露光した。
【００７７】
こうして図３（Ｃ）の状態が得られたら、次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃、３０分の熱処理工程を行う。
【００７８】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、結晶化に用いたニッケルを除去する効果も期待できるので有効である。
【００７９】
こうして熱酸化工程を行うことにより、半導体装置および駆動回路部の活性層の表面と、保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２２０、２２１、２２２が形成される。本実施例では５０nm厚の酸化珪素膜を形成し、酸化珪素膜２２０は、半導体装置のＣＭＯＳのゲート絶縁膜として、酸化珪素膜２２１は駆動回路部のＣＭＯＳのゲート絶縁膜として、酸化珪素膜２２２は保持容量の誘電体として用いることにする。
【００８０】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１９と、その下の半導体層との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２２３の膜厚は、予め形成されていた６０nm厚の絶縁膜と熱酸化により形成された５０nm厚の絶縁膜とを合計して１１０nmの膜厚を有する絶縁膜となる。また、この熱酸化工程により約２５nmの半導体層が酸化され、活性層２１０、２１１、２１２の膜厚は４０nmとなる。この膜厚が最終的に完成したＴＦＴの活性層の膜厚となる。
【００８１】
こうして熱酸化工程を終了したら、次にＴＦＴのゲート配線および容量電極となる導電膜を形成する。ゲート配線および容量電極の形成材料としては、７００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）またはこれらの材料を組み合わせた合金膜でも良い。また、以上の薄膜を自由に組み合わせて積層した積層膜でも良い。また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を窒化珪素膜で覆った構造が有効である。本実施例では導電膜として、下層から珪素膜（導電性を持たせたリンドープシリコン膜）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を４００nmに設ける。
【００８２】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。半導体装置および駆動回路部のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体層（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００８３】
そして、導電膜をパターニングするが、ゲート配線は、電界効果トランジスタを有する回路において最も微細化が求められる層であり、半導体装置のゲート配線のパターニングには、微細なパターンが露光できる露光手段を用いる必要がある。本実施例では、活性層２１０をパターニングする際に使用したステッパを用いてゲート長が０．８μｍであるパターンを形成する。
【００８４】
一方、表示装置においては、ゲート長が３．５μｍのパターンを形成すればよく、活性層２１１、２１２をパターニングする際に使用したステッパを用いてパターンを形成した。
【００８５】
そして、レジストパターンを基に、導電膜をエッチングして、半導体装置のＣＭＯＳのゲート配線２２４、２２５と、駆動回路のＣＭＯＳのゲート配線２２６、２２７と、画素ＴＦＴのゲート配線２２８，２２９と、保持容量の電極２３０が形成される（図３（Ｄ））。
【００８６】
次に、レジストパターン２３１ａ〜ｄを形成して、再び１５族に属する元素（本実施例ではリン）を添加する。本実施例では５×１０19〜３×１０21atoms/cm3（好ましくは１×１０20〜５×１０20atoms/cm3）の濃度でリンを含む不純物領域（ｎ+領域）２３２、２３３、２３６、２３７、２４０、２４１、２４２、２４３を形成する。半導体装置のレジストパターン２３１ａは、ＣＭＯＳのＰＴＦＴにリンが添加することを防止すればよく、微細にする必要がないため、ＭＰＡを用いて基板全面に一括露光を行い形成された。
【００８７】
この工程は、ゲート絶縁膜の膜厚が薄い半導体装置や駆動回路部のＣＭＯＳと、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８８】
この工程により、半導体装置のＣＭＯＳのＮＴＦＴに、ソース領域２３２、ドレイン領域２３３、ＬＤＤ領域２３５およびチャネル形成領域２３４が画定する。また、駆動回路部のＣＭＯＳのＮＴＦＴに、ソース領域２３６、ドレイン領域２３７、ＬＤＤ領域２３９およびチャネル形成領域２３８が画定する。そして、画素部に、画素ＴＦＴのソース領域２４０、ドレイン領域２４２およびＬＤＤ領域２４４a〜ｄ、並びにｎ+領域２４１、２４３および保持容量の電極２４５が画定する（画素ＴＦＴのチャネル領域は、既にｎ-領域を形成する工程で画定している）。（図４（Ａ））
【００８９】
この時、画素ＴＦＴのＬＤＤ領域２４４a〜ｄは一部がゲート配線２２８、２２９と重なるように形成される。この構造を採ることにより、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造のようにホットキャリア注入に起因する劣化に強い構造を得ることができる。また、ゲート配線２２８、２２９に重ならない部分は、オフ電流の増加を防ぐために絶大な効果をもつ。本実施例では、ソース領域２４０またはドレイン領域２４２に接するＬＤＤ領域２４４a、２４４ｄのうち、ゲート配線２２８、２２９に重なる部分の長さ（幅）を０．３〜２．０μm（好ましくは０．５〜１．０μm）とし、重ならない部分の長さ（幅）を１．０〜４．０μm（好ましくは２．０〜３．０μm）とする。
【００９０】
半導体装置および駆動回路部のＣＭＯＳのＮＴＦＴは、ＬＤＤ領域２３５、３９がゲート配線２２４、２２６と重なる構造である。
【００９１】
次に、ＣＭＯＳのＰＴＦＴとなる領域以外をレジストパターン２４６ａ〜ｃで隠し、１３族に属する元素（本実施例ではボロン）の添加工程を行う。本実施例では３×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。このレジストパターン２４６ａは、半導体装置のＮＴＦＴにボロンが添加することを防止すればよく、微細にする必要がないため、ＭＰＡを用いて基板全面に一括露光を行い形成された。
【００９２】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９３】
この工程により、半導体装置のＣＭＯＳを形成するＰＴＦＴのソース領域２４８、ドレイン領域２４７、チャネル形成領域２４９が画定し、駆動回路部のＣＭＯＳを形成するＰＴＦＴのソース領域２５１、ドレイン領域２５０、チャネル形成領域２５２が画定する。（図４（Ｂ））
【００９４】
こうして全ての不純物領域を形成し終えたら、レジストパターン２４６ａ〜ｃを除去する。そして、ゲート配線２２４〜２２９および容量電極２３０を覆って２００nm厚の窒化酸化珪素膜でなる保護膜２５３を形成する。この保護膜はゲート配線２２４〜２２９および容量電極２３０の酸化を防ぐ効果をもつ。保護膜２５３として、他の珪素を含む絶縁膜を用いても良い。
【００９５】
保護膜を形成したら、６００〜１０００℃（好ましくは６００〜８５０℃）の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、８００℃で１時間の熱処理を不活性雰囲気中において行う。この工程により添加した不純物元素の活性化及び非晶質化した珪素膜の再結晶化を行う。
【００９６】
活性化が終えたら水素化処理を行う。水素化処理は熱処理またはプラズマ処理により励起させた水素を添加する処理であり、熱処理による場合は３〜１００％の水素を含む雰囲気中で３００〜４５０℃、２〜６時間の熱処理工程を行えば良い。水素化処理は、ソース配線及びドレイン配線を形成した後で行ってもよい。
【００９７】
次に第１層間絶縁膜２５４を形成する。本実施例では、プラズマＣＶＤ法により形成した８００nm厚の酸化珪素膜を用いる。そして、ソース領域およびドレイン領域のコンタクトホールを形成する。
【００９８】
このコンタクトホールを形成するためのパターニング工程では、集積化を重視するのであれば、２つの露光手段を用いて微細なコンタクトホールを半導体装置のＣＭＯＳのソース領域およびドレイン領域に形成すればよい。半導体装置においては微細なパターンとすることが集積化の上では重要であるが、生産性の点では表示装置と同じ露光手段を用いることが望まれる。そのため、活性層２１０のパターンを工夫し、ソースおよびドレイン領域のコンタクトホールを形成する部分を大きくすることにより、表示装置と同じ露光手段を使用することが可能である。本実施例では、集積化を重視して、活性層のパターニングと同様に第１の露光手段により、駆動回路のＣＭＯＳと画素ＴＦＴのコンタクトホールを、第２の露光手段を用いて半導体装置のＣＭＯＳのコンタクトホールをパターニングした。また、図示しないが、この工程において、ゲート配線２２４〜２２９および保持容量の電極２３０にも引き出し用のコンタクトホールが形成される。
【００９９】
そして、ソース配線２５５、２５７、２５８、２６０、２６１と、ドレイン配線２５６、２５９、２６２を形成する。本実施例ではこれらの配線を、アルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。ここで、図４ではＣＯＭＳのドレイン配線がＮＴＦＴとＰＴＦＴとで共通であるが、これは図を簡略化するための概略であり、夫々ドレイン配線を設けてもよい。
【０１００】
ソース配線およびドレイン配線のパターニングには、活性層のパターニングと同様に２つの露光手段を用いて、駆動回路部および画素ＴＦＴのソース配線２５８、２６０、２６１とドレイン配線２５９、２６２は、第１の露光手段によりパターニングを行い。半導体装置のソース配線２５５、２５７とドレイン配線２５６は第２の露光手段によりパターニングを行った。この工程において、図示していないが、ゲート配線２２４〜２２９および保持容量の電極２３０にも引き出し用の電極がコンタクトホールを介して形成される。
【０１０１】
次に、パッシベーション膜２６３を形成する。パッシベーション膜としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０２】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２６３を形成する。この前処理によりプラズマで活性化した（励起した）水素が第１層間絶縁膜２５４中に閉じこめられるため、ＴＦＴの活性層（半導体層）の水素終端を促進させることができる。
【０１０３】
そして、パッシベーション膜を形成したら３５０〜４５０℃の熱処理工程を行う。これはパッシベーション膜の膜質を改善するための熱処理ではあるが、同時に先ほどの水素化で第１層間絶縁膜中に添加された水素が熱拡散によって下層に下がるため。効率良く活性層を水素化することができる。勿論、この熱処理自体を、水素を含む雰囲気中で行っても構わない。
【０１０４】
次に、第２層間絶縁膜２６４として１μm厚のアクリル膜を形成する。アクリル膜以外にも、ポリイミド膜、ポリアミド膜、ポリイミドアミド膜またはＢＣＢ（ベンゾシクロブテン）膜等の有機系樹脂膜を用いることができる。これらの樹脂膜は比誘電率が低く、平坦性が高いため有効である。
【０１０５】
そして、その上に金属膜を２００nmの厚さに形成してパターニングを行い、遮蔽膜２６５、２６６を形成する。本実施例では遮蔽膜としてチタン膜またはアルミニウム膜とチタン膜との積層膜を用いる。遮蔽膜は微細化の必要は少ない層であり、半導体装置のＣＭＯＳには使用しない層であるため、ＭＰＡにより基板全体を一括露光しパターニングすればよい。
【０１０６】
次に、第２層間絶縁膜と同じく有機系樹脂材料でなる第３層間絶縁膜２６７を１μmの厚さに形成する。そして、第３層間絶縁膜、第２層間絶縁膜およびパッシベーション膜を順次エッチングして、画素ＴＦＴのドレイン配線２６２に達するコンタクトホールを形成し、画素電極２７０を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成する。また、反射型の液晶表示装置とする場合には、第２層間絶縁膜およびパッシベーション膜を形成した後に、画素ＴＦＴのドレイン配線に達するコンタクトホールを形成し、遮蔽膜を画素電極として利用することができ、透過型に比べてマスクを一枚減らすことができる。
【０１０７】
また、この工程で、半導体装置のＣＭＯＳのソース配線２５５、２５７に達するコンタクトホールを形成し、引き出し電極２６８、２６９をＩＴＯで形成する。
【０１０８】
このコンタクトホールの開口と、画素電極および引き出し電極のパターニング工程では、微細な加工を必要としていないためＭＰＡを用いて基板全面を一括録することにより夫々形成した。
【０１０９】
本実施例の混載基板は、同一基板上に形成された半導体装置および駆動回路のＣＭＯＳのＴＦＴと画素ＴＦＴでゲート絶縁膜の膜厚が異なる。
【０１１０】
さらに、半導体装置および駆動回路のＣＭＯＳのゲート絶縁膜と、画素部に設けられる保持容量の誘電体を同時に形成することで工程簡略化を図る点にも特徴がある。
【０１１１】
このように、半導体装置および駆動回路のＣＭＯＳのゲート絶縁膜を薄く形成するための工程を、保持容量の誘電体を薄くするための工程と兼ねる点に特徴がある。このような構成により面積を広げることなく保持容量のキャパシティを増加させることが可能となる。
【０１１２】
本実施例の特徴の一つとして、複数のパターニング工程において、２つの露光手段を用いる場合と、１つの露光手段を用いる場合を使い分けることにより、生産性を向上している。すなわち、微細な加工が必要なパターニング工程では２つの露光手段を用い、微細な加工が必要ではないパターニング工程では１つの露光手段で広い面積を露光している。本実施例において、微細な加工が必要なパターニング工程は、活性層２１０のパターニング工程、ゲート配線２２４および２２５のパターニング工程、ソース配線２５５、２５７およびドレイン配線２５６のコンタクトホールのパターニング工程、ソース配線２５５、２５７およびドレイン配線２５６のパターニング工程である。
【０１１３】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。ここでは、本実施例の作製工程に従って結晶質珪素膜を形成する段階まで実験的に行い、そうして形成した膜を分析した結果について以下に説明する。
【０１１４】
上記作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１１５】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質珪素膜の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１１６】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１１７】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１１８】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１１９】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、小さいほど整合性の良い粒界であることが知られている。
【０１２０】
本出願人が本実施例の作製工程に従って形成した結晶質珪素膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１２１】
つまり、二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。本実施例の作製工程に従って形成した結晶質珪素膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１２２】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１２３】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例の作製工程に従って形成した結晶質珪素膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１２４】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１２５】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１２６】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では、本実施例の作製工程に従って形成した結晶質珪素膜のスピン密度は、少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１２７】
以上の事から、本実施例を実施して得られた結晶質珪素膜は、結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有する結晶質珪素膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１２８】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１２９】
〔実施例２〕
本実施例では、半導体装置と表示装置が電気的に接続しているアクティブマトリクスパネルの例を図５を用いて説明する。図５において、図面左側に半導体装置を構成するＣＭＯＳの断面図を、図面中央および右側に表示装置の駆動回路部を構成するＣＭＯＳおよび画素部の画素ＴＦＴと保持容量の断面図を示す。実施例１と共通する部分は、同一の符号を用いている。
【０１３０】
第３層間絶縁膜の形成までは、実施例１と同様の工程で作製する。そして、画素電極のコンタクトホールを形成する工程において、同時に半導体装置および駆動回路部のＣＭＯＳ上に形成されている第３層間絶縁膜２６７’および第２層間絶縁膜２６４’を全てエッチングし、パッシベーション膜２６３’に半導体装置のＣＭＯＳの引き出し電極と駆動回路のＣＭＯＳの引き出し電極用コンタクトホールを開口する。
【０１３１】
そして、画素電極２７０を形成する工程で、画素電極と同じ導電膜を用いて引き出し電極２６８’、２６９’を形成する。引き出し電極２６９’により、半導体装置のドレイン配線２５６と表示装置の駆動回路部におけるＮＴＦＴのソース電極２５８とが、電気的に接続されている。
【０１３２】
このように、本実施例では、画素電極と同じ導電膜を用いて半導体装置と表示装置が電気的に接続している。これは、ソース配線およびドレイン配線のパターン形成において、半導体装置の配線パターン２５５〜２５７を形成する露光手段と、駆動回路部および画素部の配線パターン２５８〜２６２を形成する露光手段とが異なるため、半導体装置のドレイン配線２５６を延在することで、駆動回路部のソース配線２３６と電気的に接続することが難しいからである。
【０１３３】
また、本実施例において、半導体装置および駆動回路部のＣＭＯＳ上に形成されている第３層間絶縁膜および第２層間絶縁膜を全てエッチングしている。これは、画素部においては、画素電極２７０は平坦であることが好ましいが、半導体装置および駆動回路部においては、コンタクトホールが深くなることにより、コンタクトホールの直径が大きくなる、アスペクト比が高くなり断線が起こるなどの問題が生じる。そのため、集積化をする必要のある半導体装置および駆動回路部の第３層間絶縁膜および第２層間絶縁膜を全てエッチングし、コンタクトホールを浅く、小さくすることができる。この構成は、実施例１においても適用可能である。
【０１３４】
［実施例３］
本実施例は、半導体装置を構成するＣＭＯＳの構造を図６（Ａ）〜（Ｃ）に示す。図６（Ａ）〜（Ｃ）に示す構造のＣＭＯＳを必要とする特性に応じて選択し、配置することにより、機能的な半導体装置を実現できる。図６（Ａ）〜（Ｃ）において、ＰＴＦＴは同一の構造である。
【０１３５】
図６（Ａ）の構造は、ＮＴＦＴのＬＤＤ領域５０１がゲート配線に重なってチャネル領域とドレイン領域の間にのみ設けられており、ホットキャリア注入によるオン電流値の劣化を防ぐ効果を有する。このＬＤＤ領域は、少なくともドレイン領域側に設けてあればよい。この構造を有するＣＭＯＳは、高速動作を必要とする回路に配置することが好ましい。なお、ＬＤＤ領域５０１の長さは０．３〜１μm（代表的には０．５〜０．８μm）が好ましい。
【０１３６】
図６（Ｂ）の構造は、ＬＤＤ領域５０２、５０３がチャネル形成領域の両側に挟み込むようにして設けられており、ゲート配線に重なった部分によりホットキャリア注入に起因する劣化を防止し、重ならない部分によりオフ電流の増加を防ぐ効果を有する。この構造を有するＣＭＯＳは、ソース領域とドレイン領域の機能が反転し、信頼性を必要とする回路に配置することが好ましい。ゲート配線と重なったＬＤＤ領域の長さは０．３〜２μm（代表的には１．０〜１．５μm）、ゲート配線と重ならないＬＤＤ領域の長さは１．０〜２．５μm（代表的には１．５〜２．０μm）とすればよい。
【０１３７】
図６（Ｃ）の構造は、ＬＤＤ領域５０５、５０６がチャネル形成領域の両側に挟み込むようにして設けられており、ゲート配線に重ならないためオフ電流の増加を防ぐ効果を有する。この構造は、ソース領域とドレイン領域の機能が反転する回路において、特にオフ電流を低減する必要のある回路に配置することが好ましい。
【０１３８】
図６（Ａ）の構造は、実施例１の半導体装置のＣＭＯＳの作製方法を適用すれば得られ、（Ｂ）の構造は、画素ＴＦＴの作製工程をＣＭＯＳのＮＴＦＴに適用すれば得られる。
【０１３９】
図６（Ｃ）のＮＴＦＴの構造を得る方法の一つを、実施例１の画素ＴＦＴの製造工程を例に説明する。実施例１の図３（Ｂ）のリンの添加工程（ｎ-）を画素ＴＦＴには行わず、図４（Ａ）のレジストパターン２３１ｃ、ｄによりソース領域およびドレイン領域を形成する。そして、レジストパターン２３１ａ〜ｄを除去した後に、リンの添加工程（ｎ-）を画素ＴＦＴに行いＮＴＦＴのゲート配線をマスクとしてセルフアラインでＬＤＤ領域を形成する。こうして、ゲート配線と重ならないＬＤＤ領域をチャネル領域の両側に設けることができる。このリンの添加工程（ｎ-）でＰＴＦＴのソース領域およびドレイン領域にもリンが添加されるが、後のボロンの添加工程により１０倍以上のｐ型不純物が添加されるため、ＰＴＦＴのソース領域およびドレイン領域としての機能にリンは影響を与えない。
【０１４０】
以上のように、得られる特性の異なるＣＭＯＳを必要に応じて適宜選択し、使い分けて回路を設計することにより、機能的な半導体装置を形成することができる。
【０１４１】
なお、本実施例の構成を実現するにあたって、実施例１の作製工程を用いることは可能である。また、本実施例で示した数値範囲などを実施例１の作製工程を実施するにあたって適用することは有効である。
【０１４２】
［実施例４］
本実施例では、実施例１に示した作製工程で基板上にアクティブマトリクスパネルを形成し、実際にそのパネルを用いて表示装置を作製した場合について説明する。
【０１４３】
図４（Ｃ）の状態が得られたら、画素電極２７０上に配向膜を８０nmの厚さに形成する。次に、対向電極を有するパネルとしてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクスパネルと対向電極を有するパネルとを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１４４】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、１インチ以下の表示装置のようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１４５】
次に、以上のようにして作製した表示装置の外観を図８に示す。アクティブマトリクスパネル（図４（Ｃ）のＴＦＴが形成された基板を指す）１１には画素部１２、駆動回路（ソースドライバ回路１３、ゲートドライバ回路１４）、微細素子を有する半導体装置である論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向電極を有するパネルである。
【０１４６】
これらの画素部、駆動回路および論理回路を形成するＴＦＴは実施例１の作製工程に従って形成される。また、ＴＦＴ構造は実施例１を参考にして最適なものを配置すれば良い。なお、本実施例は実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１４７】
〔実施例５〕
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型表示装置が形成された三次元構造の半導体装置を実現することも可能である。
【０１４８】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０１４９】
なお、本実施例を実施するにあたって、実施例１〜４のいずれの構成を組み合わせても構わない。
【０１５０】
〔実施例６〕
本発明は表示装置としてアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図９に示す。
【０１５１】
図９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素部を表しており、その周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３が設けられている。また、画素部８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１５２】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路８３として実施例１に示す駆動回路のＣＭＯＳを用い、電流制御用ＴＦＴ８６として実施例１に示す駆動回路のＣＭＯＳのＮＴＦＴを用い、スイッチ用ＴＦＴ８４として実施例１に示す画素ＴＦＴを用いることが可能である。
【０１５３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイは図４（Ｃ）に示したアクティブマトリクス基板を作製した後、公知の手段によりＥＬ層を形成すれば良い。従って、実施例１の作製工程を用いることは可能である。
【０１５４】
〔実施例７〕
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０１５５】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０１５６】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素回路用の電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素回路を同じ電源電圧で動作させる可能性が示唆されている。
即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０１５７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０１５８】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１５９】
なお、本実施例の構成は実施例１、２、４または５に示した表示装置に用いることが可能である。また、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０１６０】
〔実施例８〕
表示装置或いは半導体装置を組み込んだ電子機器全てに本発明を実施できる。
【０１６１】
その様な電子機器としては、液晶ディスプレイ、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の例を図１０に示す。
【０１６２】
図１０（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本発明は表示装置２００３および半導体装置としてイメージセンサーを形成すれば受像部２００２に用いることができる。
【０１６３】
図１０（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本発明を表示装置２１０２および半導体装置としてイメージセンサーを形成すれば受像部２１０６に用いることができる。
【０１６４】
図１０（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。
【０１６５】
図１０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１６６】
図１０（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１６７】
図１０（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１６８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７の構成を組み合わせて実現することができる。
【０１６９】
【発明の効果】
本発明は、同一基板上に異なる線幅ルールの半導体装置を任意に作製することができるため、表示装置に加えてＣＰＵやメモリーなどの半導体装置を集積した付加価値の高い製品が得られる。
【０１７０】
また、既存のＩＣラインの一部を適用することにより、設備投資を減らすことができる。
【０１７１】
専有面積の大きい半導体装置を円形の基板に作製する際に、余った部分にデバイス面積の小さい半導体装置を作りこむことができ、基板を有効に利用することができる。
【０１７２】
また、必要な露光工程においてのみ２つの露光手段を用いるため、生産性をあまり低下させることなく複数種類の半導体装置を作製することができる。また、半導体装置の各部位が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】 混載基板の上面図。
【図２】 アクティブマトリクスパネルの作製工程を示す断面図。
【図３】 アクティブマトリクスパネルの作製工程を示す断面図。
【図４】 アクティブマトリクスパネルの作製工程を示す断面図。
【図５】 アクティブマトリクスパネルの断面図。
【図６】 ＣＭＯＳの構造を示す断面図。
【図７】 本発明を実施したリソグラフィ工程図。
【図８】 表示装置の外観を示す図。
【図９】 アクティブマトリクス型ＥＬ表示装置の回路構成を示す図。
【図１０】 電子機器の例を示す図。
【発明の属する技術分野】
本発明は、半導体装置を基板上に作製するに際し、同一基板上に複数種類の半導体装置を作製する方法に関する。特に、半導体装置の回路のパターンを形成するリソグラフィ技術に関する。
【０００２】
本明細書中で、半導体装置とは、半導体素子（薄膜トランジスタ（以下ＴＦＴという）、薄膜ダイオード、半導体を用いた容量など）を組み合わせたものをいい、具体的には半導体素子を用いた表示装置（液晶表示装置（以下ＬＣＤという）、ＥＬディスプレイなど）、ＣＭＯＳやＣＣＤなどを用いたイメージセンサー、ＩＣ、ＬＳＩなどが挙げられる。
【０００３】
【従来の技術】
近年低温ポリシリコン技術の発展により、ガラス基板にＬＣＤの画素部に併せて画素を駆動する駆動回路（シフトレジスタ回路、バッファ回路、サンプリング回路）を同時に形成することが成されているが、ガラス基板上に表示装置に併せて、イメージセンサー、ＣＰＵ、メモリーなどの種々の半導体装置を集積した構造を得るのはまだまだ夢物語である。本明細書中で、ガラス基板上に画素部に併せて形成された該駆動回路は、単独の半導体装置ではなく、表示装置の一部と認識する。
【０００４】
本明細書において、半導体素子または回路のパターンの最小線幅を線幅ルールと称する。電界効果トランジスタを用いた回路ではゲート長を最も細くするため、通常ゲート長が線幅ルールとなるが、回路中にゲート長よりも細い線幅のパターンがあればその線幅の長さが線幅ルールとなる。例えば、ゲート長が１．５μｍのＴＦＴと１．３μｍのソース配線とを有する回路は、線幅ルールが１．３μｍである。
【０００５】
ＣＰＵやメモリーなどのＬＳＩには、線幅ルールが３μｍ以下の半導体素子、好ましくは１μｍ以下というサブミクロンの半導体素子（以下これらを併せて微細素子という）を組み合わせることが望まれている。
【０００６】
現在、ＴＦＴを用いたＬＣＤの作製に使用されているライン（以下ＬＣＤラインという）では、大面積のガラス基板（ラインに投入される基板を指して以下マザーガラスという）を用いて複数の液晶表示パネルを多面取りしている。ここで、ラインとは、ある目的物を作製するときに用いられる製造装置全般または製造装置の配置を指す。マザーガラスの寸法は、第２世代のラインで３６０×４６５ｍｍ程度、第３世代のラインで５５０×６５０ｍｍ程度、第４世代のラインで８００×９５０ｍｍ程度と、生産性の向上のために増大の一途をたどっている。
【０００７】
しかしながら、大面積のマザーガラスは、ガラスの撓みや収縮により、パターンを形成する工程（以下パターニング工程という）における重ね合わせ精度が難しく、線幅ルールの制限の一つとなっている。また、ＬＣＤラインでは、微細素子を作製するためのリソグラフィ技術が確立していない。そのため、既存のＬＣＤラインでは微細素子の形成は困難であった。
【０００８】
一方、ＩＣ作製に使用されているライン（以下ＩＣラインという）では、半導体基板に線幅ルールが１μｍ以下の回路を作製することが可能であり、微細素子を作製するためのリソグラフィ技術が確立している。しかし、ＩＣラインは、直径が８インチ若しくは最近では１２インチの円形の基板を最大寸法として装置が設計されている。前述のとおり、ＬＣＤラインは、生産性を上げるため、矩形で大面積のマザーガラスを用いて対角十数インチのＬＣＤパネル（以下表示装置のサイズは特に断りのない場合は、対角線の長さで表す）を多面どりをしているのである。そのため、十数インチのＬＣＤパネルの生産を、最大１２インチの基板しか使用できないＩＣラインに適用することは問題外であった。
【０００９】
ところで、ＬＣＤラインおよびＩＣラインにおけるリソグラフィ技術で使用されている露光装置には、一括露光方式と逐次露光方式とがあり、一括露光方式として密着露光、プロキシミティ露光およびミラープロジェクション（以下ＭＰＡという）があり、逐次露光方式としてステッパがある。密着露光、プロキシミティ露光は、解像性およびパターン欠陥の点で劣るため、微細加工が必要なプロセスでは用いられていない。
【００１０】
ＭＰＡは、露光範囲が最大で４００ｍｍ角と広く処理能力が高いため、生産性の点で非常に有利である。ＭＰＡは、ＩＣラインではイオン注入工程など重ね合せ余裕が十分取れる工程の処理に用いられており、ＬＣＤラインにおいても十数インチものパネルを一括露光することが可能であり用いられている。しかし、ＭＰＡのライン・アンド・スペース（Ｌ＆Ｓ）の解像度（以下解像度はＬ＆Ｓの解像度をいう）はせいぜい３μｍであり、重ね合わせ精度などの余裕（マージン）を考えると線幅ルールとしては３μｍ以上となる。そのため、ＭＰＡで微細素子を作製することは困難であり、サブミクロンの半導体素子を作製することはできない。
【００１１】
ステッパは、パターニング工程で使用される代表的な露光手段である。ステッパは、レチクル上のパターンを光学系で投影し、基板側ステージを動作および停止（ステップ・アンド・リピート）することによりレジストにパターンを露光する。ＩＣラインで使用されるステッパは、レチクルパターンを光学系で１／５或いは１／４に縮小して露光する方式であり、サブミクロンの半導体素子のパターニングが可能であるが、露光範囲は最大で２５ｍｍ角程度である。
【００１２】
ＬＣＤラインで使用されるステッパは、レチクルパターンを光学系で１／２に縮小、等倍あるいは１．２５倍に拡大して露光する方式が採用されており、ＩＣラインで使用されているステッパに比べ露光範囲が１３０ｍｍ角と大面積化している。しかしながら、解像度は３μｍであり、微細素子のパターンを形成することはできない。
【００１３】
ステッパでは、光源として水銀ランプのｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）若しくはｉ線（波長３６５ｎｍ）またはＫｒＦ（波長２４８ｎｍ）若しくはＡｒＦ（波長１９３ｎｍ）のエキシマレーザーが使用される。
【００１４】
【発明が解決しようとする課題】
本発明は、ガラス基板上に表示装置に併せて、イメージセンサー、ＣＰＵ、メモリーなどの種々の半導体装置を集積した構造を得ることを大きな課題とする。換言すれば、本発明は、基板上に複数種類の半導体装置、特に微細素子を有する半導体装置をその一つとして集積することである。１インチよりも大きい表示装置は、微細素子が使用されていると後述の露光範囲の問題から１インチ程度の小さいパネルしか作製することができないため、微細素子を使用せずに作製する。最終的に半導体装置は、基板上に形成された半導体回路を切り出し、配線を接続する等の過程を経て製品の状態となるが、本明細書中では基板上に形成された半導体回路の状態でも半導体装置と称する。また、最終的に表示装置は、基板上に形成されたアクティブマトリクスパネルを切り出し、様々な工程を行い完成するのである（ＬＣＤでは対向電極を有するパネルが張り合わされた構成となる。これについては後に詳述する）が、本明細書では便宜上、アクティブマトリクスパネルの状態であっても表示装置と称する。
【００１５】
表示装置と、微細素子を有する半導体装置とが混載した基板を以下混載基板と称する。表示装置と微細素子を用いた半導体装置とは、一つのパネルとして集積していてもよい（つまり、表示装置と半導体装置とは電気的に接続していてもよい）し、夫々独立していてもよい。
【００１６】
現在のＬＣＤラインは、微細素子を作製するためのリソグラフィ技術が確立していない。また、ＬＣＤラインは、大面積のＬＣＤパネルについては作製する技術が確立されているが、大面積のマザーガラスの採用しているため、露光範囲の狭い露光手段により微細素子を作製することは困難である。さらに、リソグラフィ技術を確立し、微細素子を作製するためにマザーガラスの寸法を適当なサイズにしても、ラインの変更、新設に伴う投資は莫大なものとなる。
【００１７】
そこで、本発明者は、線幅ルールが１μｍ以下の素子を作製するリソグラフィ技術がＩＣラインにおいて確立されているため、微細素子を作製する際に既存のＩＣラインの一部を適用することを検討した。
【００１８】
現状ＩＣラインで使用している製造装置を用いて、高温ポリシリコンＬＣＤが製造されているが、高温ポリシリコンＬＣＤにおいても同一基板上にせいぜい駆動回路を形成するのみであり、同一基板上に複数種類の半導体装置を形成したものではない。
【００１９】
混載基板をＩＣラインの一部を適用して作製しようとすると様々な問題が生じる。その要因の一つは、混載基板ではＩＣやＬＳＩに比べて基板の専有面積が大きい表示装置、例えば４インチの表示装置も同一基板上に作製するためである。
【００２０】
第一の問題は、ＩＣラインと同様、混載ラインでも円形の基板（現状最大で１２インチの円形基板）を用いると、基板に対する専有面積の大きい半導体装置を作製する際に、多面取りしても基板に無駄な領域が多く形成され生産性が低下するということである。例えば１２インチの基板に対し、４インチの表示装置を作製すると、４枚取りしかできず基板の利用面積は５０％程度となる。
【００２１】
第一の問題に対して、本発明者は、基板の不要な部分にデバイス面積（ＩＣ、ＬＳＩなどの回路ではチップ面積を、表示装置の場合はパネル面積を指す）の小さい半導体装置を作製することにより対処した。その結果、基板の不要な部分を有効に利用することができる。
【００２２】
第二の問題は、混載基板のパターニング工程における露光手段として、ＩＣラインと同様のステッパを使用すると、露光範囲が最大で２５ｍｍ角程度であるため、２５ｍｍ角以下の半導体装置、例えばＬＳＩ（通常１〜２０ｍｍ角程度）に対しては１ショットで露光することができるが、２５ｍｍ角以上の面積の半導体装置、例えば１インチ以上の表示装置については１ショットで露光することができないことである。
【００２３】
ステッパによる分割露光は、ＬＣＤラインのステッパでアモルファスシリコンＴＦＴを用いたＬＣＤ作製に使用されている。このＬＣＤラインで使用しているステッパは、露光範囲を広いできるが解像度が低く微細素子をパターニングすることはできない。また、分割露光は、繋ぎ合わせ精度が低く、微細素子を有する半導体装置に使用すると配線の断線や短絡などのパターニング不良となってしまう。
【００２４】
このように、露光手段の露光範囲と線幅ルールはトレードオフの関係にある。露光範囲を優先すると線幅ルールは３μｍ以上となり、線幅ルールを優先すると、例えば微細素子、特にサブミクロンの素子を形成しようとすると、デバイス面積は２５ｍｍ角以下と制限される。
【００２５】
従来リソグラフィ工程において、レジストに対し使用する露光手段は一種類であることが当然であった。そのため、当該露光手段の性能にしたがって、半導体装置のデバイス面積や最小線幅が決定されていた。
【００２６】
【課題を解決するための手段】
本発明の基本的な概念は、ある被加工物にパターンを形成するレジストに対して複数の露光手段を用いて露光することにより、半導体装置のデバイス面積や線幅ルールの制限を克服することである。
【００２７】
レジストのエッジリンスの方法に、周辺露光があるが、本発明とは全く概念を異にすることは明らかである。また、従来複数の露光工程に対し、工程に応じて異なる露光装置を適宜選択して用いるミックス・アンド・マッチは行われていたが、本発明の概念を導くものではない。本発明の概念は広く、無限の可能性を秘めているが、現状考えられる具体例として、以下にその構成を示す。
【００２８】
つまり本発明は、半導体装置の作製方法において、被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストに第１のパターンを露光する工程と、前記レジストに第２のパターンを露光する工程とを有し、前記第１のパターンを露光する工程における露光手段と、第２のパターンを露光する工程における露光手段が異なることを特徴とする。
【００２９】
また、他の発明は、被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストの一部に第１のパターンを露光する工程と、前記レジストの他の一部に第２のパターンを露光する工程とを有し、前記第１のパターンを露光する工程における露光手段と、第２のパターンを露光する工程における露光手段が異なることを特徴とする。
【００３０】
また、他の発明は、同一基板上に表示装置と、微細素子を有する半導体装置とを作製する方法であって、前記表示装置および前記微細素子を有する半導体装置に共通して使用される被膜を形成する工程と、前記被膜にパターンを形成する工程とを有し、前記被膜に表示装置のパターンを形成するリソグラフィ工程における露光手段と、前記被膜に微細素子を有する半導体装置のパターンを形成するリソグラフィ工程における露光手段とが異なることを特徴とする。
【００３１】
本明細書中の異なる露光手段とは、露光装置が異なること、露光範囲が異なることまたは解像度が異なることをいう。例えば、ステッパとＭＰＡを用いる場合、露光範囲が２５ｍｍ角のステッパと露光範囲が１００ｍｍ角のステッパを用いた場合、解像度が０．３５μｍのステッパと解像度が３μｍのステッパを用いた場合などは異なる露光手段を用いている。勿論、同じ露光装置を用いても、光源を変えれば異なる露光手段となる。
【００３２】
また、露光装置とは、レジストを露光する放射エネルギー源（光源源、電子線源またはＸ線源）を有し、放射エネルギー源を用いて原画（レチクルまたはマスク）上のパターンをレジストに露光させる装置である。使用可能な露光装置としては、現状ステッパやＭＰＡなどが主であるが、電子線による露光とＸ線による露光もレジストを共通に用いることができ、本発明の適用が可能である。
【００３３】
【発明の実施の形態】
本発明の実施の形態を以下に説明する。図７は、基板７０１の上に形成された被加工物７０２のパターニング工程の断面工程図である。
【００３４】
図７（Ａ）は被加工物７０２を有する基板７０１を示している。基板７０１は、半導体装置を作製できる基板であれば特に制限はない。例えば、石英基板、ガラス基板、プラスチック基板、半導体基板などが使用できる。また、被加工物７０２は、半導体装置を構成する被膜の一つで、特に微細加工の必要な被膜、例えば半導体膜、導電膜、絶縁膜である。被加工物の加工は、レジストパターンをマスクとした被加工物のエッチング、レジストパターンをマスクとした被加工物への不純物のドーピングなどがある。
【００３５】
半導体装置の作製工程において微細加工が必要な工程は、特に活性層を形成する際のエッチング、ゲート電極となる導電膜のエッチング、ＬＤＤ領域を形成するためのドーピング、コンタクトホールを開口するための層間絶縁膜のエッチング、ソース配線となる導電膜のエッチングなどがある。
【００３６】
まず、被加工物上にレジスト７０３を塗布する（図７（Ｂ））。塗布法は特に限定はなく、スピンコータやロールコータを用いればよい。レジストは、ポジ型、ネガ型の何れも使用可能であり、露光手段の光源に応じて選択できる。但し、本発明は２種類の露光手段の光源が同じ場合は何の問題もないが、光源が異なる場合は、両方の光源に対して十分に感光する材料を使用する必要がある。
【００３７】
また、化学増幅系レジストは、露光から露光後ベーク（ＰＥＢ）までに時間がかかると、大気中の塩基や水分および基板からの塩基や水分と反応して、得られるレジストパターンにＴ−トップやパターン下部の裾引き、或いはパターン上部の丸まりやパターン下部の食い込みなどの問題が発生する。そのため、２種類の露光手段のうち、線幅ルールの厳しいパターンの露光工程を後にする。つまり、線幅ルールが３μｍの表示装置と、１μｍの半導体装置を同時に作製するときは、表示装置のパターンを先に露光し、その後にＬＳＩのパターンを露光する。また、第１の露光手段から第２の露光手段までをクラスタ化（途中で大気開放をしない構成）し、大気中の水分や塩基をフィルタにより除去することも有効である。
【００３８】
次に、レジストにプリベークを行い、レジスト中の残留溶媒を揮発させ、レジストと被加工物との密着性を高め、さらにレジスト特性を安定化させた。
【００３９】
そして、第１の露光手段によりレジストに第１のパターン７０５ａ〜ｃを形成する。図７はポジ型のレジストを使用した場合を例示しており、露光された領域７０４ａ〜ｄが後の現像工程により溶解、除去される（図７（Ｃ））。第１の露光手段の露光範囲は、線幅ルールの大きいパターンを露光するため広くすることができる。ポジ型レジストを用いる場合は、露光されたレジストが除去されるため、基板上の半導体装置が形成されない不要な部分のレジストも露光範囲の広い第１の露光手段により露光する。使用する露光装置は、ＭＰＡやＬＣＤラインで使用されているような露光範囲の広いステッパを用いればよい。
【００４０】
さらに、第２の露光手段により第１のパターン７０５ａに第２のパターン７０７ａおよび７０７ｂを形成する。７０６ａ〜ｃは、第２の露光手段により露光された領域である（図７（Ｄ））。図７ではポジ型レジストを用いているため、第１の露光手段により露光された領域７０４ａおよび７０４ｂの一部と、第２の露光手段により露光された領域７０６ａおよび７０６ｃの一部が重っている。第２の露光手段の露光範囲は、前述したトレードオフの問題から線幅ルールの小さいパターンを露光するため小さくなるが、必要な部分、例えば微細素子を有する半導体装置の部分のみに露光できればよい。第２の露光手段に使用する露光装置は、微細素子のパターンを露光できるステッパがよい。
【００４１】
その後、必要によりＰＥＢを行い、現像する。この現像工程により、第１および第２の露光手段により形成されたレジストパターン７０５ｂ、７０５ｃ、７０７ａおよび７０７ｂが形成される（図７（Ｅ））。
【００４２】
このようして形成されたレジストパターンを用いて、被加工物をエッチングする、或いは被加工物にドーピングを行う。
【００４３】
以下の実施例で、実際の半導体装置の作製工程において、本発明の具体的な実施を説明する。
【００４４】
【実施例】
［実施例１］
図１は、混載基板の上面図であり、円形の基板１０１、本実施例では直径１２インチの石英基板上に表示装置１０２、本実施例では周辺に駆動回路を有し画面サイズが４インチのアクティブマトリクスパネルを４枚どりし、基板の余った領域に微細素子を有しデバイス面積の小さい半導体装置１０３、本実施例では論理回路を作製した構成である。夫々の線幅ルールは、表示装置１０２が３．５μｍ、半導体装置１０３が０．８μｍとした。ただし、表示装置１０２において、線幅ルールの３．５μｍを決定しているのは駆動回路部におけるＴＦＴのゲート長である。
【００４５】
本実施例では、半導体装置１０３として論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）を作製するが、Ｎチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ（ＰＴＦＴ）を組み合わせることにより、その他に様々な回路を設計することが可能である。半導体装置１０３は、表示装置１０２と電気的に接続して形成してもよいし、独立して形成してもよい。
【００４６】
円形の基板１０１に矩形で専有面積の大きい表示装置１０２を形成するため、基板に無駄な部分が発生する。その無駄な部分に半導体装置１０３を形成することにより、基板を有効に利用している。
【００４７】
半導体装置としては、ＩＣ、ＬＳＩ、表示装置、イメージセンサーなどが挙げられるが、表示装置と集積するのであれば、ＩＣ、ＬＳＩまたはイメージセンサーを形成し表示装置１０２と電気的に接続すればよいし、独立した半導体装置を形成するのであれば、パネルサイズの小さい表示装置やイメージセンサーを形成すればよい。
【００４８】
図２〜４は、混載基板の作製工程の断面図で、微細素子を有する半導体装置１０３として論理回路を構成する基本素子であるＮＴＦＴおよびＰＴＦＴを組み合わせたＣＭＯＳを図面左側に、表示装置１０２の駆動回路部を構成するＣＭＯＳを図面中央に、表示装置１０２の画素ＴＦＴおよび保持容量を図面右側に示す。
【００４９】
まず、基板として石英基板２０１を用意し、その上に非晶質珪素膜（アモルファスシリコン）を形成する。この時、下地膜として窒化酸化珪素膜、酸化珪素膜または窒化珪素膜（以下これらを珪素を含む絶縁膜という）を形成した上で大気解放しないまま連続的に非晶質珪素膜を形成しても良い。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５０】
なお、本実施例では非晶質珪素膜を用いるが、他の半導体膜であっても構わない。例えば、微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的にＴＦＴが完成した状態で２５〜４０nmとなるように形成する。本実施例では熱酸化工程で２５nmの膜減りを見込んで、予め６５nmの膜厚とする。
【００５１】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いている。
【００５２】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜上にニッケルを含んだ層を形成し、５５０℃で４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０２を得る。（図２（Ａ））この結晶質珪素膜の結晶構造については後述する。
【００５３】
なお、ここで結晶質珪素膜２０２に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか一方のみを添加しても良い。
【００５４】
また、本実施例では非晶質珪素膜上にニッケルを含んだ層を形成する手段として、上記公報に記載されたニッケルを含む溶液を非晶質珪素膜上に塗布する手段を用いるが、スパッタ法や蒸着法を用いることもできる。
【００５５】
次に、結晶質珪素膜２０２上に１００nm厚の酸化珪素膜でなるマスク膜２０３を形成し、その上に図示しないレジストパターンを用いてマスク膜をエッチングし、開口部を形成する。後に形成されるリン添加領域は、微細なパターンを形成する必要がないため、このマスク膜のパターニング工程では、露光装置にＭＰＡを用いて基板全面を一括露光した。
【００５６】
この状態で１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０５a、２０５bを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。
【００５７】
次に、レジストパターンを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００５８】
本実施例では６００℃、１２時間の熱処理を加えることによってニッケルが矢印（図２（Ｂ）参照）の方向に移動し、リンドープ領域２０５a、２０５bにゲッタリングされる。こうして２０４で示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない（図２（Ｂ））。
【００５９】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２０４をパターニングするためのレジスト２０６を塗布する。レジスト２０６としては、スピンコータによりジアゾナフトキノン‐ノボラック樹脂系のレジストを用いた。その後、基板に１２０℃以下で３０秒〜３００秒、本実施例では１１０℃で９０秒のプリベークを行いレジスト中の残留溶媒を揮発させ、レジストと被加工物との密着性を高め、さらにレジスト特性を安定化させた。
【００６０】
そして、第１露光工程として、第１の露光手段を用いて表示装置の結晶性珪素膜の活性層を形成するためのパターンをレジストに露光する（図２（Ｃ））。この工程により露光したレジスト２０７a〜cは後の現像工程により溶解し、除去される。
【００６１】
第１の露光手段は、解像度が３μｍ、露光範囲が１２０ｍｍ角、水銀ランプのｉ線を光源とするステッパを用いた。そして、図１において第１の露光範囲１０４で示すように、表示装置のパターンを１ショットで露光した。そして、順次基板をステップ動作して、他の表示装置のパターンも露光する。この第１露光工程で、表示装置の部分だけではなく、基板全面に露光して、表示装置も半導体装置も形成されない領域のレジストを露光する。この際、半導体装置１０３の部分は露光されないようなレチクルパターンを用いた。
【００６２】
本実施例では第１の露光手段にステッパを用いてステップ動作により露光を行ったが、ＭＰＡを用いて基板全面を一括露光してもよい。
【００６３】
続いて、第２の露光手段を用いて、半導体装置の結晶性珪素膜の活性層を形成するためのパターンをレジストに露光する第２露光工程を行う（図２（Ｄ））。第２露光工程により露光されたレジスト２０８ａ，２０８ｂは、後の現像工程により溶解し、除去される。
【００６４】
第２の露光手段としては、第１の露光手段と同じく水銀ランプのｉ線を光源とするステッパを用いた。ただし、露光範囲は２２ｍｍ角で、解像度が０．３５μｍと微細素子のパターンを露光することが可能である。そして、図１の第２の露光範囲１０５に示すように、１ショットで半導体装置１０３を一つ露光する。そして、順次基板をステップ動作して、他の半導体装置のパターンも露光する。
【００６５】
結晶性珪素膜のパターニング工程により後のＴＦＴのチャネル幅が決定されるため、微細素子を有する半導体装置は非常に微細なパターンが必要となる。そのため、微細素子を有する半導体装置には、露光範囲が狭く解像度が高い第２の露光手段を用いて露光した。一方、それほど微細なパターンを必要としないがデバイス面積の広い表示装置のパターンには、露光範囲が広く解像度が低い第１の露光手段を用いて露光した。
【００６６】
本実施例では、第２の露光手段の１ショットにより、半導体装置１０３を一つ露光しているが、半導体装置のデバイス面積が小さい場合は、第２の露光手段の１ショットにより複数の半導体装置を同時に露光することができる。
【００６７】
本実施例では、第１の露光手段と第２の露光手段の光源が同じであるため、同じレジストを問題なく両方の手段に適用することが可能である。
【００６８】
そして、露光した基板を加熱炉に搬入し、１００〜１４０℃で３０〜３００秒、本実施例では１２０℃で１８０秒のＰＥＢを行う。このＰＥＢにより、定在波の影響を減少させることができる。定在波は、単一波長の放射エネルギーによって露光すると発生しやすく、レジストの膜厚と波長に応じて形成される。定在波によりレジストの感光量に分布が生じ、パターンにギザギザな形状ができる。化学増幅系のレジストを用いる場合には、ＰＥＢは非常に重要であり、厳密な温度管理が必要である。
【００６９】
そして、現像装置、例えばスピンデベロッパで現像液（ＴＭＡＨ）により露光されたレジストを溶解する。そして、純水による洗浄で現像液および現像液に溶解したレジストを除去する。こうして形成されたレジストパターン２０９ａ〜ｃをマスクとして、結晶性半導体膜をエッチングして活性層２１０〜２１２を形成する。こうして、半導体装置のＣＭＯＳにおける活性層２１０、駆動回路の活性層２１１、画素ＴＦＴ用及び保持容量用の活性層２１２が形成される。このパターニング工程で、ニッケルを捕獲したリンドープ領域２０５a、２０５bを完全に除去することが望ましい。（図３（Ａ））
【００７０】
レジストパターン２０９ａ〜ｃをアッシングした後に、プラズマＣＶＤ法により１１０nm厚の酸化珪素膜２１３を形成し、その上にレジストパターン２１４a〜ｆを形成する。次に、その状態で１５族に属する元素の添加工程を行う。本実施例では、２×１０16〜５×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンを含む不純物領域（ｎ-領域）２１５a〜ｅを形成する（図３（Ｂ））。
【００７１】
ここで、半導体装置のＣＭＯＳに形成されるｎ-領域のレジストパターン２１４ａ、ｂの露光手段は、ＣＭＯＳの構造により選択される。実施例３に詳述するが、図６（Ｂ）で示す構造を半導体装置が有している場合は、この工程によりチャネル形成領域が画定するため、非常に厳密なパターンを形成する必要がある。したがって、活性層２１０を形成する際に使用した第２の露光手段を半導体装置のパターンを形成する際に使用するべきである。しかし、図６（Ａ）で示す構造であれば、重ね合わせ精度は重要であるが、微細なパターンを必要とするわけではないため、全面を一括露光できるＭＰＡや露光面積の大きいステッパを用いればよい。後述するが、図６（Ｃ）で示す構造ではこの工程が不要になる。
【００７２】
本実施例では、半導体装置のＣＭＯＳの構造を図６（Ａ）に示す構造としたため、ＭＰＡにより基板全面を一括露光することにより、レジストパターン２１４ａ〜ｆを形成する。
【００７３】
この工程では基本的にＮＴＦＴとなる領域に対してリンを添加する。但し、半導体装置と表示装置の駆動回路部に使用されるＮＴＦＴは、後にチャネル形成領域とソース領域となる領域の上にレジストパターン２１４a、２１４ｃを設け、ドレイン領域となる領域のみにｎ-領域２１５a、２１５ｂを形成する。また、画素ＴＦＴにおいては後のチャネル形成領域２１８a、bが画定する。
【００７４】
次に、レジストパターン２１４ａ〜ｆおよび酸化珪素膜２１３を除去し、プラズマＣＶＤ法またはスパッタ法により珪素を含む絶縁膜を形成し、パターニングすることによりゲート絶縁膜２１９を形成する。このゲート絶縁膜２１９は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、本実施例では６０nm厚の酸化珪素膜を用いる。但し、後の熱酸化工程で膜厚が増加するので、それを考慮して最終的に５０〜２００nm（好ましくは８０〜１２０nm）となるようにする。この時、ゲート絶縁膜２１９を画素ＴＦＴの部分に形成し、半導体装置のＣＭＯＳ回路、駆動回路部のＣＭＯＳ回路および保持容量となる領域では除去する（図３（Ｃ））。
【００７５】
なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には半導体装置や駆動回路の一部（特に高速動作を要求される回路）となる領域において、ゲート絶縁膜２１９は除去される。バッファ回路やサンプリング回路（サンプルホールド回路ともいう）などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２１９を残しておくことが望ましい。
【００７６】
ゲート絶縁膜２１９をパターニングする工程では、特に微細なパターンを形成する必要はなく、ＭＰＡを用いた一括露光で露光した。
【００７７】
こうして図３（Ｃ）の状態が得られたら、次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃、３０分の熱処理工程を行う。
【００７８】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、結晶化に用いたニッケルを除去する効果も期待できるので有効である。
【００７９】
こうして熱酸化工程を行うことにより、半導体装置および駆動回路部の活性層の表面と、保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２２０、２２１、２２２が形成される。本実施例では５０nm厚の酸化珪素膜を形成し、酸化珪素膜２２０は、半導体装置のＣＭＯＳのゲート絶縁膜として、酸化珪素膜２２１は駆動回路部のＣＭＯＳのゲート絶縁膜として、酸化珪素膜２２２は保持容量の誘電体として用いることにする。
【００８０】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２１９と、その下の半導体層との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２２３の膜厚は、予め形成されていた６０nm厚の絶縁膜と熱酸化により形成された５０nm厚の絶縁膜とを合計して１１０nmの膜厚を有する絶縁膜となる。また、この熱酸化工程により約２５nmの半導体層が酸化され、活性層２１０、２１１、２１２の膜厚は４０nmとなる。この膜厚が最終的に完成したＴＦＴの活性層の膜厚となる。
【００８１】
こうして熱酸化工程を終了したら、次にＴＦＴのゲート配線および容量電極となる導電膜を形成する。ゲート配線および容量電極の形成材料としては、７００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）またはこれらの材料を組み合わせた合金膜でも良い。また、以上の薄膜を自由に組み合わせて積層した積層膜でも良い。また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を窒化珪素膜で覆った構造が有効である。本実施例では導電膜として、下層から珪素膜（導電性を持たせたリンドープシリコン膜）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を４００nmに設ける。
【００８２】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。半導体装置および駆動回路部のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体層（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００８３】
そして、導電膜をパターニングするが、ゲート配線は、電界効果トランジスタを有する回路において最も微細化が求められる層であり、半導体装置のゲート配線のパターニングには、微細なパターンが露光できる露光手段を用いる必要がある。本実施例では、活性層２１０をパターニングする際に使用したステッパを用いてゲート長が０．８μｍであるパターンを形成する。
【００８４】
一方、表示装置においては、ゲート長が３．５μｍのパターンを形成すればよく、活性層２１１、２１２をパターニングする際に使用したステッパを用いてパターンを形成した。
【００８５】
そして、レジストパターンを基に、導電膜をエッチングして、半導体装置のＣＭＯＳのゲート配線２２４、２２５と、駆動回路のＣＭＯＳのゲート配線２２６、２２７と、画素ＴＦＴのゲート配線２２８，２２９と、保持容量の電極２３０が形成される（図３（Ｄ））。
【００８６】
次に、レジストパターン２３１ａ〜ｄを形成して、再び１５族に属する元素（本実施例ではリン）を添加する。本実施例では５×１０19〜３×１０21atoms/cm3（好ましくは１×１０20〜５×１０20atoms/cm3）の濃度でリンを含む不純物領域（ｎ+領域）２３２、２３３、２３６、２３７、２４０、２４１、２４２、２４３を形成する。半導体装置のレジストパターン２３１ａは、ＣＭＯＳのＰＴＦＴにリンが添加することを防止すればよく、微細にする必要がないため、ＭＰＡを用いて基板全面に一括露光を行い形成された。
【００８７】
この工程は、ゲート絶縁膜の膜厚が薄い半導体装置や駆動回路部のＣＭＯＳと、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８８】
この工程により、半導体装置のＣＭＯＳのＮＴＦＴに、ソース領域２３２、ドレイン領域２３３、ＬＤＤ領域２３５およびチャネル形成領域２３４が画定する。また、駆動回路部のＣＭＯＳのＮＴＦＴに、ソース領域２３６、ドレイン領域２３７、ＬＤＤ領域２３９およびチャネル形成領域２３８が画定する。そして、画素部に、画素ＴＦＴのソース領域２４０、ドレイン領域２４２およびＬＤＤ領域２４４a〜ｄ、並びにｎ+領域２４１、２４３および保持容量の電極２４５が画定する（画素ＴＦＴのチャネル領域は、既にｎ-領域を形成する工程で画定している）。（図４（Ａ））
【００８９】
この時、画素ＴＦＴのＬＤＤ領域２４４a〜ｄは一部がゲート配線２２８、２２９と重なるように形成される。この構造を採ることにより、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造のようにホットキャリア注入に起因する劣化に強い構造を得ることができる。また、ゲート配線２２８、２２９に重ならない部分は、オフ電流の増加を防ぐために絶大な効果をもつ。本実施例では、ソース領域２４０またはドレイン領域２４２に接するＬＤＤ領域２４４a、２４４ｄのうち、ゲート配線２２８、２２９に重なる部分の長さ（幅）を０．３〜２．０μm（好ましくは０．５〜１．０μm）とし、重ならない部分の長さ（幅）を１．０〜４．０μm（好ましくは２．０〜３．０μm）とする。
【００９０】
半導体装置および駆動回路部のＣＭＯＳのＮＴＦＴは、ＬＤＤ領域２３５、３９がゲート配線２２４、２２６と重なる構造である。
【００９１】
次に、ＣＭＯＳのＰＴＦＴとなる領域以外をレジストパターン２４６ａ〜ｃで隠し、１３族に属する元素（本実施例ではボロン）の添加工程を行う。本実施例では３×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。このレジストパターン２４６ａは、半導体装置のＮＴＦＴにボロンが添加することを防止すればよく、微細にする必要がないため、ＭＰＡを用いて基板全面に一括露光を行い形成された。
【００９２】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００９３】
この工程により、半導体装置のＣＭＯＳを形成するＰＴＦＴのソース領域２４８、ドレイン領域２４７、チャネル形成領域２４９が画定し、駆動回路部のＣＭＯＳを形成するＰＴＦＴのソース領域２５１、ドレイン領域２５０、チャネル形成領域２５２が画定する。（図４（Ｂ））
【００９４】
こうして全ての不純物領域を形成し終えたら、レジストパターン２４６ａ〜ｃを除去する。そして、ゲート配線２２４〜２２９および容量電極２３０を覆って２００nm厚の窒化酸化珪素膜でなる保護膜２５３を形成する。この保護膜はゲート配線２２４〜２２９および容量電極２３０の酸化を防ぐ効果をもつ。保護膜２５３として、他の珪素を含む絶縁膜を用いても良い。
【００９５】
保護膜を形成したら、６００〜１０００℃（好ましくは６００〜８５０℃）の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、８００℃で１時間の熱処理を不活性雰囲気中において行う。この工程により添加した不純物元素の活性化及び非晶質化した珪素膜の再結晶化を行う。
【００９６】
活性化が終えたら水素化処理を行う。水素化処理は熱処理またはプラズマ処理により励起させた水素を添加する処理であり、熱処理による場合は３〜１００％の水素を含む雰囲気中で３００〜４５０℃、２〜６時間の熱処理工程を行えば良い。水素化処理は、ソース配線及びドレイン配線を形成した後で行ってもよい。
【００９７】
次に第１層間絶縁膜２５４を形成する。本実施例では、プラズマＣＶＤ法により形成した８００nm厚の酸化珪素膜を用いる。そして、ソース領域およびドレイン領域のコンタクトホールを形成する。
【００９８】
このコンタクトホールを形成するためのパターニング工程では、集積化を重視するのであれば、２つの露光手段を用いて微細なコンタクトホールを半導体装置のＣＭＯＳのソース領域およびドレイン領域に形成すればよい。半導体装置においては微細なパターンとすることが集積化の上では重要であるが、生産性の点では表示装置と同じ露光手段を用いることが望まれる。そのため、活性層２１０のパターンを工夫し、ソースおよびドレイン領域のコンタクトホールを形成する部分を大きくすることにより、表示装置と同じ露光手段を使用することが可能である。本実施例では、集積化を重視して、活性層のパターニングと同様に第１の露光手段により、駆動回路のＣＭＯＳと画素ＴＦＴのコンタクトホールを、第２の露光手段を用いて半導体装置のＣＭＯＳのコンタクトホールをパターニングした。また、図示しないが、この工程において、ゲート配線２２４〜２２９および保持容量の電極２３０にも引き出し用のコンタクトホールが形成される。
【００９９】
そして、ソース配線２５５、２５７、２５８、２６０、２６１と、ドレイン配線２５６、２５９、２６２を形成する。本実施例ではこれらの配線を、アルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。ここで、図４ではＣＯＭＳのドレイン配線がＮＴＦＴとＰＴＦＴとで共通であるが、これは図を簡略化するための概略であり、夫々ドレイン配線を設けてもよい。
【０１００】
ソース配線およびドレイン配線のパターニングには、活性層のパターニングと同様に２つの露光手段を用いて、駆動回路部および画素ＴＦＴのソース配線２５８、２６０、２６１とドレイン配線２５９、２６２は、第１の露光手段によりパターニングを行い。半導体装置のソース配線２５５、２５７とドレイン配線２５６は第２の露光手段によりパターニングを行った。この工程において、図示していないが、ゲート配線２２４〜２２９および保持容量の電極２３０にも引き出し用の電極がコンタクトホールを介して形成される。
【０１０１】
次に、パッシベーション膜２６３を形成する。パッシベーション膜としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【０１０２】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２６３を形成する。この前処理によりプラズマで活性化した（励起した）水素が第１層間絶縁膜２５４中に閉じこめられるため、ＴＦＴの活性層（半導体層）の水素終端を促進させることができる。
【０１０３】
そして、パッシベーション膜を形成したら３５０〜４５０℃の熱処理工程を行う。これはパッシベーション膜の膜質を改善するための熱処理ではあるが、同時に先ほどの水素化で第１層間絶縁膜中に添加された水素が熱拡散によって下層に下がるため。効率良く活性層を水素化することができる。勿論、この熱処理自体を、水素を含む雰囲気中で行っても構わない。
【０１０４】
次に、第２層間絶縁膜２６４として１μm厚のアクリル膜を形成する。アクリル膜以外にも、ポリイミド膜、ポリアミド膜、ポリイミドアミド膜またはＢＣＢ（ベンゾシクロブテン）膜等の有機系樹脂膜を用いることができる。これらの樹脂膜は比誘電率が低く、平坦性が高いため有効である。
【０１０５】
そして、その上に金属膜を２００nmの厚さに形成してパターニングを行い、遮蔽膜２６５、２６６を形成する。本実施例では遮蔽膜としてチタン膜またはアルミニウム膜とチタン膜との積層膜を用いる。遮蔽膜は微細化の必要は少ない層であり、半導体装置のＣＭＯＳには使用しない層であるため、ＭＰＡにより基板全体を一括露光しパターニングすればよい。
【０１０６】
次に、第２層間絶縁膜と同じく有機系樹脂材料でなる第３層間絶縁膜２６７を１μmの厚さに形成する。そして、第３層間絶縁膜、第２層間絶縁膜およびパッシベーション膜を順次エッチングして、画素ＴＦＴのドレイン配線２６２に達するコンタクトホールを形成し、画素電極２７０を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成する。また、反射型の液晶表示装置とする場合には、第２層間絶縁膜およびパッシベーション膜を形成した後に、画素ＴＦＴのドレイン配線に達するコンタクトホールを形成し、遮蔽膜を画素電極として利用することができ、透過型に比べてマスクを一枚減らすことができる。
【０１０７】
また、この工程で、半導体装置のＣＭＯＳのソース配線２５５、２５７に達するコンタクトホールを形成し、引き出し電極２６８、２６９をＩＴＯで形成する。
【０１０８】
このコンタクトホールの開口と、画素電極および引き出し電極のパターニング工程では、微細な加工を必要としていないためＭＰＡを用いて基板全面を一括録することにより夫々形成した。
【０１０９】
本実施例の混載基板は、同一基板上に形成された半導体装置および駆動回路のＣＭＯＳのＴＦＴと画素ＴＦＴでゲート絶縁膜の膜厚が異なる。
【０１１０】
さらに、半導体装置および駆動回路のＣＭＯＳのゲート絶縁膜と、画素部に設けられる保持容量の誘電体を同時に形成することで工程簡略化を図る点にも特徴がある。
【０１１１】
このように、半導体装置および駆動回路のＣＭＯＳのゲート絶縁膜を薄く形成するための工程を、保持容量の誘電体を薄くするための工程と兼ねる点に特徴がある。このような構成により面積を広げることなく保持容量のキャパシティを増加させることが可能となる。
【０１１２】
本実施例の特徴の一つとして、複数のパターニング工程において、２つの露光手段を用いる場合と、１つの露光手段を用いる場合を使い分けることにより、生産性を向上している。すなわち、微細な加工が必要なパターニング工程では２つの露光手段を用い、微細な加工が必要ではないパターニング工程では１つの露光手段で広い面積を露光している。本実施例において、微細な加工が必要なパターニング工程は、活性層２１０のパターニング工程、ゲート配線２２４および２２５のパターニング工程、ソース配線２５５、２５７およびドレイン配線２５６のコンタクトホールのパターニング工程、ソース配線２５５、２５７およびドレイン配線２５６のパターニング工程である。
【０１１３】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。ここでは、本実施例の作製工程に従って結晶質珪素膜を形成する段階まで実験的に行い、そうして形成した膜を分析した結果について以下に説明する。
【０１１４】
上記作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１１５】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質珪素膜の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１１６】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１１７】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１１８】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１１９】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、小さいほど整合性の良い粒界であることが知られている。
【０１２０】
本出願人が本実施例の作製工程に従って形成した結晶質珪素膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１２１】
つまり、二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。本実施例の作製工程に従って形成した結晶質珪素膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１２２】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１２３】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例の作製工程に従って形成した結晶質珪素膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１２４】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１２５】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１２６】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では、本実施例の作製工程に従って形成した結晶質珪素膜のスピン密度は、少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１２７】
以上の事から、本実施例を実施して得られた結晶質珪素膜は、結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有する結晶質珪素膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１２８】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１２９】
〔実施例２〕
本実施例では、半導体装置と表示装置が電気的に接続しているアクティブマトリクスパネルの例を図５を用いて説明する。図５において、図面左側に半導体装置を構成するＣＭＯＳの断面図を、図面中央および右側に表示装置の駆動回路部を構成するＣＭＯＳおよび画素部の画素ＴＦＴと保持容量の断面図を示す。実施例１と共通する部分は、同一の符号を用いている。
【０１３０】
第３層間絶縁膜の形成までは、実施例１と同様の工程で作製する。そして、画素電極のコンタクトホールを形成する工程において、同時に半導体装置および駆動回路部のＣＭＯＳ上に形成されている第３層間絶縁膜２６７’および第２層間絶縁膜２６４’を全てエッチングし、パッシベーション膜２６３’に半導体装置のＣＭＯＳの引き出し電極と駆動回路のＣＭＯＳの引き出し電極用コンタクトホールを開口する。
【０１３１】
そして、画素電極２７０を形成する工程で、画素電極と同じ導電膜を用いて引き出し電極２６８’、２６９’を形成する。引き出し電極２６９’により、半導体装置のドレイン配線２５６と表示装置の駆動回路部におけるＮＴＦＴのソース電極２５８とが、電気的に接続されている。
【０１３２】
このように、本実施例では、画素電極と同じ導電膜を用いて半導体装置と表示装置が電気的に接続している。これは、ソース配線およびドレイン配線のパターン形成において、半導体装置の配線パターン２５５〜２５７を形成する露光手段と、駆動回路部および画素部の配線パターン２５８〜２６２を形成する露光手段とが異なるため、半導体装置のドレイン配線２５６を延在することで、駆動回路部のソース配線２３６と電気的に接続することが難しいからである。
【０１３３】
また、本実施例において、半導体装置および駆動回路部のＣＭＯＳ上に形成されている第３層間絶縁膜および第２層間絶縁膜を全てエッチングしている。これは、画素部においては、画素電極２７０は平坦であることが好ましいが、半導体装置および駆動回路部においては、コンタクトホールが深くなることにより、コンタクトホールの直径が大きくなる、アスペクト比が高くなり断線が起こるなどの問題が生じる。そのため、集積化をする必要のある半導体装置および駆動回路部の第３層間絶縁膜および第２層間絶縁膜を全てエッチングし、コンタクトホールを浅く、小さくすることができる。この構成は、実施例１においても適用可能である。
【０１３４】
［実施例３］
本実施例は、半導体装置を構成するＣＭＯＳの構造を図６（Ａ）〜（Ｃ）に示す。図６（Ａ）〜（Ｃ）に示す構造のＣＭＯＳを必要とする特性に応じて選択し、配置することにより、機能的な半導体装置を実現できる。図６（Ａ）〜（Ｃ）において、ＰＴＦＴは同一の構造である。
【０１３５】
図６（Ａ）の構造は、ＮＴＦＴのＬＤＤ領域５０１がゲート配線に重なってチャネル領域とドレイン領域の間にのみ設けられており、ホットキャリア注入によるオン電流値の劣化を防ぐ効果を有する。このＬＤＤ領域は、少なくともドレイン領域側に設けてあればよい。この構造を有するＣＭＯＳは、高速動作を必要とする回路に配置することが好ましい。なお、ＬＤＤ領域５０１の長さは０．３〜１μm（代表的には０．５〜０．８μm）が好ましい。
【０１３６】
図６（Ｂ）の構造は、ＬＤＤ領域５０２、５０３がチャネル形成領域の両側に挟み込むようにして設けられており、ゲート配線に重なった部分によりホットキャリア注入に起因する劣化を防止し、重ならない部分によりオフ電流の増加を防ぐ効果を有する。この構造を有するＣＭＯＳは、ソース領域とドレイン領域の機能が反転し、信頼性を必要とする回路に配置することが好ましい。ゲート配線と重なったＬＤＤ領域の長さは０．３〜２μm（代表的には１．０〜１．５μm）、ゲート配線と重ならないＬＤＤ領域の長さは１．０〜２．５μm（代表的には１．５〜２．０μm）とすればよい。
【０１３７】
図６（Ｃ）の構造は、ＬＤＤ領域５０５、５０６がチャネル形成領域の両側に挟み込むようにして設けられており、ゲート配線に重ならないためオフ電流の増加を防ぐ効果を有する。この構造は、ソース領域とドレイン領域の機能が反転する回路において、特にオフ電流を低減する必要のある回路に配置することが好ましい。
【０１３８】
図６（Ａ）の構造は、実施例１の半導体装置のＣＭＯＳの作製方法を適用すれば得られ、（Ｂ）の構造は、画素ＴＦＴの作製工程をＣＭＯＳのＮＴＦＴに適用すれば得られる。
【０１３９】
図６（Ｃ）のＮＴＦＴの構造を得る方法の一つを、実施例１の画素ＴＦＴの製造工程を例に説明する。実施例１の図３（Ｂ）のリンの添加工程（ｎ-）を画素ＴＦＴには行わず、図４（Ａ）のレジストパターン２３１ｃ、ｄによりソース領域およびドレイン領域を形成する。そして、レジストパターン２３１ａ〜ｄを除去した後に、リンの添加工程（ｎ-）を画素ＴＦＴに行いＮＴＦＴのゲート配線をマスクとしてセルフアラインでＬＤＤ領域を形成する。こうして、ゲート配線と重ならないＬＤＤ領域をチャネル領域の両側に設けることができる。このリンの添加工程（ｎ-）でＰＴＦＴのソース領域およびドレイン領域にもリンが添加されるが、後のボロンの添加工程により１０倍以上のｐ型不純物が添加されるため、ＰＴＦＴのソース領域およびドレイン領域としての機能にリンは影響を与えない。
【０１４０】
以上のように、得られる特性の異なるＣＭＯＳを必要に応じて適宜選択し、使い分けて回路を設計することにより、機能的な半導体装置を形成することができる。
【０１４１】
なお、本実施例の構成を実現するにあたって、実施例１の作製工程を用いることは可能である。また、本実施例で示した数値範囲などを実施例１の作製工程を実施するにあたって適用することは有効である。
【０１４２】
［実施例４］
本実施例では、実施例１に示した作製工程で基板上にアクティブマトリクスパネルを形成し、実際にそのパネルを用いて表示装置を作製した場合について説明する。
【０１４３】
図４（Ｃ）の状態が得られたら、画素電極２７０上に配向膜を８０nmの厚さに形成する。次に、対向電極を有するパネルとしてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクスパネルと対向電極を有するパネルとを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１４４】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、１インチ以下の表示装置のようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１４５】
次に、以上のようにして作製した表示装置の外観を図８に示す。アクティブマトリクスパネル（図４（Ｃ）のＴＦＴが形成された基板を指す）１１には画素部１２、駆動回路（ソースドライバ回路１３、ゲートドライバ回路１４）、微細素子を有する半導体装置である論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向電極を有するパネルである。
【０１４６】
これらの画素部、駆動回路および論理回路を形成するＴＦＴは実施例１の作製工程に従って形成される。また、ＴＦＴ構造は実施例１を参考にして最適なものを配置すれば良い。なお、本実施例は実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１４７】
〔実施例５〕
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型表示装置が形成された三次元構造の半導体装置を実現することも可能である。
【０１４８】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０１４９】
なお、本実施例を実施するにあたって、実施例１〜４のいずれの構成を組み合わせても構わない。
【０１５０】
〔実施例６〕
本発明は表示装置としてアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図９に示す。
【０１５１】
図９はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素部を表しており、その周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３が設けられている。また、画素部８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１５２】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路８３として実施例１に示す駆動回路のＣＭＯＳを用い、電流制御用ＴＦＴ８６として実施例１に示す駆動回路のＣＭＯＳのＮＴＦＴを用い、スイッチ用ＴＦＴ８４として実施例１に示す画素ＴＦＴを用いることが可能である。
【０１５３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイは図４（Ｃ）に示したアクティブマトリクス基板を作製した後、公知の手段によりＥＬ層を形成すれば良い。従って、実施例１の作製工程を用いることは可能である。
【０１５４】
〔実施例７〕
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０１５５】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０１５６】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素回路用の電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素回路を同じ電源電圧で動作させる可能性が示唆されている。
即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０１５７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０１５８】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１５９】
なお、本実施例の構成は実施例１、２、４または５に示した表示装置に用いることが可能である。また、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０１６０】
〔実施例８〕
表示装置或いは半導体装置を組み込んだ電子機器全てに本発明を実施できる。
【０１６１】
その様な電子機器としては、液晶ディスプレイ、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の例を図１０に示す。
【０１６２】
図１０（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本発明は表示装置２００３および半導体装置としてイメージセンサーを形成すれば受像部２００２に用いることができる。
【０１６３】
図１０（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本発明を表示装置２１０２および半導体装置としてイメージセンサーを形成すれば受像部２１０６に用いることができる。
【０１６４】
図１０（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。
【０１６５】
図１０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１６６】
図１０（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１６７】
図１０（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１６８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７の構成を組み合わせて実現することができる。
【０１６９】
【発明の効果】
本発明は、同一基板上に異なる線幅ルールの半導体装置を任意に作製することができるため、表示装置に加えてＣＰＵやメモリーなどの半導体装置を集積した付加価値の高い製品が得られる。
【０１７０】
また、既存のＩＣラインの一部を適用することにより、設備投資を減らすことができる。
【０１７１】
専有面積の大きい半導体装置を円形の基板に作製する際に、余った部分にデバイス面積の小さい半導体装置を作りこむことができ、基板を有効に利用することができる。
【０１７２】
また、必要な露光工程においてのみ２つの露光手段を用いるため、生産性をあまり低下させることなく複数種類の半導体装置を作製することができる。また、半導体装置の各部位が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】 混載基板の上面図。
【図２】 アクティブマトリクスパネルの作製工程を示す断面図。
【図３】 アクティブマトリクスパネルの作製工程を示す断面図。
【図４】 アクティブマトリクスパネルの作製工程を示す断面図。
【図５】 アクティブマトリクスパネルの断面図。
【図６】 ＣＭＯＳの構造を示す断面図。
【図７】 本発明を実施したリソグラフィ工程図。
【図８】 表示装置の外観を示す図。
【図９】 アクティブマトリクス型ＥＬ表示装置の回路構成を示す図。
【図１０】 電子機器の例を示す図。
Claims (7)
- 円形の基板上に、表示装置及び論理回路を有する半導体装置の作製方法であって、
被加工物を前記円形の基板上に形成し、
前記被加工物上にレジストを塗布し、
前記円形の基板を第１の露光手段によって露光して、前記レジストの非露光領域から第１のパターンを形成し、
前記第１のパターンを、前記第１の露光手段と異なる第２の露光手段によって露光して、前記第１のパターンの非露光領域から第２のパターンを形成し、
前記レジストの、前記第１の露光手段によって露光された全ての領域及び前記第２の露光手段によって露光された全ての領域を、現像工程によって除去し、
前記被加工物のうち、前記第１の露光手段によって露光された領域と重なる部分から、前記表示装置を形成し、
前記被加工物のうち、前第２のパターンと重なる部分から、前記論理回路を形成し、
前記第１の露光手段の光源と前記第２の露光手段の光源は同じであり、
前記表示装置のデバイス面積は前記論理回路のデバイス面積よりも大きく、
前記表示装置は、前記円形の基板上の中央付近に配置され、
前記論理回路は、前記円形の基板上の前記表示装置の周辺に配置されることを特徴とする半導体装置の作製方法。 - 円形の基板上に、表示装置及び論理回路を有する半導体装置の作製方法であって、
被加工物を前記円形の基板上に形成し、
前記被加工物上にレジストを塗布し、
前記円形の基板を第１の露光手段によって露光して、前記レジストの非露光領域から第１のパターンを形成し、
前記第１のパターンを、前記第１の露光手段と異なる第２の露光手段によって露光して、前記第１のパターンの非露光領域から第２のパターンを形成し、
前記レジストの、前記第１の露光手段によって露光された全ての領域及び前記第２の露光手段によって露光された全ての領域を、現像工程によって除去し、
前記被加工物のうち、前記第１の露光手段によって露光された領域と重なる部分から、前記表示装置を形成し、
前記被加工物のうち、前第２のパターンと重なる部分から、前記論理回路を形成し、
前記第１の露光手段における解像度よりも前記第２の露光手段における解像度の方が高く、
前記第１の露光手段の光源と前記第２の露光手段の光源は同じであり、
前記表示装置のデバイス面積は前記論理回路のデバイス面積よりも大きく、
前記表示装置は、前記円形の基板上の中央付近に配置され、
前記論理回路は、前記円形の基板上の前記表示装置の周辺に配置されることを特徴とする半導体装置の作製方法。 - 請求項１又は請求項２において、
前記第１の露光手段における露光装置と前記第２の露光手段における露光装置が異なることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一において、
前記第１の露光手段においてミラープロジェクションを用い、
前記第２の露光手段においてステッパを用いることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一において、
前記第１のパターンの最小線幅と前記第２のパターンの最小線幅が異なることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記被加工物に、半導体膜、導電膜又は絶縁膜を用いることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記円形の基板に、石英基板、ガラス基板、プラスチック基板、半導体基板又はＳＯＩ基板を用いることを特徴とする半導体装置の作製方法。
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