JP4627924B2

JP4627924B2 - 半導体デバイス試験装置

Info

Publication number: JP4627924B2
Application number: JP2001161700A
Authority: JP
Inventors: 信介関
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2011-02-09
Anticipated expiration: 2021-05-30
Also published as: JP2002350508A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体デバイス試験装置に関し、特に被試験半導体デバイスに波形品質の高い試験信号を印加することを可能とした信号伝送回路の改良を提案するものである。
【０００２】
【従来の技術】
図３及び図４を用いて従来の技術を説明する。図中ＤＵＴは被試験半導体デバイスを示す。この被試験半導体デバイスはソケットボード１０に実装されたＩＣソケット１１に装着され、このＩＣソケットを通じてドライバ１２に接続され、ドライバ１２から試験信号の供給を受けて試験が行われる。
ドライバ１２とソケットボード１０との間は同軸ケーブルで構成される信号線路１３で接続され、更にＩＣソケット１１側に終端抵抗器１４が接続されてドライバ１２と被試験半導体デバイスＤＵＴの各端子との間がインピーダンス整合された状態で電気的に接続される。
【０００３】
尚、図３及び図４にはソケットボード１０に１個の被試験半導体デバイスＤＵＴを搭載しているように図示しているが、実際には複数の半導体デバイスが装着され、これら複数の半導体デバイスが一度に試験される。従ってドライバ１２及び信号線路１３から成る信号伝送チャンネルも多数設けられる。
ところでドライバ１２から試験信号を被試験半導体デバイスＤＵＴに印加して被試験半導体デバイスＤＵＴが正常に動作するか否かを検査する試験を一般に機能試験と称している。
【０００４】
これに対し、半導体デバイスの試験には直流試験と呼ばれている試験項目がある。この直流試験とは、被試験半導体デバイスの各端子の直流特性が所期の特性に合致しているか否かを問う試験である。つまり、被試験半導体デバイスの各端子に所定の電圧を印加した状態で目的とした量の電流が流れるか否かを試験したり、半導体デバイスの各端子から所定の電流を取り出している状態で端子に所定の電圧が発生するか否かを試験する。
図３に示す１５はこの直流試験を行う直流試験ユニットを示す。この直流試験ユニット１５はスイッチ回路１６を通じて信号線路１３に接続され機能試験を行っている状態では、スイッチ回路１６により信号線路１３から電気的に切離される。
【０００５】
一方、直流試験を行う状態ではスイッチ回路１６がオンの状態に制御され、直流試験ユニット１５を信号線路１３に電気的に接続すると共に、この状態ではドライバ１２の出力側に接続したリレー接点１７をオフに制御し、ドライバ１２を信号線路１３から切離し、直流試験を行う。
図３に示した半導体デバイス試験装置によれば被試験半導体デバイスＤＵＴの各端子の直近（ソケットボード１０上に）に終端抵抗器１４を配置しているから、ドライバ１２から出力した試験信号は被試験半導体デバイスＤＵＴの各端子部分で吸収され、反射の発生を極力抑えることができる。この点で優れている回路構造である。
【０００６】
然し乍ら、この回路構造を採る場合、終端抵抗器１４が被試験半導体デバイスＤＵＴの各端子に接続されたままであるため、直流試験時に被試験半導体デバイスＤＵＴの各端子のリーク電流の有無を測定することができなく不都合が生じる。
この不都合を解消するために図４に示す回路構造が考えられた。つまり、ドライバ１２から被試験半導体デバイスＤＵＴに試験パターン信号を印加するための第１信号線路１３Ａと、被試験半導体デバイスＤＵＴの各端子にソケットボード１０の外側に設けた終端抵抗器１４を接続するための第２信号線路１３Ｂを設け、必要に応じて終端抵抗接続リレー１８をオフの状態に制御することにより第１信号線路１３Ａ及び第２信号線路１３Ｂから終端抵抗器１４を電気的に切離し、被試験半導体デバイスＤＵＴの各端子の直流試験を行うと共に、リーク電流の試験も行えるように構成している。
【０００７】
従って、直流試験時は終端抵抗接続リレー１８をオフの状態に設定することにより直流試験ユニット１５は終端抵抗器１４の影響を受けることなく被試験半導体デバイスＤＵＴの各端子のリーク電流の測定を行うことができることになる。
【０００８】
【発明が解決しようとする課題】
図４に示した回路構造によれば終端抵抗器１４の影響を受けることなく直流試験を行うことができ、特にリーク電流の試験を行えることができる点で優れている。
然し乍ら、図に示す回路は以下に説明する欠点が存在する。つまり、機能試験時にはドライバ１２から出力された試験信号はリレー接点１７と、スイッチ回路１６と、第１信号線路１３Ａを通じてソケットボード１０に到達する。このときの各部の通過特性（立ち上り時間）を図５に示す。
【０００９】
つまり、ドライバ１２自体で信号の立ち上りに要する時間がＴ１、リレー接点１７を通過するのに要する立ち上り時間がＴ２、スイッチ回路１６を通過するに要する立ち上り時間がＴ３、第一信号線路１３Ａを通過するに要する立ち上り時間がＴ４とした場合、被試験半導体デバイスＤＵＴの各端子に伝搬された試験信号の立ち上り時間をＴ５とすると、
Ｔ５＝ √（Ｔ１²＋Ｔ２²＋Ｔ３²＋Ｔ４²）
で表わすことができる。
【００１０】
特に最近の被試験半導体デバイスは立ち上り及び立ち下りが急峻な高速波形を要求するため、被試験半導体デバイスＤＵＴに伝搬する試験信号の波形品質の劣化は極力避けなければならない。
この発明の目的はドライバから被試験半導体デバイスに至る信号試験信号伝送路の伝搬遅延時間を可及的に小さくし、立ち上り時間が早く波形劣化の少ない試験信号を被試験半導体デバイスＤＵＴに印加することを可能とした半導体デバイス試験装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】
この発明の請求項１ではソケットボードに装着された被試験半導体デバイスの信号端子に試験信号を送給する第１信号線路と、
一端がこの第１信号線路と信号端子側で共通接続され、他端がソケットボードの外側に導出された第２信号線路と、
この第２信号線路のソケットボードの外側に設けられ、第２信号線路を通じて被試験半導体デバイス信号端子に接続される終端抵抗器と、
この終端抵抗器を必要に応じて第２信号線路から切離すための終端抵抗接続リレー接点とを具備して構成される半導体デバイス試験装置において、
終端抵抗接続リレー接点と第２信号線路との接続点側において、被試験半導体デバイスの信号端子に直流試験装置を接続し、切離すためのスイッチ回路を接続した構成とした半導体デバイス試験装置を提案する。
【００１２】
作用
この発明の構成によれば直流試験ユニットを接続し、切離すためのスイッチ回路を第２信号線路側に設けたから、ドライバから被試験半導体デバイスに試験信号を伝送する信号線路からスイッチ回路を除去することができる。この結果、ドライバから被試験半導体デバイスに至る回路の信号の伝搬遅延時間をスイッチ回路の所要時間分だけ短くすることができる。この結果として立ち上り時間劣化も改善することができる利点が得られる。
【００１３】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の一実施例を示す。図３及び図４と対応する部分には同一符号を付して示す。この発明では第２信号線路１３Ｂを具備した半導体デバイス試験装置において、ドライバ１２の出力端子をリレー接点１７を通じて直接第１信号線路１３Ａに接続すると共に、第２信号線路１３Ｂの端部と終端抵抗接続リレー１８との間にスイッチ回路１６を接続した構成とした点を特徴とするものである。
【００１４】
この構造によれば機能試験はリレー接点１７をオン、終端抵抗接続リレー１８をオンの状態に設定すれば、第１信号線路１３Ａ及び第２信号線路１３Ｂは終端抵抗器１４で終端され、インピーダンス整合される。従ってドライバ１２は反射波に影響されることなく被試験半導体デバイスＤＵＴの各端子に試験信号を印加することができる。
一方、直流試験時にはリレー接点１７をオフ、終端抵抗接続リレー１８をオフの状態に設定すると共に、スイッチ回路１６により第２信号回路１３Ｂに直流試験ユニット１５を接続することにより、直接試験を行うことができる。
【００１５】
この発明の構造によれば特に機能試験の状態ではドライバ１２はリレー接点１７を通じて第１信号線路１３Ａの一端に直流接続される。この結果、ドライバ１２から被試験半導体デバイスＤＵＴの各端子に伝搬された試験信号の立ち上り時間Ｔ５は
Ｔ５＝√（Ｔ１²＋Ｔ２²＋Ｔ４²）
となり、スイッチ回路１６で発生した立ち上り時間Ｔ３を除去することができる。
ドライバ１２における信号の立ち上りに要する時間Ｔ１の違いによる立ち上り時間Ｔ５の実測例を表１に示す。
【００１６】
【表１】

表１から明らかなように立ち上りの早い（高速）信号の場合程、立ち上り時間Ｔ５の改善効果が高いことが解かる。
図２はこの発明の変形実施例を示す。この実施例ではこの発明を被試験半導体デバイスＤＵＴの入力兼出力端子の信号線路に適用した場合を示す。この場合には、終端抵抗器１４と、終端抵抗器接続リレー１８との接続点にコンパレータ１９を接続し、このコンパレータ１９で被試験半導体デバイスＤＵＴが出力する応答出力信号を取り込み、そのＨ論理の電圧及びＬ論理の電圧が正規の論理値を規定する電圧になっているか否かを判定しながら、被試験半導体デバイスＤＵＴの応答出力信号を取り込む回路を具備した回路にこの発明を適用した場合を示す。
【００１７】
この場合も、ドライバ１２と被試験半導体デバイスＤＵＴとを結ぶ線路にスイッチ回路１６を接続しないから、ドライバ１２と被試験半導体デバイスＤＵＴまでの信号の伝搬遅延時間を短くすることができる。
【００１８】
【発明の効果】
以上説明したように、この発明によれば簡単な接続変更だけで被試験半導体デバイスＤＵＴに印加される信号の立ち上り時間を小さくすることができる。この結果、高速動作する半導体デバイスに波形劣化の少ない試験信号を印加することができるから、試験の信用性を高めることができる大きな利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】この説明の変形実施例を説明するためのブロック図。
【図３】従来技術を説明するためのブロック図。
【図４】従来技術の他の例を説明するためのブロック図。
【図５】図４に示した従来技術の他に欠点を説明するためのブロック図。
【符号の説明】
１０ソケットボード
１１ＩＣソケット
ＤＵＴ被試験半導体デバイス
１２ドライバ
１３信号線路
１３Ａ第１信号線路
１３Ｂ第２信号線路
１４終端抵抗器
１５直流試験ユニット
１６スイッチ回路
１７リレー接点
１８終端抵抗接続リレー

Claims

ソケットボードに装着された被試験半導体デバイスの信号端子に試験信号を送給する第１信号線路と、一端がこの第１信号線路と上記信号端子側で共通接続され、他端が上記ソケットボードの外側に導出された第２信号線路と、この第２信号線路の上記ソケットボードの外側に設けられ、上記第２信号線路を通じて上記信号端子に接続される終端抵抗器と、
この終端抵抗器を必要に応じて上記第２信号線路から切離す終端抵抗接続リレー接点とを具備して構成される半導体デバイス試験装置において、
上記第２信号線路の終端抵抗接続リレー接点との接続点側において、上記被試験半導体デバイスの信号端子に直流試験装置を接続し、切離すためのスイッチ回路を接続した構成としたことを特徴とする半導体デバイス試験装置。
前記終端抵抗器と前記終端抵抗器接続リレーとの接続点に接続され、前記被試験半導体デバイスが出力する応答出力信号の論理値が正規の論理値となっているか否かを判定するコンパレータを備える請求項１に記載の半導体デバイス試験装置。