JP4626595B2 - メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 - Google Patents
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このようなメモリコントローラによれば、前記フラッシュメモリから出力されるビジー状態を示す信号に基づいて、前記フラッシュメモリがビジー状態からビジー解除状態に遷移したことを検知するようにしたので、前記フラッシュメモリがビジー状態にならなかった場合は、内部での動作が開始されなかったと判断することができる。
又、前記制御手段は、前記フラッシュメモリがビジー状態からビジー解除状態に遷移するまで、前記動作指示出力手段が前記動作指示を前記フラッシュメモリに与えることを禁止することが好ましい。
このようにすることにより、前記フラッシュメモリ内部での動作が行われなかったときに、処理が続行されてしまうことを回避することができる。
又、前記メモリコントローラにおいて、前記フラッシュメモリに前記動作指示を与えてから所定の期間を経過しても、ビジー状態が発生しなかった場合、又はビジー状態が解除されなかった場合に、処理を中止する手段を設けてもよい。この処理を中止する手段に代えて、再処理を指示する手段を設けてもよい。
本発明のメモリコントローラは、ページ単位でデータの読み出し又は書き込みが行われ、ブロック単位で記憶データの消去が行なわれるフラッシュメモリに対するアクセスを制御するメモリコントローラにおいて、前記フラッシュメモリが出力する信号に基づいて該フラッシュメモリがビジー状態になった後、該ビジー状態が解除されたことを検知し、該検知の結果を検知信号として出力するビジー解除検知手段と、前記検知信号に基づいて前記フラッシュメモリの動作状態を判断し、該判断の結果に基づいてデータの読み出し、書き込み、又は消去を指示する動作指示を前記フラッシュメモリに与える動作指示手段とを備え、前記ビジー解除検知手段は、ビジー状態からビジー解除状態に遷移するときの信号レベルの遷移を検出するエッジトリガーのフリップフロップ回路で構成され、前記動作指示手段は、前記フラッシュメモリに前記動作指示を出力するタイミングで前記ビジー解除検知手段を構成する前記フリップフロップ回路をリセットする、ことを特徴とする。
このようなメモリコントローラによれば、前記フラッシュメモリが出力する信号に基づいて該フラッシュメモリがビジー状態になった後、該ビジー状態が解除されたことを検知するようにしたので、前記フラッシュメモリがビジー状態にならなかった場合は、内部での動作が開始されなかったと判断することができる。
又、前記動作指示手段は、前記フラッシュメモリのビジー状態が解除されたと判断するまで、前記フラッシュメモリに前記動作指示を与えないことが好ましい。
このようにすることにより、前記フラッシュメモリ内部での動作が行われなかったときに、処理が続行されてしまうことを回避することができる。
又、前記メモリコントローラにおいて、前記フラッシュメモリに前記動作指示を与えてから所定の期間を経過しても、ビジー状態が発生しなかった場合、又はビジー状態が解除されなかった場合に、処理を中止する手段を設けてもよい。この処理を中止する手段に代えて、再処理を指示する手段を設けてもよい。
本発明のフラッシュメモリシステムは、ページ単位でデータの読み出し又は書き込みが行われ、ブロック単位で記憶データの消去が行なわれるフラッシュメモリと、該フラッシュメモリを制御する前記メモリコントローラで構成されていることを特徴とする。
リードコマンド(RC)が入出力バス(I/O)に入力される。
アドレス(AD)が入出力バス(I/O)に入力される。ここでは、読み出すページに対応するロウアドレスと第1セクタ16の先頭アドレス(図3に示した(1))に対応するカラムアドレスが入力される。
フラッシュメモリ内のセルアレイからレジスタへのデータの読み出し(複写)が開始され、このデータの読み出し(複写)が終了するまで、フラッシュメモリはビジー状態になる。
リード・イネーブル(RE)の端子に入力する信号を、「H」(ハイ・レベル)と「L」(ロー・レベル)に交互に遷移させることより、第1セクタ16に保持されているデータ(DT)が入出力バス(I/O)から出力される。ここで、入出力バス(I/O)から出力されるデータ(DT)は、リード・イネーブル(RE)の端子に入力される信号が「H」から「L」に遷移する毎に、次のカラムアドレスのデータに切替わる。
ランダムリードコマンド(RRC)が入出力バス(I/O)に入力される。
アドレス(AD)が入出力バス(I/O)に入力される。ここでは、第1個別領域21の先頭アドレス(図3に示した(2))に対応するカラムアドレスが入力される。
リード・イネーブル(RE)の端子に入力する信号を、「H」と「L」に交互に遷移させることより、第1個別領域21に保持されているデータ(DT)が入出力バス(I/O)から出力される。ここで、入出力バス(I/O)から出力されるデータ(DT)は、リード・イネーブル(RE)の端子に入力される信号が「H」から「L」に遷移する毎に、次のカラムアドレスのデータに切替わる。
インプットコマンド(IC)が入出力バス(I/O)に入力される。
アドレス(AD)が入出力バス(I/O)に入力される。ここでは、書き込み先のページに対応するロウアドレスと第1セクタ16の先頭アドレス(図3に示した(1))に対応するカラムアドレスが入力される。
第1セクタ16に書き込むデータ(DT)が入出力バス(I/O)に順次入力される。書き込み先のカラムアドレスは、ライト・イネーブル(WE)の端子に入力される信号が「L」から「H」に遷移するタイミングで次のカラムアドレスに切替わる。従って、第1セクタ16に書き込むデータ(DT)も、ライト・イネーブル(WE)の端子に入力される信号レベルの遷移に合わせて入出力バス(I/O)に順次入力される。
ランダムインプットコマンド(RIC)が入出力バス(I/O)に入力される。
アドレス(AD)が入出力バス(I/O)に入力される。ここでは、第1個別領域21の先頭アドレス(図3に示した(2))に対応するカラムアドレスが入力される。
第1個別領域21に書き込むデータ(DT)が入出力バス(I/O)に順次入力される。書き込み先のカラムアドレスは、ライト・イネーブル(WE)の端子に入力される信号が「L」から「H」に遷移するタイミングで次のカラムアドレスに切替わる。従って、第1個別領域21に書き込むデータ(DT)も、ライト・イネーブル(WE)の端子に入力される信号レベルの遷移に合わせて入出力バス(I/O)に順次入力される。
制御ブロック41は、プログラムコマンド(PC)をフラッシュメモリ2−1の入出力バス(I/O)44に入力するタイミングで、フリップ・フロップ43のリセット端子RBに「L」の信号を入力する(t86)。リセット端子RBに「L」の信号が入力されたことにより、フリップ・フロップ43の出力端子QBから出力される信号は「H」から「L」に遷移する。その後、フラッシュメモリ2−1は、入出力バス(I/O)44に入力されたリードコマンド(RC)及びアドレス(AD)に基づいて、レジスタからセルアレイへのデータの書き込み(複写)を開始し、レディ/ビジー(R/BB)の端子から出力される信号を「L」にする(t87)。
2、2−0、2−1、2−n・・・フラッシュメモリ
3・・・メモリコントローラ
4・・・ホストシステム
6・・・マイクロプロセッサ(動作指示出力手段)
7・・・ホスト・インターフェース・ブロック
8・・・ワークエリア
9・・・バッファ(データ保持手段)
10・・・フラッシュメモリ・インターフェース・ブロック(データ入出力手段)
11・・・ECC(エラー・コレクション・コード)ブロック
12・・・ROM
13・・・外部バス
14・・・内部バス
15・・・チップセレクト信号線
16・・・第1セクタ
17・・・第2セクタ
18・・・第3セクタ
19・・・第4セクタ
20・・・共通領域
21〜24・・・個別領域
25・・・ユーザ領域
26・・・冗長領域
28・・・ECC(エラー・コレクション・コード)
41・・・制御ブロック
42、43・・・フリップ・フロップ(ビジー解除検知手段)
44・・入出力バス(I/O)
Claims (5)
- ページ単位でデータの読み出し又は書き込みが行われ、ブロック単位で記憶データの消去が行なわれるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
前記フラッシュメモリに対してコマンドを含む動作指示を与える動作指示出力手段と、
前記動作指示出力手段から出力される動作指示に応答して前記フラッシュメモリから出力されるビジー状態を示す信号が入力され、該信号が示す情報がビジー状態からビジー解除状態に遷移したことを検知し、該検知の結果を検知信号として出力するビジー解除検知手段と、
前記検知信号に基づいて前記動作指示出力手段の動作を制御する制御手段とを備え、
前記ビジー解除検知手段は、ビジー状態からビジー解除状態に遷移するときの信号レベルの遷移を検出するエッジトリガーのフリップフロップ回路で構成され、
前記制御手段は、前記動作指示出力手段が動作指示を出力するタイミングで前記ビジー解除検知手段を構成する前記フリップフロップ回路をリセットする、
ことを特徴とするメモリコントローラ。 - 前記制御手段は、前記フラッシュメモリがビジー状態からビジー解除状態に遷移するまで、前記動作指示出力手段が前記動作指示を前記フラッシュメモリに与えることを禁止することを特徴とする請求項1に記載のメモリコントローラ。
- ページ単位でデータの読み出し又は書き込みが行われ、ブロック単位で記憶データの消去が行なわれるフラッシュメモリに対するアクセスを制御するメモリコントローラにおいて、
前記フラッシュメモリが出力する信号に基づいて該フラッシュメモリがビジー状態になった後、該ビジー状態が解除されたことを検知し、該検知の結果を検知信号として出力するビジー解除検知手段と、
前記検知信号に基づいて前記フラッシュメモリの動作状態を判断し、該判断の結果に基づいてデータの読み出し、書き込み、又は消去を指示する動作指示を前記フラッシュメモリに与える動作指示手段とを備え、
前記ビジー解除検知手段は、ビジー状態からビジー解除状態に遷移するときの信号レベルの遷移を検出するエッジトリガーのフリップフロップ回路で構成され、
前記動作指示手段は、前記フラッシュメモリに前記動作指示を出力するタイミングで前記ビジー解除検知手段を構成する前記フリップフロップ回路をリセットする、
ことを特徴とするメモリコントローラ。 - 前記動作指示手段は、前記フラッシュメモリのビジー状態が解除されたと判断するまで、前記フラッシュメモリに前記動作指示を与えないことを特徴とする請求項3に記載のメモリコントローラ。
- ページ単位でデータの読み出し又は書き込みが行われ、ブロック単位で記憶データの消去が行なわれるフラッシュメモリと、該フラッシュメモリを制御する請求項1乃至請求項4のいずれか一項に記載のメモリコントローラで構成されたフラッシュメモリシステム。
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