JP4599924B2

JP4599924B2 - 薄膜トランジスタ及びディスプレイパネル

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Publication number: JP4599924B2
Application number: JP2004212883A
Authority: JP
Inventors: 学武居; 郁博山口
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-07-21
Filing date: 2004-07-21
Publication date: 2010-12-15
Anticipated expiration: 2024-07-21
Also published as: JP2006032836A

Description

本発明は、電界効果型の薄膜トランジスタと、その薄膜トランジスタを画素の周囲に設けたディスプレイパネルとに関する。

有機エレクトロルミネッセンス（Electro Luminescence：以下、ＥＬと略称）素子を画素として用いたＥＬディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式が高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。アクティブ駆動方式には信号の電圧に応じて電流をＥＬ素子に流す電圧制御駆動型のものがあり、例えば特許文献１に記載された従来のＥＬディスプレイパネルにおいては、有機ＥＬ素子と、画像データに応じた電圧信号がゲートに印加されてこの有機ＥＬ素子に電圧信号の電圧に応じた電流値の電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。このＥＬディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた電流値の駆動電流が電源から駆動トランジスタを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。
特開平８−３３０６００号公報

従来のＥＬディスプレイパネルにおいては、電源から有機ＥＬ素子のカソードまでの間において駆動トランジスタが有機ＥＬ素子に対して直列に接続されている。従って、移動度の低い半導体を駆動トランジスタのチャネルとして用いた場合には、要求される大きさの電流を有機ＥＬ素子に流すために、駆動トランジスタのチャネル抵抗を低くする必要がある。しかしながら、駆動トランジスタのチャネル抵抗を低くするために駆動トランジスタのチャネル幅を広くすると、駆動トランジスタが大きくなってしまい、トランジスタのレイアウトに制限を生じてしまう。

また、駆動トランジスタの大型化を抑えつつ、要求される大きさの電流を有機ＥＬ素子に流すために、電源の電圧を高めると、消費電力が増えてしまう。

そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、チャネル抵抗を低くし、より効率よく電流が流れる薄膜トランジスタを提供することを目的とする。

以上の課題を解決するために、請求項１に記載の発明にかかる薄膜トランジスタは、絶縁基板上に形成されたゲートと、前記ゲート上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、比誘電率１１〜１３のアモルファスシリコンからなる、膜厚が５０ｎｍの半導体膜と、前記半導体膜の中央部上に形成され、比誘電率７〜８の窒化シリコンからなる、膜厚が１７０ｎｍのチャネル保護膜と、前記チャネル保護膜に跨って互いに離間して形成されたソース及びドレインと、を備え、チャネル長が９μｍ、チャネル幅が５３０μｍ、前記ドレインと前記チャネル保護膜とが重なった部分のチャネル長方向に沿った長さが７μｍ、前記ソースと前記チャネル保護膜とが重なった部分のチャネル長方向に沿った長さが１μｍ、ソースドレイン間距離が１μｍであることを特徴とする。

請求項２に記載の発明にかかるディスプレイパネルは、請求項１に記載の薄膜トランジスタをそれぞれ有する複数の画素を備え、
前記各画素に設けられている画素電極が前記薄膜トランジスタの前記ソースに接続されていることを特徴とする。

請求項３に記載の発明にかかるディスプレイパネルは、請求項１に記載の薄膜トランジスタをそれぞれ有する複数の画素を備え、
前記各画素には、前記薄膜トランジスタのソース−ドレイン間に所定の電流値の電流を流して前記電流値に応じた前記薄膜トランジスタのゲート−ソース間電圧を設定する電流制御駆動する画素回路を備えられていることを特徴とする。

好ましくは、前記複数の画素は画素電極、有機エレクトロルミネッセンス層、対向電極が順に積層された有機エレクトロルミネッセンス素子である。

本発明によれば、ドレインとチャネル保護膜とが重なった範囲が、ソースとチャネル保護膜とが重なった範囲よりも大きいので、例えば薄膜トランジスタのチャネル幅を広げずともチャネル抵抗が低くなり、ドレイン−ソース間に電流がより効率よく流れる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

〔ＥＬディスプレイパネルの全体構成〕
図１には、アクティブマトリクス駆動方式のＥＬディスプレイパネル１の概略図が示されている。図１に示すように、ＥＬディスプレイパネル１は、光透過性を有する可撓性のシート状又はガラスのような剛性の板状の絶縁基板２と、互いに平行となるよう絶縁基板２上に配列されたｎ本（複数本）の信号線Ｙ₁〜Ｙ_nと、絶縁基板２を平面視して信号線Ｙ₁〜Ｙ_nに対して直交するよう絶縁基板２上に配列されたｍ本（複数本）の走査線Ｘ₁〜Ｘ_mと、走査線Ｘ₁〜Ｘ_mのそれぞれの間において走査線Ｘ₁〜Ｘ_mと平行となるよう絶縁基板２上に配列されたｍ本（複数本）の供給線Ｚ₁〜Ｚ_mと、信号線Ｙ₁〜Ｙ_n及び走査線Ｘ₁〜Ｘ_mに沿ってマトリクス状となるよう絶縁基板２上に配列された（ｍ×ｎ）群の画素回路Ｐ_1,1〜Ｐ_m,nと、を備える。

以下では、信号線Ｙ₁〜Ｙ_nの延在した方向を垂直方向といい、走査線Ｘ₁〜Ｘ_mの延在した方向を水平方向という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに下付けした数字は図１において上からの配列順を表し、供給線Ｚに下付けした数字は図１において上からの配列順を表し、信号線Ｙに下付けした数字は図１において左からの配列順を表し、画素回路Ｐに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。すなわち、１〜ｍのうちの任意の数をｉとし、１〜ｎのうちの任意の数をｊとした場合、走査線Ｘ_iは上からｉ行目であり、供給線Ｚ_iは左からｉ行目であり、信号線Ｙ_jは左からｊ列目であり、画素回路Ｐ_i,jは上からｉ行目、左からｊ列目であり、画素回路Ｐ_i,jは走査線Ｘ_i、供給線Ｚ_i及び信号線Ｙ_jに接続されている。

このＥＬディスプレイパネル１においては、走査線Ｘ₁〜Ｘ_mと信号線Ｙ₁〜Ｙ_nとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ_1,1〜Ｐ_m,nが１つの領域につき１群だけ設けられている。

〔画素回路の構成〕
何れの画素回路Ｐ_1,1〜Ｐ_m,nも同一に構成されているので、画素回路Ｐ_1,1〜画素回路Ｐ_m,nのうち任意の画素回路Ｐ_i,jについて説明する。図２は画素回路Ｐ_i,jの等価回路図であり、図３は主に絶縁基板２上に設けられた画素回路Ｐ_i,jの電極を示した平面図である。

画素回路Ｐ_i,jは、画素としての有機ＥＬ素子２０と、有機ＥＬ素子２０の周囲に配置された三つのｎチャネル薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３と、キャパシタ２４と、を備える。以下では、トランジスタ２１を第一トランジスタ２１と、トランジスタ２２を第二トランジスタ２２と、トランジスタ２３を第三トランジスタ２３と称する。

〔有機ＥＬ素子の構成〕
有機ＥＬ素子２０は、アノードとして機能する画素電極２０ａと、電界により注入された正孔及び電子をそれぞれ輸送し、輸送した正孔と電子を再結合し且つその再結合により生成された励起子により発光する広義の発光層として機能する単層或いは複数層の有機ＥＬ層２０ｂと、カソードとして機能する対向電極とをこの順に絶縁基板２上に積層した積層構造となっている。なお、図３の平面図において、全体を被覆するように対向電極が成膜されているが、画素電極２０ａ、有機ＥＬ層２０ｂ及び薄膜トランジスタ２１〜２３等を把握しやすいように、後述する第一トランジスタ２１〜第三トランジスタ２３の各チャネル保護膜、保護絶縁膜３２、対向電極等の図示を省略する。

画素電極２０ａは、導電性を有しているとともに、可視光に対して透過性を有している。また、画素電極２０ａは、比較的仕事関数の高いものであり、有機ＥＬ層２０ｂへ正孔を効率よく注入するものが好ましい。画素電極２０ａとしては、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。

画素電極２０ａ上に有機ＥＬ層２０ｂが成膜されている。有機ＥＬ層２０ｂには、有機化合物である発光材料（蛍光体）が含有されているが、発光材料は高分子系材料であっても良いし、低分子系材料であっても良い。特に、有機ＥＬ層２０ｂは、画素電極２０ａから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。なお、有機ＥＬ層２０ｂは、二層構造の他に、画素電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。

有機ＥＬ層２０ｂ上に形成されている対向電極は、全ての画素に共通して形成された共通電極である。対向電極は、画素電極２０ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、対向電極は、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてより高仕事関数で酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層（又はアルミニウム合金層）との積層構造や、下層にリチウム層、上層にアルミニウム層（又はアルミニウム合金層）が設けられた積層構造が挙げられる。

〔キャパシタの構成〕
キャパシタ２４は、二つの電極２４Ａ，２４Ｂと、これら電極２４Ａ，２４Ｂの間に介在する絶縁膜（誘電体膜）と、で構成されている。

〔トランジスタの構成〕
第三トランジスタ２３は図４のように設けられている。図４は、図３の切断面IVに沿って絶縁基板２の厚さ方向に切断したときに矢印方向に向けて見た断面図である。図４に示すように、第三トランジスタ２３のゲート２３ｇが絶縁基板２上に形成されている。ゲート２３ｇはクロム、クロム合金、アルミ又はアルミ合金（例えば、Ａｌ−Ｔｉ合金）のいずれかを含み、ゲート２３ｇの表層が酸化アルミニウム等の酸化被膜２３ｅとなっている。

ゲート２３ｇ上には、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ₂）からなるゲート絶縁膜３１が形成されている。ゲート絶縁膜３１上においてゲート２３ｇに相対する位置には、アモルファスシリコンからなる半導体膜２３ｃが形成されている。この半導体膜２３ｃとゲート２３ｇとの間にゲート絶縁膜３１が挟まれている。

半導体膜２３ｃの中央部上には、窒化シリコン又は酸化シリコンからなる絶縁性のチャネル保護膜（エッチングストッパー絶縁膜）２３ｐが形成されている。チャネル保護膜２３ｐは、パターニングに用いられるエッチャントから半導体膜２３ｃのチャネル領域を保護するものであり、厚さが５０ｎｍ〜５００ｎｍの厚さで成膜されている。

また、半導体膜２３ｃの一端部上には、不純物半導体膜２３ａが一部チャネル保護膜２３ｐに重なるようにして形成されており、半導体膜２３ｃの他端部上には、不純物半導体膜２３ｂが一部チャネル保護膜２３ｐに重なるようにして形成されている。不純物半導体膜２３ａは不純物半導体膜２３ｂから離間している。不純物半導体膜２３ａ，２３ｂは、ｎ型の不純物イオンを含むアモルファスシリコン（ｎ⁺シリコン）からなる。

不純物半導体膜２３ａ上には、ドレイン２３ｄが形成され、不純物半導体膜２３ｂ上には、ソース２３ｓが形成されている。ドレイン２３ｄ及びソース２３ｓはクロム、クロム合金、アルミ又はアルミ合金（例えば、Ａｌ−Ｔｉ合金）のいずれかを含んでいる。

ドレイン２３ｄ及びソース２３ｓ上には、窒化シリコン又はポリイミド等の合成樹脂を有する単層或いは複数の層の保護絶縁膜３２が形成されており、第三トランジスタ２３が保護絶縁膜３２によって被覆されている。

この第三トランジスタ２３では、チャネル長Ｌは、不純物半導体膜２３ａと半導体膜２３ｃの接する部分から不純物半導体膜２３ｂと半導体膜２３ｃの接する部分までの最短距離である。つまり、チャネル保護膜２３ｐの長さがチャネル長Ｌとなる。以下では、チャネル長Ｌを規定する方向をチャネル長方向という。

平面視してドレイン２３ｄとチャネル保護膜２３ｐとが重なった部分のチャネル方向に沿った長さをドレイン重なり長さＤという。また、平面視してソース２３ｓとチャネル保護膜２３ｐとが重なった部分のチャネル方向に沿った長さをソース重なり長さＳという。チャネル保護膜２３ｐのうちドレイン２３ｄにもソース２３ｓにも重なっていない部分のチャネル方向に沿った長さをソースドレイン間距離Ｔという。ドレイン重なり長さＤと、ソース重なり長さＳと、ソースドレイン間距離Ｔとの総和は、チャネル長Ｌに等しい。

この第三トランジスタ２３は、ドレイン重なり長さＤがソース重なり長さＳよりも長くなるよう設けられている。つまり、この第三トランジスタ２３においては、平面視してドレイン２３ｄとチャネル保護膜２３ｐとが重なった範囲の面積が、平面視してソース２３ｓとチャネル保護膜２３ｐとが重なった範囲の面積よりも大きい。

ドレイン重なり長さＤがソース重なり長さＳよりも長いので、第三トランジスタ２３のチャネル抵抗が低くなり、ドレイン重なり長さＤがソース重なり長さＳと等しい場合に比べて、ドレイン２３ｄ−ソース２３ｓ間に電流がより効率よく流れる。第三トランジスタ２３のチャネル抵抗が低くいので第三トランジスタ２３を大型化する必要がなくなるため、画素回路Ｐ_i,jのトランジスタのレイアウト設計が容易になり、ボトムエミッション構造の場合、平面視して有機ＥＬ素子２０の面積の割合が高くなるので、発光面積の割合つまり開口率を高くすることができ、また所定の輝度（単位ｃｄ／ｍ²）を照射する消費電力を低くすることができる。

また、この第三トランジスタ２３は、ドレイン重なり長さＤがソース重なり長さＳよりも大きいと、閾値電圧の経時変化が小さいことが確認された。そのため、ＥＬディスプレイパネル１の表示品質の経年劣化を抑えることができる。

図５は、第一トランジスタ２１の断面図であって、図３の切断面Vを矢印方向に見た断面図である。図５に示すように、第一トランジスタ２１も第三トランジスタ２３と同様に、絶縁基板２上に形成されたゲート２１ｇと、ゲート２１ｇ上に形成されたゲート絶縁膜３１（第三トランジスタ２３と共通）と、ゲート絶縁膜３１上に形成された半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。

この第一トランジスタ２１もドレイン重なり長さＤがソース重なり長さＳよりも長くなるよう設けられ、ドレイン２１ｄとチャネル保護膜２１ｐとが重なった範囲が、ソース２１ｓとチャネル保護膜２１ｐとが重なった範囲よりも大きい。そのため、この第一トランジスタ２１においても、チャネル抵抗が低くなり、ドレイン重なり長さＤがソース重なり長さＳと等しい場合に比べて、ドレイン２１ｄ−ソース２１ｓ間により効率よく電流が流れる。従って、第三トランジスタ２３を大型化する必要がなくなるので、画素回路Ｐ_i,jのトランジスタのレイアウト設計が容易になり、ボトムエミッション構造の場合、画素の開口率を高くすることができるとともに、ＥＬディスプレイパネル１が所定の輝度を照射する際の消費電力を低くすることができる。

図３に示すように、第二トランジスタ２２は、絶縁基板２上に形成されたゲート２２ｇと、ゲート２１ｇ上に形成されたゲート絶縁膜３１（第一トランジスタ２１及び第三トランジスタ２３と共通）と、ゲート絶縁膜３１上に形成された半導体膜２２ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜（図示略）と、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった二つの不純物半導体膜（図示略）と、一方の不純物半導体膜上に形成されたドレイン２２ｄと、他方の不純物半導体膜上に形成されたソース２１ｓと、から構成されている。第一トランジスタ２１、第二トランジスタ２２、及び第三トランジスタ２３は同一の製造工程で製造される。

〔ＥＬディスプレイパネルのレイアウト〕
図２及び図３に示すように、画素回路Ｐ_i,jでは、第一トランジスタ２１においては、ソース２１ｓが信号線Ｙ_jに接続され、ドレイン２１ｄが画素電極２０ａ、第三トランジスタ２３のソース２３ｓ及びキャパシタ２４の電極２４Ｂに接続され、ゲート２１ｇが第二トランジスタ２２のゲート２２ｇ及び走査線Ｘ_iに接続されている。

第二トランジスタ２２においては、ソース２２ｓが第三トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａに接続され、ドレイン２２ｄが第三トランジスタ２３のドレイン２３ｄ及び供給線Ｚ_iに接続され、ゲート２２ｇが第一トランジスタ２１のゲート２１ｇ及び走査線Ｘ_iに接続されている。

第三トランジスタ２３においては、ソース２３ｓが画素電極２０ａ、第一トランジスタ２１のドレイン２１ｄ及びキャパシタ２４の電極２４Ｂに接続され、ドレイン２３ｄが第二トランジスタ２２のドレイン２２ｄ及び供給線Ｚ_iに接続され、ゲート２３ｇが第二トランジスタ２２のソース２２ｓ及びキャパシタ２４の電極２４Ａに接続されている。

第一トランジスタ２１のゲート２１ｇ、第二トランジスタ２２のゲート２２ｇ、第三トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４Ａ、走査線Ｘ_i及び供給線Ｚ_iは、共通の薄膜をフォトレジスト法・エッチング法によって形状加工することによりパターニングしたものである。従って、第一トランジスタ２１のゲート２１ｇと、第二トランジスタ２２のゲート２２ｇと、走査線Ｘ_iとは一体形成され、第三トランジスタ２３のゲート２３ｇとキャパシタ２４の電極２４Ａとは一体形成されている。

第一トランジスタ２１のゲート２１ｇ、第二トランジスタ２２のゲート２２ｇ、第三トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４Ａ、走査線Ｘ_i及び供給線Ｚ_iはゲート絶縁膜３１によってまとめて被覆されている。ゲート絶縁膜３１は第一トランジスタ２１、第二トランジスタ２２、第三トランジスタ２３及びキャパシタ２４に共通した膜である。ゲート絶縁膜３１の一部が、キャパシタ２４の電極２４Ａと電極２４Ｂとの間に挟まれる絶縁体（誘電体）となる。ゲート絶縁膜３１は画素回路Ｐ_i,j内だけでなく全画素回路Ｐ_1,1〜Ｐ_m,nに共通した膜である。平面視して走査線Ｘ₁〜Ｘ_mと信号線Ｙ₁〜Ｙ_nとが交差する箇所であって走査線Ｘ₁〜Ｘ_mと信号線Ｙ₁〜Ｙ_nとの層間、並びに、平面視して供給線Ｚ₁〜Ｚ_mと信号線Ｙ₁〜Ｙ_nとが交差する箇所であって供給線Ｚ₁〜Ｚ_mと信号線Ｙ₁〜Ｙ_nとの層間には、ゲート絶縁膜３１に加えて、第一トランジスタ２１〜第三トランジスタ２３の各チャネル保護膜２１ｐ〜チャネル保護膜２３ｐとなる絶縁層をパターニングしてなる絶縁膜３３が形成されている。

第一トランジスタ２１のソース２１ｓ・ドレイン２１ｄ、第二トランジスタ２２のソース２２ｓ・ドレイン２２ｄ、第三トランジスタ２３のソース２３ｓ・ドレイン２３ｄ、キャパシタ２４の電極２４Ｂ及び信号線Ｙ_jは共通の薄膜をフォトレジスト法・エッチング法によって形状加工することによりパターニングしたものである。従って、信号線Ｙ_jと第一トランジスタ２１のソース２１ｓとは一体形成され、第一トランジスタ２１のドレイン２１ｄと、第三トランジスタ２３のソース２３ｓと、キャパシタ２４の電極２４Ｂとは一体形成され、第二トランジスタ２２のドレイン２２ｄと、第三トランジスタ２３のドレイン２３ｄとは一体形成されている。

第一トランジスタ２１のソース２１ｓ・ドレイン２１ｄ、第二トランジスタ２２のソース２２ｓ・ドレイン２２ｄ、第三トランジスタ２３のソース２３ｓ・ドレイン２３ｄ、キャパシタ２４の電極２４Ｂ及び信号線Ｙ_jは保護絶縁膜３２によってまとめて被覆されている。保護絶縁膜３２は画素回路Ｐ_i,j内だけでなく全画素回路Ｐ_1,1〜Ｐ_m,nに共通した膜である。

ゲート絶縁膜３１には、コンタクトホール２５が形成されており、コンタクトホール２５を通じて第二トランジスタ２２のドレイン２２ｄが第三トランジスタ２３のゲート２３ｇに接続されている。また、ゲート絶縁膜３１には、コンタクトホール２６が形成されており、コンタクトホール２６を通じて第三トランジスタ２３のドレインが供給線Ｚ_iに接続されている。

また、第一トランジスタ２１のソース２１ｓ・ドレイン２１ｄ、第二トランジスタ２２のソース２２ｓ・ドレイン２２ｄ、第三トランジスタ２３のソース２３ｓ・ドレイン２３ｄ、キャパシタ２４の電極２４Ｂ及び信号線Ｙ_jがパターニングされる前に、画素電極２０ａがパターニングされ、平面視して画素電極２０ａの中央部にはゲート絶縁膜３１が重なっておらず、画素電極２０ａの中央部がゲート絶縁膜３１から露出している。この画素電極２０ａの中央部に有機ＥＬ層２０ｂが成膜されている。そして、有機ＥＬ層２０ｂ上にカソードとしての対向電極が成膜されているが、この対向電極は画素回路Ｐ_i,j内だけでなく全画素回路Ｐ_1,1〜Ｐ_m,nに共通した膜であり、保護絶縁膜３２を被覆している。そして、対向電極は保護膜によって被覆されている。なお、図４、図５においては対向電極、有機ＥＬ層２０ｂ及び保護膜等の図示を省略する。

〔ＥＬディスプレイパネルの駆動方法〕
ＥＬディスプレイパネル１をアクティブマトリクス方式で駆動するには、次のようになる。すなわち、図６に示すように、走査線Ｘ_iの選択期間に走査側ドライバによってｉ行目の走査線Ｘ_iにオンレベル（ハイレベル）のシフトパルスが出力されて走査線Ｘ_iが選択された時は、第一トランジスタ２１及び第二トランジスタ２２がオン状態となり、別の走査側ドライバによってｉ行目の供給線Ｚ_iにシフトパルス（有機ＥＬ素子２０のカソードの電圧より低レベル）が出力されて供給線Ｚ_iの電圧が第三トランジスタ２３のドレイン２３ｄに印加される。この時、データ側ドライバによって信号線Ｙ₁〜Ｙ_nに階調に応じた電流値の引抜電流が流れ、画素回路Ｐ_i,jにおいては供給線Ｚ_iから第三トランジスタ２３、第一トランジスタ２１を介して信号線Ｙ_jに向かった引抜電流が流れる。この引抜電流の電流値は、データ側ドライバによって階調に応じた大きさに制御されている。この時、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる所定の電流値の引抜電流に見合うように設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、引抜電流の電流値が第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査側ドライバによって走査線Ｘ_iがオフレベル（ローレベル）になり、第一トランジスタ２１及び第二トランジスタ２２がオフ状態となるが、オフ状態の第二トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、第三トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この時、供給線Ｚ_iの電位が有機ＥＬ素子２０のカソードの電位Ｖｓｓより高くなることによって、供給線Ｚ_iから第三トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が流れ、有機ＥＬ素子２０が発光するが、駆動電流の電流値は第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存する。そのため、発光期間における駆動電流の電流値は、選択期間における引抜電流の電流値に等しくなる。
このような電流制御による表示装置の場合、選択期間内に十分な引抜電流を流して第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間をチャージしなければならないが、第一トランジスタ２１及び第三トランジスタ２３のドレイン２１ｄ、２３ｄのドレイン重なり長さＤを長くしたことによって低い電圧値で大きい電流値の引抜電流を流すことができ消費電力を抑えるといった効果をもたらす。

〔応用例〕
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

上記実施形態では、１画素につき３つの薄膜トランジスタ２１，２２，２３が設けられたＥＬディスプレイパネル１において薄膜トランジスタ２１，２３に対して、本発明に係る薄膜トランジスタを適用した場合について説明した。１画素につき２つ又は４つ以上の薄膜トランジスタが設けられたＥＬディスプレイパネルにおいて、何れかの薄膜トランジスタに対して、本発明に係る薄膜トランジスタを適用しても良い。また、アクティブマトリクス駆動方式の液晶ディスプレイパネルにおいて平面視して走査線と信号線との各交差部に配置されるとともに各画素の周囲に設けられたスイッチング用薄膜トランジスタに対して、本発明に係る薄膜トランジスタを適用しても良い。本発明に係る薄膜トランジスタを液晶ディスプレイパネルのスイッチング用薄膜トランジスタに適用した場合、薄膜トランジスタのゲートとソースのうちの一方が信号線に接続され、他方が画素電極に接続され、ゲートが走査線に接続されている。

また不純物半導体膜２３ａ、２３ｂ（或いは不純物半導体膜２１ａ、２１ｂ）はトランジスタのドレイン重なり長さＤとソース重なり長さＳとの相対的な長さによる特性の傾向に直接影響がないのでソース、ドレインと半導体膜との間に介在させなくてもよい。

第一トランジスタ２１又は第三トランジスタ２３に適用可能な薄膜トランジスタを作成し、ドレインとゲートを短絡させた状態でドレイン−ソース間に印加する電圧Ｖ_DSと、ドレイン−ソース間に流れる電流Ｉ_DSとの関係を測定した。その結果を図７に示す。図７において、実線（１）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が１７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが３μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが３μｍ、チャネル幅が５３０μｍの薄膜トランジスタにおける測定結果である。点線（２）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが２．５μｍ、ソース重なり長さＳが１．５μｍ、ソースドレイン間距離Ｔが３μｍ、その他の条件が実線（１）と同じ薄膜トランジスタにおける測定結果である。一点鎖線（３）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが２μｍ、ソース重なり長さＳが２μｍ、ソースドレイン間距離Ｔが３μｍ、その他の条件が実線（１）と同じ薄膜トランジスタにおける測定結果である。二点鎖線（４）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが１μｍ、ソース重なり長さＳが３μｍ、ソースドレイン間距離Ｔが３μｍ、その他の条件が実線（１）と同じ薄膜トランジスタにおける測定結果である。

図７から明らかなように、ドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタ（実線（１）、点線（２））は、ドレイン重なり長さＤがソース重なり長さＳ以下の薄膜トランジスタ（一点鎖線（３）、二点鎖線（４））よりもドレイン−ソース間に流れる電流の電流値が大きいことがわかる。つまり、ドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタは、ドレイン重なり長さＤがソース重なり長さＳ以下の薄膜トランジスタよりもチャネル抵抗が低いことがわかる。

薄膜トランジスタを作成し、閾値電圧Ｖ_thの経時変化を測定により求めた。その結果を図８に示す。図８において、（１）は、実施例１の実線（１）と同じ薄膜トランジスタにおける測定結果である。（２）は、実施例１の点線（２）と同じ薄膜トランジスタにおける測定結果である。（３）は、実施例１の一点鎖線（３）と同じ薄膜トランジスタにおける測定結果である。（４）は、実施例１の二点鎖線（４）と同じ薄膜トランジスタにおける測定結果である。

図８から明らかなように、ドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタは、１００時間を超えた辺りからドレイン重なり長さＤがソース重なり長さＳ以下の薄膜トランジスタよりも閾値電圧の経時変化の程度が小さくなっていることがわかる。

薄膜トランジスタをモデルし、ドレインとゲートを短絡させた状態でドレイン−ソース間に印加する電圧Ｖ_DSと、ドレイン−ソース間に流れる電流Ｉ_DSとの関係を計算により求めた。計算には、半導体デバイスシミュレーションの一般的な手法を用いている。具体的には、電子・正孔の統計分布を与えるボルツマン分布則と、電位と電荷の関係式であるポアソン方程式、電界と電流の関係を与えるドリフト電流式、ならびに電荷保存則を与える電流連続式を連立して解いている。アモルファスシリコンに特徴的なバンド内準位（ドナー型トラップ、アクセプター型トラップ）も考慮している。本発明で重要となるオーバーラップ部分（ソース・ドレインの重なり部分）の効果やボトムゲート効果などデバイス構造に起因する効果は、上述の関係式を解くときの境界条件として考慮される。

計算結果を図９、図１０、図１１に示す。図９〜図１１において、凡例（ａ）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が１７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが５μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが１μｍ、チャネル幅が５３０μｍの薄膜トランジスタにおける測定結果である。凡例（ｂ）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが３μｍ、ソース重なり長さＳが３μｍ、ソースドレイン間距離Ｔが１μｍ、その他の条件が凡例（ａ）と同じ薄膜トランジスタにおける算出結果である。凡例（ｃ）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが１μｍ、ソース重なり長さＳが５μｍ、ソースドレイン間距離Ｔが１μｍ、その他の条件が凡例（ａ）と同じ薄膜トランジスタにおける算出結果である。凡例（ｄ）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが３μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが３μｍ、その他の条件が凡例（ａ）と同じ薄膜トランジスタにおける算出結果である。凡例（ｅ）は、チャネル長Ｌが９μｍ、ドレイン重なり長さＤが７μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが１μｍ、その他の条件が凡例（ａ）と同じ薄膜トランジスタにおける算出結果である。凡例（ｆ）は、チャネル長Ｌが１１μｍ、ドレイン重なり長さＤが９μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが１μｍ、その他の条件が凡例（ａ）と同じ薄膜トランジスタにおける算出結果である。原子数密度、バンドギャップ、状態密度有効質量、捕獲準位、不純物準位、温度、移動度、欠陥数、フェルミレベル、自由キャリア密度、捕獲キャリア、イオン化不純物、薄膜トランジスタのその他の層の各膜厚及び誘電率、その他のパラメータは何れの凡例（ａ）〜（ｆ）でも同じとした。

図９〜図１１から明らかなように、ドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタ（凡例（ａ）、凡例（ｄ）、凡例（ｅ）、凡例（ｆ））は、ドレイン重なり長さＤがソース重なり長さＳ以下の薄膜トランジスタ（凡例（ｂ）、凡例（ｃ））よりもドレイン−ソース間に電流が流れやすいことがわかる。つまり、ドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタは、ドレイン重なり長さＤがソース重なり長さＳ以下の薄膜トランジスタよりもチャネル抵抗が低いことがわかる。また、ドレイン重なり長さＤが同じであれば、ソース重なり長さＳを変えてもゲート−ソース間電圧Ｖgsとソース−ドレイン間電流Ｉ_DSとの特性に顕著な相違は見られなかった。ドレイン重なり長さＤが９μｍの場合、ドレイン重なり長さＤが７μｍの場合に比べてゲート−ソース間電圧Ｖgsが１２Ｖを超える辺りからソース−ドレイン間電流Ｉ_DSの伸びが小さい。

薄膜トランジスタのチャネル保護膜の膜厚を変えたときのゲート−ソース間電圧Ｖgsとソース−ドレイン間電流Ｉ_DSとの特性を実施例３と同様にシミュレーションした結果を図１２に示す。凡例（α）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが５μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが１μｍ、チャネル幅が５３０μｍの薄膜トランジスタにおける算出結果であり、凡例（β）は、チャネル保護膜の膜厚が１７０ｎｍである点を除いて凡例（α）と同条件での算出結果であり、凡例（γ）は、チャネル保護膜の膜厚が５００ｎｍである点を除いて凡例（α）と同条件での算出結果であり、凡例（δ）は、チャネル長Ｌが７μｍ、ドレイン重なり長さＤが１μｍ、ソース重なり長さＳが１μｍ、ソースドレイン間距離Ｔが５μｍある点を除いて凡例（α）と同条件での算出結果である。なお、凡例（δ）において、チャネル保護膜の膜厚１７０ｎｍ、５００ｎｍに変えて算出しても凡例（δ）と同様の結果が得られた。
すなわち、薄膜トランジスタのドレイン重なり長さＤがソース重なり長さＳより長い場合、チャネル保護膜の膜厚が薄い程、ソース−ドレイン間電流Ｉ_DSを増大させやすいことが確認されたが、ドレイン重なり長さＤがソース重なり長さＳと同じである場合（チャネル中央に対して対称である場合）、ソース−ドレイン間電流Ｉ_DSはチャネル保護膜の膜厚に依存しないことが確認された。

なお、上記説明では、逆スタガ構造のｎチャネル薄膜トランジスタについて言及したが、ｐチャネル薄膜トランジスタであれば、「ドレイン重なり長さＤ」と「ソース重なり長さＳ」とを置き換えれば同様の効果を奏する。

ＥＬディスプレイパネル１の回路構成を絶縁基板２とともに示した図面である。ＥＬディスプレイパネル１の画素Ｐ_i,jの等価回路図である。ＥＬディスプレイパネル１の画素Ｐ_i,jの平面図である。図３の切断面IVを矢印方向に見た断面図である。図３の切断面Vを矢印方向に見た断面図である。ＥＬディスプレイパネル１の動作を説明するためのタイミングチャートである。薄膜トランジスタのドレイン−ソース間電圧とドレイン−ソース間電流の関係を示したグラフである。薄膜トランジスタの閾値電圧の経時変化を示したグラフである。薄膜トランジスタのドレイン−ソース間電圧とドレイン−ソース間電流の関係を示したグラフである。薄膜トランジスタのドレイン−ソース間電圧とドレイン−ソース間電流の関係を示したグラフである。薄膜トランジスタのドレイン−ソース間電圧とドレイン−ソース間電流の関係を示したグラフである。薄膜トランジスタのチャネル保護膜の膜厚の関係を示したグラフである。

符号の説明

１ＥＬディスプレイパネル（ディスプレイパネル）
２１、２３薄膜トランジスタ
２０有機ＥＬ素子（画素）
２０ａ画素電極
２０ｂ有機ＥＬ層
２１ａ、２３ａ不純物半導体膜
２１ｂ、２３ｂ不純物半導体膜
２１ｃ、２３ｃ半導体膜
２１ｄ、２３ｄドレイン
２１ｇ、２３ｇゲート
２１ｐ、２３ｐチャネル保護膜
２１ｓ、２３ｓソース
３１ゲート絶縁膜

Claims

絶縁基板上に形成されたゲートと、
前記ゲート上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、比誘電率１１〜１３のアモルファスシリコンからなる、膜厚が５０ｎｍの半導体膜と、
前記半導体膜の中央部上に形成され、比誘電率７〜８の窒化シリコンからなる、膜厚が１７０ｎｍのチャネル保護膜と、
前記チャネル保護膜に跨って互いに離間して形成されたソース及びドレインと、を備え、
チャネル長が９μｍ、チャネル幅が５３０μｍ、前記ドレインと前記チャネル保護膜とが重なった部分のチャネル長方向に沿った長さが７μｍ、前記ソースと前記チャネル保護膜とが重なった部分のチャネル長方向に沿った長さが１μｍ、ソースドレイン間距離が１μｍであることを特徴とする薄膜トランジスタ。
請求項１に記載の薄膜トランジスタをそれぞれ有する複数の画素を備え、
前記各画素に設けられている画素電極が前記薄膜トランジスタの前記ソースに接続されていることを特徴とするディスプレイパネル。
請求項１に記載の薄膜トランジスタをそれぞれ有する複数の画素を備え、
前記各画素には、前記薄膜トランジスタのソース−ドレイン間に所定の電流値の電流を流して前記電流値に応じた前記薄膜トランジスタのゲート−ソース間電圧を設定する電流制御駆動する画素回路を備えられていることを特徴とするディスプレイパネル。
前記複数の画素は画素電極、有機エレクトロルミネッセンス層、対向電極が順に積層された有機エレクトロルミネッセンス素子であることを特徴とする請求項２又は３に記載のディスプレイパネル。