JP4598905B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4598905B2
JP4598905B2 JP02098299A JP2098299A JP4598905B2 JP 4598905 B2 JP4598905 B2 JP 4598905B2 JP 02098299 A JP02098299 A JP 02098299A JP 2098299 A JP2098299 A JP 2098299A JP 4598905 B2 JP4598905 B2 JP 4598905B2
Authority
JP
Japan
Prior art keywords
wafer
bumps
chip
thermoplastic resin
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02098299A
Other languages
English (en)
Other versions
JP2000223602A (ja
Inventor
義男 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Priority to JP02098299A priority Critical patent/JP4598905B2/ja
Publication of JP2000223602A publication Critical patent/JP2000223602A/ja
Application granted granted Critical
Publication of JP4598905B2 publication Critical patent/JP4598905B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

【0001】
【産業上の利用分野】
本発明は一般に半導体素子の製造方法に関し、さらに詳細にはフリップチップ接合からなる半導体素子の製造方法に関する。
【0002】
【従来の技術】
近年、プロセス技術の発展に伴い、半導体素子の性能が著しく向上しており、その性能を十二分に生かすインターコネクトの技術として、ワイヤー・ボンディング技術に代わり、フリップ・チップ接合技術が応用される機会が増加している。フリップ・チップ接合とは、チップの能動素子面(主面)を基板に向けて接続する方式をいう。
【0003】
通常、最初にウエハの主面上に半田バンプを形成する。次に、ウエハの裏面をバックグラインド(裏面研削)する。次に、ダイシングしてウエハを小片(チップ)化する。チップを裏返して基板の位置に合わせた後、半田を溶かして電気的接続を得た後、最後に熱硬化性樹脂でチップを封止する。
【0004】
バンプはチップの周囲だけでなく、チップの任意の位置に配置できるため、例えば100×100マトリックスとした場合は1万個のI/O数が取れる。また、小型携帯情報電子機器やICカード等の分野においては、実装面積の小型化に加え、実装容積の低減が要求され、チップ自体の薄型化の必要がある。
【0005】
チップの薄型化のためにウエハのバックグラインドが重要な工程となる。従来、ウェハのバックグラインドは、薄い接着層とベースフィルムの二層または三層構造のテープを用いて、ウエハの補強とウエハの主面を保護し実施されていた。
また、電解の金バンプのように15〜30μmの高さのバンプを有するウエハではバンプ形成後に通常の2層または3層構造のテープを用いてバックグラインドを行っていた。
【0006】
【解決すべき課題】
30〜40μmまでの高さの半田バンプを有するウエハでは、従来の方法でバックグラインドが可能であるが、100μm程度の高さのバンプを有するウエハのバックグラインドでは、バンプのダメージ、厚みおよび厚みむらの制御が困難であった。
【0007】
一方、チップと基板とのストレスを緩和するため高いバンプを用いるのが有利である。また、封止用の樹脂の注入の容易性を向上するためにも、高いバンプを用いる必要性が増大している。そこで、40μm以上の高いバンプを有するウエハを均一にかつウエハを損傷することなく、所定の厚みにバックグラインドすることは重要な課題である。
【0008】
また、高いバンプを有する大口径のウエハを薄い接着層とベースフィルムからなる多層構造のテープを用いてバックグラインドすると、ウエハの厚みむら、厚み制御性の低下、バンプの損傷が生じるという問題点があった。
【0009】
このバンプ損傷の問題点を回避するため、バックグラインド後にバンプを形成する方法があるが、ウエハのハンドリングを考慮すると最終的な厚みに限界があり、この方法ではチップ自体の薄型化を図れないという問題点があった。
【0010】
したがって、本発明の一目的は、高さが40μm以上、特に100μm以上のバンプを有するウエハを均一にかつウエハへの損傷がなく、目的の厚みにバックグラインドが可能な半導体素子の製造方法を提供することである。
【0011】
さらに本発明の一目的は、ボンディング工程においてチップをアライメントし、リフローするだけで、樹脂封止されたフリップチップ接合を容易に形成する半導体素子の製造方法を提供することである。
【0012】
さらに本発明の一目的は、大口径のウエハにおいても上記目的が達成可能な半導体素子の製造方法を提供することである。
【0013】
【課題を解決するための手段】
前記のおよびその他の目的は、半導体素子の製造方法であって、主面および裏面を有するウエハ(11)を用意する段階、ウエハの主面上の所定領域に100μm以上の高さを有する複数のバンプ(21)を形成する段階(20)、ウエハの主面上であって複数のバンプ間に、各バンプの融点以下で可塑化する熱可塑性樹脂(31)を塗布する段階であって、熱可塑性樹脂をバンプの頂部が40μm以下露出するように塗布する段階(30)、ウエハの厚みが350μm未満となるようにウエハの裏面を研削する段階(50)、ウエハを小片化してチップ(71)を形成する段階(70)、基板(81)を用意する段階およびチップを基板の所定の位置に配置し、チップ、複数のバンプおよび基板を熱可塑性樹脂で封止する段階(80)から構成されることを特徴とする半導体素子の製造方法によって実現される。
【0014】
【実施例】
図1は、本願の一実施例による、ウエハ11の断面図を示す。ウエハ11はチップの能動素子面(主面)と裏面を有する。ウエハの口径は問わないが、大口径(8インチ以上のウエハ)であっても本願は適用可能である。
【0015】
図2は、図1の段階10のウエハ11の主面上にバンプ21を形成した段階20を示す断面図である。バンプの数は説明の簡略化のために数個とするが、その数に限定はない。バンプの高さは40μm以上、さらには100μm以上が好適である。バンプの高さは、ストレスの緩和、ウエハの信頼性、樹脂注入の容易性のためには高い程よいが、チップの薄型化、バンプの数が制限されることを考慮すると120〜130μmが最も好適である。バンプの材質は、一般的にはPb/Sn系半田であるが、Au,Ni,Cuなどをコアとすることも可能であり限定するものではない。さらにはSn/Ag,Sn/Bi等の鉛フリーの半田にも適用可能である。半田バンプの接続方法はC4(Controlled Collapse Chip Connection)あるいはCCB(Controlled Collapse Bonding)と呼ばれる方法が用いられるが、本願を限定するものではない。バンプの構造も本願では特に限定されない。 図3は、図2の段階20の基板の主面上のバンプ間に樹脂31を塗布した段階30を示す断面図である。樹脂の塗布は、共晶Pb/Sn半田を用いる場合には、段階20の基板の主面上に183℃以下、好適には150℃程度で可塑化する熱可塑性の樹脂をバンプの頭が40μm以下程度露出するように塗布する。塗布は、樹脂に十分な流動性を持たせるため、熱可塑性樹脂をその溶融温度である240℃〜250℃まで加熱し、基板の主面上に滴下することにより行う。このときバンプが溶けないように基板をバンプの融点(183℃)未満に保持することが望ましい。次に熱可塑性樹脂をその可塑化温度以上であってバンプの融点未満(150℃〜183℃)の高温で暫く放置する。このように温度を制御し、高温で放置することにより、熱可塑性樹脂がバンプ上に被膜することなく基板の主面上に均一に塗布することが可能である。
熱可塑性樹脂とは、加熱によって軟化成型した後、その外力を取り去ってもその外形を保持している樹脂をいう。一般に、線状あるいは分枝状の高分子からなる化学構造をもち、加熱により分子間化学反応を起こさせない樹脂である。本願において例えば、ポリエチレン,ポリスチレン,ポリ塩化ビニル,ポリアドミなどを用いることができる。この樹脂は、ウエハのハンドリングの際やバックグラインドの際の補強材として働くとともにフリップ接合の際には封止材として機能するものである。樹脂の可塑化温度の上限は、バンプの材質により変更可能であり、バンプの材質の融点以下であれば183℃に限定されない。バンプの頭の露出する高さは、後述のボンディング段階でチップと基板の接合に適した厚みであれば40μmに限定されるものではない。
【0016】
図4は、図3の段階30の樹脂31およびバンプ21上にテープ41を貼った段階40を示す断面図である。テープは従来と同じベースフルムと接着層からなるテープを使用することができる。表面保護,バンプの固定,テープの剥離の容易性のための特殊な多層テープを用いる必要はない。本願では、樹脂を段階30において既に塗布してあるため樹脂が補強材として機能するため、テープはバックグラインドの際の表面を保護することを主目的として貼るものである。
【0017】
図5は、図4の段階40のウエハ11の裏面をバックグラインドした段階50を示す断面図である。段階20でバンプを形成済みであり、さらに段階40で、バンプは樹脂で十分に固定され、ウエハは補強されているため、所望の厚みまでウエハをバックグラインドすることが可能である。従来技術では高いバンプを形成した場合も、ウエハはテープのベースフィルム層で補強されるのみなので、ウエハの厚みのむら、厚みの制御性、バンプの損傷等の問題が発生し、350μmの厚みですら、うまく制御してバックグラインドすることができなかった。一方、本願の一実施例では、8インチウエハにバンプ高が130μmの半田バンプを形成した場合であっても、樹脂が補強材として働くため、バンプを損傷させることなく、均一の厚みで100μm程度までバックグラインドすることが可能である。このように、高さの高いバンプを用いても、ウエハを従来より薄くバックグラインド可能なため、最終的には従来よりチップの薄型化を図ることができる。
【0018】
図6は、図5の段階50にテープを剥離した段階60を示す断面図である。本願では従来のテープと同一のテープを用いても、バンプ間には樹脂を塗布してあるため、バンプを損傷することなく、テープを容易に剥離することが可能である。ただし、紫外線感光層を有するテープを用い、紫外線(UV)照射によりテープの剥離をさらに容易にすることも可能である。
【0019】
図7は、図6の段階60をダイシング(小片化)する段階70を示す断面図およびそのダイシング後のチップ71の拡大断面図である。ダイシングは、ウエハを個々のチップ分離する工程である。図7では、説明のため一方向のダイシングのみを示すが、X方向のダイシングが終了すると、ウエハを90°回転し、Y方向のダイシングを行い、個々のチップ分離する。チップ71は、ウエハ11に対し上下逆方向にして裏面を上向きにした状態を示す。
【0020】
図8は、チップ71を基板81にフリップチップボンディングした段階90を示す断面図である。ボンディング後、外部力や湿気、汚染物などの環境からチップを保護する。従来技術では、この段階においてチップ表面に熱硬化性樹脂を封止する。この熱硬化性樹脂は一般低粘度の液体であり、毛細管現象を利用してチップと基板の間に注入後、加熱して硬化させる。本願では、段階30において熱可塑性樹脂を予め塗布してあり、この熱可塑性樹脂は工程中の補強材として働くほか、封止材として機能する。従って、この段階においてチップに熱硬化性樹脂で封止する必要はない。バンプの先端に半田ペーストを転写するか、基板上のフラックスをディスペンスした後、チップをアライメントし、リフローするだけで、樹脂封止されたフリップチップ接合が容易に形成される。さらに、本願では熱可塑性樹脂を用いるため、リフローの際、熱可塑性樹脂から露出したバンプの頭部のみならず熱可塑性樹脂自身も柔らかくなり、バンプにストレスをかけることなく樹脂封止が可能である。
【0021】
【発明の効果】
本発明は、以下に記載されるような効果を奏する。
【0022】
本発明は、高さが40μm以上、特に100μm以上のバンプを有するウエハを均一にかつウエハへの損傷がなく、目的の厚みにバックグラインドが可能な半導体素子の製造方法を提供することができる。
【0023】
さらに本発明は、補強材と封止材を兼ねる熱可塑性樹脂を用いることにより、ボンディング工程においてチップをアライメントし、リフローするだけで、樹脂封止されたフリップチップ接合を容易に形成することが可能である。
【0024】
さらに本発明は、大口径のウエハにおいても上記目的が達成可能である。
【0025】
ここでは特定の実施例について本発明の構造を説明してきたが、当該技術分野に通じたものであれば本発明の構造を変形、変更することができるであろう。しかしながら、本発明の構造はここで開示された特定の実施例に限定されるものではない。例えば、マッシュルーム型,ストレートウォール型等のバンプの形状、熱可塑性樹脂の種類についても特定を意図するものではない。さらにソルダレジスト層やその他の保護層の形成の段階等の説明は、説明の簡略化のために省略しているが、本願を限定する意図ではない。そのような記載のないフリップチップボンディングの製造工程は通常の方法により行うものとする。そのような変形、変更されたものも本発明の技術思想の範疇であり、特許請求の範囲に含まれるものである。
【図面の簡単な説明】
【図1】本願の一実施例による、ウエハ11の断面図を示す。
【図2】図1の段階10のウエハ11の主面上にバンプ21を形成した段階20を示す断面図である。
【図3】図2の段階20の基板の主面上のバンプ間に樹脂31を塗布した段階30を示す断面図である。
【図4】図3の段階30のソルダレジスト層上にテープ41を貼った段階40を示す断面図である。
【図5】図4の段階40のウエハ11の裏面をバックグラインドした段階50を示す断面図である。
【図6】図5の段階50にテープを剥離した段階60を示す断面図である。
【図7】図6の段階60をダイシング(小片化)する段階70を示す断面図およびそのダイシング後のチップ71の拡大図である。
【図8】チップ71を基板81にフリップチップボンディングした段階80を示す断面図である。
【符号の説明】
11 ウエハ
21 バンプ
31 熱可塑性樹脂
41 テープ
71 チップ
81 基板

Claims (5)

  1. 半導体素子の製造方法であって:
    主面および裏面を有するウエハ(11)を用意する段階(10);
    前記ウエハの主面上の所定領域に100μm以上の高さを有する複数のバンプ(21)を形成する段階(20);
    前記ウエハの主面上であって前記複数のバンプ間に、前記各バンプの融点以下で可塑化する熱可塑性樹脂(31)を塗布する段階であって、前記熱可塑性樹脂を前記各バンプの頂部が40μm以下露出するように塗布する段階(30);
    前記ウエハの厚みが350μm未満となるように前記ウエハの裏面を研削する段階(50);
    前記ウエハを小片化してチップ(71)を形成する段階(70);
    基板(81)を用意する段階;および
    前記チップを前記基板の所定の位置に配置し、前記チップ、前記複数のバンプおよび前記基板を前記熱可塑性樹脂で封止する段階(80);
    から構成されることを特徴とする半導体素子の製造方法。
  2. 前記複数のバンプ間に熱可塑性樹脂を塗布する段階(30)は、
    前記熱可塑性樹脂を加熱する段階;
    前記熱可塑性樹脂を前記ウエハの主面上に滴下する段階;および
    前記ウエハを高温で保持する段階;
    を含むことを特徴とする請求項1記載の半導体素子の製造方法。
  3. 前記チップ,前記複数のバンプおよび前記基板を前記熱可塑性樹脂で封止する段階(80)は、前記チップ,前記複数のバンプおよび前記基板を加熱することを含むことを特徴とする請求項1または2記載の半導体素子の製造方法。
  4. 前記複数のバンプ(21)を形成する段階(20)は、120μm〜130μmの高さの複数のバンプを形成することを含むことを特徴とする請求項1ないし3の何れか1項に記載の半導体素子の製造方法。
  5. 前記熱可塑性樹脂は183℃以下で可塑化することを含むことを特徴とする請求項1ないし4の何れか1項に記載の半導体素子の製造方法。
JP02098299A 1999-01-29 1999-01-29 半導体素子の製造方法 Expired - Fee Related JP4598905B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP02098299A JP4598905B2 (ja) 1999-01-29 1999-01-29 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02098299A JP4598905B2 (ja) 1999-01-29 1999-01-29 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2000223602A JP2000223602A (ja) 2000-08-11
JP4598905B2 true JP4598905B2 (ja) 2010-12-15

Family

ID=12042371

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02098299A Expired - Fee Related JP4598905B2 (ja) 1999-01-29 1999-01-29 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP4598905B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1327264A1 (en) * 2000-10-17 2003-07-16 3M Innovative Properties Company Solvent assisted burnishing of pre-underfilled solder-bumped wafers for flipchip bonding
JP2003007665A (ja) * 2001-06-27 2003-01-10 Hitachi Ltd 半導体装置の製造方法
JP4170839B2 (ja) 2003-07-11 2008-10-22 日東電工株式会社 積層シート
WO2005034231A1 (ja) 2003-10-06 2005-04-14 Nec Corporation 電子デバイスおよびその製造方法
KR100682238B1 (ko) 2004-12-30 2007-02-15 매그나칩 반도체 유한회사 반도체 칩 모듈 제작방법
JP5436827B2 (ja) 2008-03-21 2014-03-05 日立化成株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0312942A (ja) * 1989-06-12 1991-01-21 Sharp Corp 半導体装置の封止方法および半導体チップ
JPH0689914A (ja) * 1992-09-09 1994-03-29 Kawasaki Steel Corp 半導体装置の封止方法
JPH0864725A (ja) * 1994-08-18 1996-03-08 Sony Corp 樹脂封止型半導体装置およびその製造方法
JPH10303204A (ja) * 1997-04-28 1998-11-13 Nec Corp 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0312942A (ja) * 1989-06-12 1991-01-21 Sharp Corp 半導体装置の封止方法および半導体チップ
JPH0689914A (ja) * 1992-09-09 1994-03-29 Kawasaki Steel Corp 半導体装置の封止方法
JPH0864725A (ja) * 1994-08-18 1996-03-08 Sony Corp 樹脂封止型半導体装置およびその製造方法
JPH10303204A (ja) * 1997-04-28 1998-11-13 Nec Corp 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造

Also Published As

Publication number Publication date
JP2000223602A (ja) 2000-08-11

Similar Documents

Publication Publication Date Title
JP3376203B2 (ja) 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
KR100199962B1 (ko) 반도체 장치 및 그 제조방법
US6620649B2 (en) Method for selectively providing adhesive on a semiconductor device
CN105789062A (zh) 封装件结构及其形成方法
JP3622435B2 (ja) 半導体装置とその製造方法
KR20050063700A (ko) 반도체장치의 제조방법 및 반도체장치
JP2001326238A (ja) 半導体装置、半導体装置の製造方法、樹脂封止金型及び半導体製造システム
WO2003001596A1 (en) Electronic device and method for manufacturing the same
JP2001168275A (ja) 小型集積回路パッケージおよびその製造方法
US8736060B2 (en) Packaging structure
JP4598905B2 (ja) 半導体素子の製造方法
US20090026607A1 (en) Electronic Device and Method of Manufacturing Same
JP3892359B2 (ja) 半導体チップの実装方法
US20110298124A1 (en) Semiconductor Structure
CN101656246B (zh) 具有开口的基板的芯片堆叠封装结构及其封装方法
JP2002280401A (ja) 半導体装置およびその製造方法
JP2000357714A (ja) 半導体装置及びその製造方法
JP3319455B2 (ja) 半導体装置の製造方法
US8058109B2 (en) Method for manufacturing a semiconductor structure
JP3014577B2 (ja) 半導体装置の製造方法
JP2004063515A (ja) 半導体装置の製造方法
US11854837B2 (en) Semiconductor devices and methods of manufacturing
CN217641352U (zh) 芯片封装结构
JP3211659B2 (ja) 半導体装置およびその製造方法
CN217590770U (zh) 芯片封装结构

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041005

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090420

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090423

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090520

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100514

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100519

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100614

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100617

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100927

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees