JP4597441B2 - アナログセルレイアウト設計装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、アナログセルレイアウト設計装置に関するものである。
【0002】
【従来の技術】
半導体集積回路(IC)は、近年、大規模化、高精度化が進み、レイアウト設計の自動化が進んでいる。特に、CMOSプロセスを使った論理回路に対するレイアウト設計の自動化は、セルベース設計方式やECA設計方式による自動化が進んでいる。一方、アナログ回路は、高精度のDC特性を必要とするため、ウエハプロセスのデザインルールを単に満足するように自動配置配線をしても所望の電気的特性が得られない場合が殆どである。アナログ回路のレイアウト設計の自動化には、設計者が全てのレイアウト設計制約を何らかの情報として設定する必要がある。設定する設計制約は、素子のペアリングを取りレイアウト上で対象の位置に配置する制約が大半である。つまり、従来行われているアナログ回路のレイアウト設計では、設計者がレイアウト設計の事前にペアリング素子を指定するなど各種の設計制約を設定する方法が採用されている。以下、概要を説明する。
【0003】
図30は、従来のアナログセルレイアウト設計装置の構成を示すブロック図である。図30において、このアナログセルレイアウト設計装置は、回路図作成部101と、回路図記憶部102と、設計制約入力部103と、設計制約データ記憶部104と、回路接続情報抽出部105と、回路接続情報記憶部106と、レイアウトセル記憶部107と、プロセスデザインルール記憶部108と、自動配置部109と、配置後レイアウト記憶部110と、自動配線部111と、最終レイアウト記憶部112とを備えている。
【0004】
動作を説明する。設計者が回路図作成部101にてアナログ回路を描画作成すると、その作成されたアナログ回路図の回路図データが回路図記憶部102に書き込まれる。また、設計者が設計制約入力部103にて設計制約を設定すると、その設定された設計制約データが設計制約データ記憶部104に書き込まれる。
【0005】
回路接続情報抽出部105では、設計制約データ記憶部104に記憶される設計制約データを考慮して回路図記憶部102に記憶されるアナログ回路図データから回路接続情報が抽出され、抽出された設計制約を含む回路接続情報が回路接続情報記憶部106に書き込まれる。
【0006】
自動配置部109では、回路接続情報記憶部106に記憶される設計制約を含む回路接続情報に基づき、レイアウトセル記憶部107に記憶されるレイアウトセルの中から該当するレイアウトセルが読み出され、それらがプロセスデザインルール記憶部108に記憶されるプロセスデザインルールに従って配置される。完了すると、配置されたレイアウトセルが配置後レイアウト記憶部110に書き込まれる。
【0007】
自動配線部111では、配置後レイアウト記憶部110に記憶されたレイアウトセル間の配線がプロセスデザインルール記憶部108に記憶されるプロセスデザインルールに従って実行され、実行結果が最終レイアウト記憶部112に書き込まれる。
【0008】
以上説明したアナログセルのレイアウト設計方法は、現在市販されているアナログセルの自動レイアウトツールによって実現されている。なお、アナログ回路からアナログセル(ブロック)のレイアウトを自動化するアイディアとしては、上記のレイアウト設計制約を回路図の接続情報に付加して出力し、それを自動配置部に入力してレイアウトに反映させる方法が知られている。例えば、特開平7−73217号公報(素子自動配置装置)では、ペアリング規則を記憶させた記憶装置を別に設け、この記憶装置から読み出した設計制約を、回路図から抽出した接続情報に付加する技術が開示されている。
【0009】
ここで、設計者が設計制約入力部103にて設定する設計制約には、例えば次のような(1)〜(3)の設定がある。(1)正確な電圧値、電流値を得るために、例えば基準となる電圧(電源電圧)を正確な抵抗比を持つ複数の抵抗素子で分圧する設定を行う。なお、例えば特開平5−129519号公報(半導体集積回路)では、抵抗のレイアウト設計において正確な抵抗比を得るために、抵抗を分割した上たすき掛けレイアウト配置し、かつモールド樹脂による応力線に垂直方向に抵抗の向きを配置させる方法が開示されている。
【0010】
(2)図31に示すようなカレントミラー回路であれば、正確な電流比を得るために、正確なトランジスタサイズ(面積)比を持つ複数のトランジスタ素子で構成する設定を行う。(3)さらに、図31に示すようなカレントミラー回路のレイアウト設計では、次のような設定操作が行われる。
【0011】
図31において、まず、設計者は、図31(a)に示すように、回路図から必要な素子数をリストアップする。図31(a)では、同一形状のバイポーラ型トランジスタ素子3個が示され、そのうち、1つはダイオード接続であり、他の2つは、ダイオード接続ではない通常のトランジスタ構成であることが示されている。次いで、設計者は、図31(b)に示すように、リストアップした3個のバイポーラトランジスタセルによって構成されるカレントミラー回路の構成を考える。図31(b)では、カレントミラー回路が、ダイオード接続のバイポーラ型トランジスタ素子Aに対し、コレクタが接続されたバイポーラ型トランジスタ素子B,Cが並列に接続されることが示されている。それらのベースおよびエミッタは、共通に接続されている。次いで、設計者は、この回路構成において、図31(c)に示すように、中心線120上にダイオード接続のバイポーラトランジスタ素子Aを配置し、左右にコレクタが接続されたバイポーラトランジスタ素子B,Cを対称配置する設定を行う。
【0012】
【発明が解決しようとする課題】
しかしながら、上述したような設計制約は、回路規模の大小と無関係に必要であり、小規模のアナログ回路であっても設定すべき設計制約は非常に多い。したがって、設計者にとっては、記憶部、あるいは回路図に設定するための労力が多くかかる。また、相当の熟練を要する場合が多い。
【0013】
その結果、従来では、アナログ回路のレイアウト設計の自動化が遅れており、実際IC内の一部のアナログ設計が、全体レイアウト設計の工期の60〜70%を占める場合も発生している。
【0014】
そこで、設計制約の設定を自動的に行えるようにすることが急務の課題となっている。そのためには、自動配置部に回路接続情報を入力する前段階において、その回路接続情報に素子を分割する等の情報を付加する前処理が必要であるが、それをどのようにして実現するかが問題である。
【0015】
この発明は、上記に鑑みてなされたもので、アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすることで、レイアウト設計精度を高め、かつ設計者の設計制約を設定する手間を簡略化することができるアナログセルレイアウト設計装置を得ることを目的とする。
【0016】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるアナログセルレイアウト設計装置は、アナログ回路図を作成する回路図作成手段と、前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第1回路接続情報記憶手段と、前記第1回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第2回路接続情報記憶手段と、前記第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段とを備え、前記設計制約予測抽出手段は、前記第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、前記ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、前記グループ細分化手段にて細分化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、前記グループ細分化手段にて細分化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第2回路接続情報記憶手段に書き込む編集手段とを備えたことを特徴とする。
【0017】
この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第1回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化される、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。次いで、グループ結合手段にて、その細分化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、その細分化された各グループを素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第2回路接続情報記憶手段に書き込まれ、格納される。その結果、自動配置手段にて、第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。
【0020】
つぎの発明にかかるアナログセルレイアウト設計装置は、アナログ回路図を作成する回路図作成手段と、前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第1回路接続情報記憶手段と、前記第1回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第2回路接続情報記憶手段と、前記第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段とを備え、前記設計制約予測抽出手段は、前記第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、前記ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化する枝素子グループ化手段と、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第2回路接続情報記憶手段に書き込む編集手段とを備えたことを特徴とする。
【0021】
この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第1回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化されると、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。また、枝素子グループ化手段にて、その生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子がグループ化される。次いで、グループ結合手段にて、グループ細分化手段にて細分化された各グループおよび枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループが素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第2回路接続情報記憶手段に書き込まれ、格納される。その結果、自動配置手段にて、第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。
【0022】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小値を持つ抵抗素子の直列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【0023】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子が検出され、その最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最小値を持つ抵抗素子の直列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【0024】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【0025】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子が検出され、その最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最大値を持つ抵抗素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【0026】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を前記最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【0027】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【0028】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えること、および、各MOS型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることを行う回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【0029】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えることと、各MOS型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることの一方または双方が行われる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【0030】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記編集手段にて編集された前記素子のペアリング制約をそれぞれのグループ毎に色分け表示する表示手段を備えたことを特徴とする。
【0031】
この発明によれば、表示手段にて、編集手段にて編集された素子のペアリング制約がそれぞれのグループ毎に色分け表示される。
【0032】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かを判断する判断手段と、前記判断手段の判断結果、前記接続変更の指定入力があるとき、前記編集手段にて編集された前記素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換えることとを、前記指定入力の内容に従って選択し実行する回路接続情報書換手段とを備えたことを特徴とする。
【0033】
この発明によれば、設計者が上記発明における表示手段での表示内容を見て抵抗素子のグループについて接続変更の指定を入力する場合に備え、判断手段にて、編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かが判断される。その結果、接続変更の指定入力があるときは、編集手段にて編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとが、指定入力の内容に従って選択し実行される。
【0052】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるアナログセルレイアウト設計装置の好適な実施の形態を詳細に説明する。
【0053】
実施の形態1.
図1は、この発明の実施の形態1であるアナログセルレイアウト設計装置の構成を示すブロック図である。図1に示すように、このアナログセルレイアウト設計装置は、回路図作成部1と、回路図記憶部2と、回路接続情報抽出部3と、回路接続情報記憶部4と、設計制約予測抽出部5と、回路接続情報記憶部6と、レイアウトセル記憶部7と、プロセスデザインルール記憶部8と、自動配置部9と、配置後レイアウト記憶部10と、自動配線部11と、最終レイアウト記憶部12とを備えている。
【0054】
このアナログセルレイアウト設計装置は、従来例(図30)との比較から明らかなように、図30において、設計制約入力部103および設計制約データ記憶部104を省略し、回路接続情報記憶部106と自動配置部109との間に、図1に示すように設計制約予測抽出部5と回路接続情報記憶部6とを設けた構成になっている。
【0055】
まず、全体の動作を説明する。設計者が回路図作成部1にてアナログ回路を描画作成すると、その作成されたアナログ回路図の回路図データが回路図記憶部2に書き込まれる。回路接続情報抽出部3では、回路図記憶部2に記憶されるアナログ回路図データから回路接続情報が抽出され、抽出された回路接続情報が回路接続情報記憶部4に書き込まれる。
【0056】
設計制約予測抽出部5では、回路接続情報記憶部4に記憶される回路接続情報からペアリングの必要な素子が、後述する図2に示した手順で予測・抽出され、それが回路接続情報に設計制約として付加され、回路接続情報記憶部6に書き込まれる。
【0057】
自動配置部9では、回路接続情報記憶部6に記憶される設計制約を含む回路接続情報に基づき、レイアウトセル記憶部7に記憶されるレイアウトセルの中から該当するレイアウトセルが読み出され、それらがプロセスデザインルール記憶部8に記憶されるプロセスデザインルールに従って配置される。完了すると、配置されたレイアウトセルが配置後レイアウト記憶部10に書き込まれる。
【0058】
自動配線部11では、配置後レイアウト記憶部10に記憶されたレイアウトセル間の配線がプロセスデザインルール記憶部8に記憶されるプロセスデザインルールに従って実行され、実行結果が最終レイアウト記憶部12に書き込まれる。
【0059】
このように、このアナログセルレイアウト設計装置では、設計者が予め設計制約を設定入力するのではなく、自動配置部9に回路接続情報を入力する前段階において、設計制約予測抽出部5が、回路接続情報からペアリングの必要な素子を自動的に予測し、それを設計制約として回路接続情報に付加することができるようになっている。
【0060】
次に、図1〜図8を参照して、設計制約予測抽出部5での動作を具体的に説明する。なお、図2は、図1に示す設計制約予測抽出部の動作を説明するフローチャートである。図3は、図1に示す回路図記憶部に記憶されるアナログ回路図データの一例を示す図である。図4は、図3に示すアナログ回路図データから電源供給配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。図5は、図3に示すアナログ回路図データからグランド配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。図6は、図4に示すグループ化された素子に対し電源供給配線以外の同一配線で接続されている素子を細分化した様子を示す図である。図7は、図5に示すグループ化された素子に対しグランド配線以外の同一配線で接続されている素子を細分化した様子を示す図である。図8は、図6と図7に示す細分化した領域を結合し、回路接続情報を付加した結果を示す図である。
【0061】
なお、図1において、回路接続情報記憶部4には、例えば図3に示すアナログ回路図データから抽出された回路接続情報が記憶されている。図3において、電源供給配線31には、抵抗素子R7の一端と、カレントミラー回路を構成するPNPトランジスタ素子Q5,Q4のエミッタと、NPNバイポーラトランジスタQ6のコレクタと、PNPトランジスタ素子Q3のエミッタと、カレントミラー回路を構成するPNPトランジスタ素子Q2,Q1のエミッタとが、それぞれ接続されている。
【0062】
抵抗素子R7の他端は、ダイオード接続のNPNトランジスタ素子Q7のコレクタに接続されている。NPNトランジスタ素子Q7のエミッタは、ダイオード 接続のNPNトランジスタ素子Q13のコレクタに接続されている。NPNトランジスタ素子Q13のエミッタは、抵抗素子R6を介してグランド配線32に接 続されている。ダイオード接続のPNPトランジスタ素子Q5のコレクタは、NPNトランジスタ素子Q12のコレクタに接続されている。NPNトランジスタ 素子Q12のエミッタは、抵抗素子R5を介してグランド配線32に接続されている。NPNトランジスタ素子Q12,Q13は、カレントミラー回路を構成している。
【0063】
PNPトランジスタ素子Q4のコレクタは、ダイオード接続のNPNトランジスタ素子Q11のコレクタに接続されている。NPNトランジスタ素子Q11のエミッタは、抵抗素子R4を介してグランド配線32に接続されている。NPNトランジスタ素子Q6のコレクタは、出力端子33に接続されるとともに、NPNトランジスタ素子Q10のコレクタに接続されている。NPNトランジスタ素子Q10のエミッタは、抵抗素子R3を介してグランド配線32に接続されている。NPNトランジスタ素子Q6のベースは、PNPトランジスタ素子Q3のコレクタと共に、NPNトランジスタ素子Q9のコレクタに接続されている。NPNトランジスタ素子Q9のエミッタは、抵抗素子R2を介してグランド配線32に接続されている。
【0064】
PNPトランジスタ素子Q3のベースは、PNPトランジスタ素子Q2のコレクタと共に、P型MOSトランジスタ素子M2のドレインに接続されている。P型MOSトランジスタ素子M2のゲートは、入力端子34に接続されている。また、ダイオード接続のPNPトランジスタ素子Q1のコレクタは、P型MOSトランジスタ素子M1のドレインに接続されている。P型MOSトランジスタ素子M1のゲートは、入力端子35に接続されている。P型MOSトランジスタ素子M1,M2は、差動対を構成し、それぞれのソースは、NPNトランジスタ素子Q8のコレクタに接続され、NPNトランジスタ素子Q8のエミッタは、抵抗素子R1を介してグランド配線32に接続されている。NPNトランジスタ素子Q8〜Q11は、カレントミラー回路を構成している。
【0065】
さて、図2において、ステップST1では、図3に示すアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部4から読み出され、電源供給配線31に電源供給ノード名が指定され、またグランド配線32にグランドノード名が指定される。
【0066】
ステップST2では、指定されたノードを起点とする回路接続情報ツリーが生成される。具体的には、電源供給配線31に対するP型(PNP、PMOS)トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーが生成される。また、グランド配線32に対するN型(NPN、NMOS)トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーが生成される。この回路接続情報ツリーは、トランジスタ素子、抵抗素子を階層的に展開し、かつトランジスタ素子が見つかるまで展開することによって生成される。
【0067】
ステップST3では、以上のように生成された回路接続情報ツリーから、同一階層にある同一種類の素子がグループ化される。例えば図4に示すように、電源供給配線31を0階層とし、そこから1階層、2階層、・・と定められている。1階層に位置する素子として、PNPトランジスタ素子Q1〜Q5と、抵抗素子R7とが拾い出されて回路接続情報ツリーとなっている。波線で囲むグループ41では、同種の素子からなるPNPトランジスタ素子Q1〜Q5がグループ化されている。
【0068】
また、例えば図5に示すように、グランド配線32を0階層とし、そこから1階層、2階層、3階層、4階層・・と定められている。1階層に位置する素子として抵抗素子R1〜R6が拾い出されている。2階層に位置する素子としてNPNトランジスタ素子Q8〜Q13が拾い出されている。3階層に位置する素子としてP型MOSトランジスタ素子M1,M2と、NPNトランジスタ素子Q6,Q7と拾い出されている。4階層では、抵抗素子R7が拾い出され、電源供給配線31に接続されることが示されている。
【0069】
この回路接続情報ツリーにおいて、1階層では、抵抗素子R1〜R6のグループ44ができる。2階層では、NPNトランジスタ素子Q8〜Q13のグループ45ができる。3階層では、P型MOSトランジスタ素子M1,M2のグループ46と、NPNトランジスタ素子Q6,Q7のグループ47とができる。
【0070】
ステップST4では、上記のグループ化された各々の素子に対し、電源供給配線31以外の同一配線で接続されている素子、グランド配線32以外の同一配線で接続されている素子がそれぞれ選択され、グループをさらに細分化することが行われる。例えば図4に示したグループ41において、PNPトランジスタ素子Q1〜Q3では、PNPトランジスタ素子Q1とQ2はベース同士が接続され、PNPトランジスタ素子Q2とQ3はベースとコレクタが接続されている。また、PNPトランジスタ素子Q4とQ5では、ベース同士が接続されている。したがって、図4に示したグループ41は、図6に示すように、PNPトランジスタ素子Q1〜Q3のグループ50とPNPトランジスタ素子Q4、Q5のグループ51とに細分化される。
【0071】
同様に、図5に示したグループ45は、図7に示すように、NPNトランジスタ素子Q8〜Q11のグループ55とNPNトランジスタ素子Q12、Q13のグループ56とに細分化される。また、図5に示したグループ47では、NPNトランジスタ素子Q6とQ7の間には接続関係がないので、図7に示すように、分離される。
【0072】
ステップST5では、上記のように細分化された各素子グループにおいて、素子が共有されているグループ同士が結合される。ステップST6では、上記のように細分化された各素子グループを素子のペアリング制約として、回路接続情報記憶部4から読み出された回路接続情報に付加される。図8では、図6と図7に示す素子グループにおいて、素子が共有されているグループ同士が結合され、回路接続情報に付加された結果が示されている。
【0073】
図8において、グループ50,51,46,55,56,44が、設計制約(ペアリングを取る必要のある素子同士)と予測できる。ステップST7では、これらの設計制約が編集され、編集された設計制約の付加された回路接続情報が回路接続情報記憶部6に書き込まれる。
【0074】
以上のように、この実施の形態1によれば、自動配置部9に回路接続情報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、自動配置部9に供給する回路接続情報に設計制約として付加することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。
【0075】
また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設計の容易化が図れるようになる。
【0076】
実施の形態2.
図9は、この発明の実施の形態2であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図9では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態2に関わる部分を中心に説明する。
【0077】
図9に示すように、この実施の形態2では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部61が設けられている。設計制約予測抽出部61は、設計制約予測抽出部5の動作に加え、実施の形態1にて生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化し、この枝素子グループと、実施の形態1にて細分化された各グループにおいて素子が共有されているグループとを結合し、細分化された各グループおよび枝素子グループを素子のペアリング制約として回路接続情報に付加する動作を行うようになっている。
【0078】
次に、図9〜図12を参照して、設計制約予測抽出部61での動作を具体的に説明する。なお、図10は、図9に示す設計制約予測抽出部61の動作を説明するフローチャートである。図11は、図7に示した回路接続情報ツリーにおいて、グランド配線32から電源供給配線31に達した枝に存在する同一素子をグループ化した様子を示す図である。図12は、図6と図7に示す細分化したグループおよび図6と図7に示した回路接続情報ツリーにおいてグループ化された同一枝素子のグループを結合し、回路接続情報を付加した結果を示す図である。
【0079】
図10では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態2に関わる部分を中心に説明する。図10において、ステップST11では、ステップST2にて生成された2種類の回路接続情報ツリーにおいて、同一枝素子が検出され、グループ化される。すなわち、図6に示した回路接続情報ツリーにおいて、電源供給配線31からグランド配線32まで達した枝を検出し、その枝に存在する全ての同一種類の素子をグループ化する。また、図7に示した回路接続情報ツリーにおいて、グランド配線32から電源供給配線31まで達した枝を検出し、その枝に存在する全ての同一種類の素子をグループ化する。図11では、NPNトランジスタ素子Q10,Q6のグループ63と、NPNトランジスタ素子Q13,Q7のグループ64と、抵抗素子R6,R7のグループ65とが示されている。
【0080】
ステップST12では、ステップST4にて細分化された各グループおよびステップST11にてグループ化された各グループにおいて素子が共有されている グループが結合される。ステップST6では、ステップST4にて細分化された各グループおよびステップST11にてグループ化された各グループを素子のペア リング制約として、回路接続情報記憶部4から読み出された回路接続情報に付加されることになる。図12では、図6と図7と図11に示すグループにおいて、 素子が共有されているグループ同士が結合され、回路接続情報が付加された結果が示されている。
【0081】
図8と図12とを比較する。図12では、図8に示したグループ55に枝素子(PNPトランジスタ素子Q6)が加わってグループ66となっている。図8に示したグループ56に枝素子(PNPトランジスタ素子Q7)が加わってグループ67となっている。また、図8に示したグループ44に枝素子(抵抗素子R7)が加わってグループ68となっている。
【0082】
このように、実施の形態2によれば、電源供給配線とグランド配線間に渡る枝素子のグループも対象とすることができるので、実施の形態1よりもさらに多くの設計制約を予測することができるようになる。
【0083】
実施の形態3.
図13は、この発明の実施の形態3であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図13では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態3に関わる部分を中心に説明する。
【0084】
図13に示すように、この実施の形態3では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部71が設けられている。設計制約予測抽出部71は、設計制約予測抽出部5の動作に加え、実施の形態1にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子を検出し、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小抵抗値を持つ抵抗素子の直列接続情報に書き換える動作を行うようになっている。
【0085】
次に、図13〜図15を参照して、設計制約予測抽出部71での動作を具体的に説明する。なお、図14は、図13に示す設計制約予測抽出部71の動作を説明するフローチャートである。図15は、抵抗素子のグループにおいて各抵抗素子を最小抵抗値を持つ抵抗素子の直列接続で書き換える様子を示す図である。
【0086】
図14では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態3に関わる部分を中心に説明する。図14において、ステップST15では、ステップST5にて結合された各グループから抵抗素子のグループが選択され、その選択された抵抗素子のグループにおいて最小の抵抗値を持つ抵抗素子が検出される。そして、ステップST16では、その選択された抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることが行われる。したがって、ステップST6では、以上のようにして書き換えられた回路接続情報に前記素子のペアリング制約を付加することになる。
【0087】
図15を参照して、回路接続情報を書き換える動作を具体的に説明する。図15(a)に示すように、抵抗素子のグループ73は、4個の抵抗素子73a、73b、73c、73dで構成されている。4個の抵抗素子73a、73b、73c、73dの抵抗値は、この順に、20Ω、40Ω、40Ω、80Ωとなっている。抵抗素子73aが最小の抵抗値を持っている。
【0088】
そこで、図15(b)に示すように、抵抗素子73aはそのままで、他の抵抗素子73b、73c、73dの抵抗値が、抵抗素子73aの抵抗値の繰り返し接続の直列接続情報に書き換えられる。すなわち、抵抗素子73b、73cの抵抗値は、20Ω×2と書き換えられ、抵抗素子73dの抵抗値は、20Ω×4と書き換えられる。なお、実際には、最小抵抗値の抵抗素子以外の抵抗素子の抵抗値を最小抵抗値のみの繰り返し接続で実現できない場合がある。その場合には、最小抵抗値の繰り返し接続を可能な限り実行し、余りの抵抗値を直列接続情報に書き加えるようにする。
【0089】
このように、実施の形態3によれば、最小抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。なお、この実施の形態3では、実施の形態1への適用例を示したが、実施の形態2に対しても同様に適用できることはいうまでもない。
【0090】
実施の形態4.
図16は、この発明の実施の形態4であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図16では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態4に関わる部分を中心に説明する。
【0091】
図16に示すように、この実施の形態4では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部75が設けられている。設計制約予測抽出部75は、設計制約予測抽出部5の動作に加え、実施の形態1にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子を検出し、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大抵抗値値を持つ抵抗素子の並列接続情報に書き換える動作を行うようになっている。
【0092】
次に、図16〜図18を参照して、設計制約予測抽出部75での動作を具体的に説明する。なお、図17は、図16に示す設計制約予測抽出部の動作を説明するフローチャートである。図18は、抵抗素子のグループにおいて各抵抗素子を最大抵抗値を持つ抵抗素子の並列接続で書き換える様子を示す図である。
【0093】
図17では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態4に関わる部分を中心に説明する。図17において、ステップST21では、ステップST5にて結合された各グループから抵抗素子のグループが選択され、その選択された抵抗素子のグループにおいて最大の抵抗値を持つ抵抗素子が検出される。そして、ステップST22では、その選択された抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の他の抵抗素子の回路接続情報を最大の抵抗値を持つ抵抗素子の並列接続情報に書き換えることが行われる。したがって、ステップST6では、以上のようにして書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【0094】
図18を参照して、回路接続情報を書き換える動作を具体的に説明する。図18(a)に示すように、抵抗素子のグループ77は、4個の抵抗素子77a、77b、77c、77dで構成されている。4個の抵抗素子77a、77b、77c、77dの抵抗値は、この順に、20Ω、40Ω、40Ω、80Ωとなっている。抵抗素子77dが最大の抵抗値を持っている。
【0095】
そこで、図18(b)に示すように、抵抗素子77dはそのままで、他の抵抗素子77a、77b、77cの抵抗値が抵抗素子77dの抵抗値の並列接続として書き換えられる。すなわち、抵抗素子77b、77cの抵抗値は80Ω/2と書き換えられる。抵抗素子77aの抵抗値は80Ω/4と書き換えられる。なお、実際には、最大抵抗値の抵抗素子以外の抵抗素子の抵抗値を最大抵抗値の並列接続で実現できない場合がある。その場合には、最大抵抗値の並列接続を可能な限り実行し、余りの抵抗値を並列接続情報に書き加えるようにする。
【0096】
このように、実施の形態4によれば、最大抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。なお、この実施の形態4では、実施の形態1への適用例を示したが、実施の形態2に対しても同様に適用できることはいうまでもない。
【0097】
実施の形態5.
図19は、この発明の実施の形態5であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図19では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態5に関わる部分を中心に説明する。
【0098】
図19に示すように、この実施の形態5では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部81が設けられている。設計制約予測抽出部81は、設計制約予測抽出部5の動作に加え、実施の形態1にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を検出し、それ以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える動作を行うようになっている。
【0099】
次に、図19〜図21を参照して、設計制約予測抽出部81での動作を具体的に説明する。なお、図20は、図19に示す設計制約予測抽出部の動作を説明するフローチャートである。図21は、バイポーラ型トランジスタ素子のグループにおいて各トランジスタ素子を最小エミッタサイズを持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【0100】
図20では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態5に関わる部分を中心に説明する。図20において、ステップST25では、ステップST5にて結合された各グループからバイポーラ型トランジスタ素子(PNP,NPN)のグループが選択され、その選択されたバイポーラ型トランジスタ素子のグループにおいて最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子が検出される。そして、ステップST26では、その選択されたバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えることが行われる。したがって、ステップST6では、以上のようにして書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【0101】
図21を参照して、回路接続情報を書き換える動作を具体的に説明する。図21(a)に示すように、バイポーラ型トランジスタ素子のグループ83は、4個のNPNトランジスタ素子83a、83b、83c、83dで構成されている。4個のNPNトランジスタ素子83a、83b、83c、83dのエミッタサイズ値は、Sを基準のエミッタサイズとして、この順に、4×S、2×S、2×S、1×Sとなっている。NPNトランジスタ素子83dが最小のエミッタサイズ値を持っている。
【0102】
そこで、図21(b)に示すように、NPNトランジスタ素子83dはそのままで、他のNPNトランジスタ素子83a、83b、83cが、NPNトランジスタ素子83dの並列接続として書き換えられる。すなわち、NPNトランジスタ素子83aは、4個のNPNトランジスタ素子83dの並列接続に書き換えられる。NPNトランジスタ素子83b、83cは、それぞれ2個のNPNトランジスタ素子83dの並列接続に書き換えられる。
【0103】
このように、実施の形態5によれば、バイポーラ型トランジスタ素子について最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を基準とした設計制約を予測することができる。なお、この実施の形態5では、実施の形態1への適用例を示したが、実施の形態2〜4に対しても同様に適用できることはいうまでもない。
【0104】
実施の形態6.
図22は、この発明の実施の形態6であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図22では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態6に関わる部分を中心に説明する。
【0105】
図22に示すように、この実施の形態6では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部85が設けられている。設計制約予測抽出部85は、設計制約予測抽出部5の動作に加え、次の2つの動作を行うようになっている。これは、MOS型トランジスタ素子のグループを抵抗素子のグループとして利用する場合に行われる。
【0106】
第1は、実施の形態1にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つMOS型トランジスタ素子を検出し、それ以外のMOS型トランジスタ素子の回路接続情報を最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えることである。
【0107】
第2は、実施の形態1にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つMOS型トランジスタ素子を検出し、それ以外のMOS型トランジスタ素子の回路接続情報を最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることである。
【0108】
次に、図22〜図25を参照して、設計制約予測抽出部85での動作を具体的に説明する。なお、図23は、図22に示す設計制約予測抽出部の動作を説明するフローチャートである。図24は、MOS型トランジスタ素子のグループにおいてゲート長が等しい場合に各トランジスタ素子を最小ゲート幅を持つトランジスタ素子の並列接続で書き換える様子を示す図である。図25は、MOS型トランジスタ素子のグループにおいてゲート幅が等しい場合に各トランジスタ素子を最小ゲート長を持つトランジスタ素子の直列接続で書き換える様子を示す図である。
【0109】
図23では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態6に関わる部分を中心に説明する。図23において、ステップST31では、ステップST5にて結合された各グループからMOS型トランジスタ素子(PMOS,NMOS)のグループが選択され、その選択されたグループ内に存在するMOS型トランジスタ素子からゲート長値が検出され、等しいか否かが判定される。
【0110】
選択されたグループ内に存在する全てのMOS型トランジスタ素子のゲート長値が等しい場合には、ステップST31での判定は肯定(Yes)となり、ステップST32に進む。ステップST32では、選択されたグループ内に存在するMOS型トランジスタ素子の中で最小のゲート幅値を持つMOSトランジスタ素子が検出される。そして、ステップST33にて、それ以外のMOS型トランジスタ素子の回路接続情報を最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えることが行われ、ステップST6に進む。
【0111】
また、ステップST31において選択されたグループ内に存在する全てのMOS型トランジスタ素子のゲート長値が等しくない場合には、ステップST31での判定は否定(No)となり、ステップST34に進む。ステップST34では、選択されたグループ内に存在するMOS型トランジスタ素子からゲート幅値が検出され、等しいか否かが判定される。選択されたグループ内に存在するMOS型トランジスタ素子のゲート幅値が等しい場合には、ステップST34での判定は肯定(Yes)となり、ステップST35に進む。ステップST34での判定が否定(No)の場合は、ステップST6に進む。
【0112】
ステップST35では、選択されたグループ内に存在するMOS型トランジスタ素子の中で最小のゲート長値を持つMOSトランジスタ素子が検出される。そして、ステップST36にて、それ以外のMOS型トランジスタ素子の回路接続情報を最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることが行われ、ステップST6に進む。したがって、ステップST6では、以上のようにして回路接続情報が書き換えられる場合には、書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【0113】
図24,25を参照して、回路接続情報を書き換える動作を具体的に説明する。図24において、図24(a)に示すように、MOS型トランジスタ素子のグループ86は、2つのMOS型トランジスタ素子86a、86bで構成されている。2つのMOS型トランジスタ素子86a、86bは、ゲートおよびソースが共通接続され、MOS型トランジスタ素子86bは、ゲートとドレインが接続されている。
【0114】
MOS型トランジスタ素子86aは、ゲート長Lが0.25μm、ゲート幅Wが10μmである。MOS型トランジスタ素子86bは、ゲート長Lが0.25μm、ゲート幅Wが5μmである。すなわち、2つのMOS型トランジスタ素子86a、86bは、ゲート長が等しい。一方、ゲート幅は、MOS型トランジスタ素子86bの方が小さい。そこで、図24(b)に示すように、MOS型トランジスタ素子86bは、そのままで、MOS型トランジスタ素子86aがMOS型トランジスタ素子86bの並列接続として書き換えられる。
【0115】
なお、実際には、他のMOS型トランジスタ素子を最小ゲート幅を持つMOS型トランジスタ素子の並列接続で実現できない場合がある。その場合には、最小ゲート幅を持つMOS型トランジスタ素子の並列接続を可能な限り実行し、余りのゲート幅値をMOS型トランジスタ素子を並列接続情報に書き加えるようにする。
【0116】
また、図25において、図25(a)に示すように、MOS型トランジスタ素子のグループ87は、2つのMOS型トランジスタ素子87a、87bで構成されている。2つのMOS型トランジスタ素子87a、87bは、直列に接続され、共にゲートとドレインが接続されている。
【0117】
MOS型トランジスタ素子87aは、ゲート長Lが20μm、ゲート幅Wが0.5μmである。MOS型トランジスタ素子87bは、ゲート長Lが10μm、ゲート幅Wが0.5μmである。すなわち、2つのMOS型トランジスタ素子87a、87bは、ゲート幅が等しい。一方、ゲート長は、MOS型トランジスタ素子87bの方が小さい。そこで、図25(b)に示すように、MOS型トランジスタ素子87bは、そのままで、MOS型トランジスタ素子87aがMOS型トランジスタ素子87bの直列接続として書き換えられる。
【0118】
なお、実際には、他のMOS型トランジスタを最小ゲート長を持つMOS型トランジスタの直列接続で実現できない場合がある。その場合には、最小ゲート長を持つMOS型トランジスタ素子の直列接続を可能な限り実行し、余りのゲート長値をMOS型トランジスタ素子を直列接続情報に書き加えるようにする。
【0119】
このように、実施の形態6によれば、MOS型トランジスタ素子を抵抗素子として用いる場合の設計制約を回路接続情報から予測することができる。なお、この実施の形態6では、実施の形態1への適用例を示したが、実施の形態2〜5に対しても同様に適用できることはいうまでもない。
【0120】
実施の形態7.
図26は、この発明の実施の形態7であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図26では、図1に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態7に関わる部分を中心に説明する。
【0121】
図26に示すように、この実施の形態7では、図1に示した設計制約予測抽出部5に代えて設計制約予測抽出部91が設けられている。設計制約予測抽出部91には表示装置92が設けられている。設計制約予測抽出部91は、設計制約予測抽出部5の動作に加え、表示装置92に編集過程の設計制約を各グループ毎に色分け表示することを行うようになっている。
【0122】
次に、図27を参照して、設計制約予測抽出部91での動作を具体的に説明する。なお、図27は、図26に示す設計制約予測抽出部の動作を説明するフローチャートである。図27では、図2で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態7に関わる部分を中心に説明する。
【0123】
図27において、ステップST41では、ステップST7にて設計制約が付加された回路接続情報におけるグループ化された各素子のグループが、グループ毎に色分け表示される。
【0124】
このように、実施の形態7によれば、設計者は、容易に設計制約情報を目視で確認できるので、レイアウト設計に反映させることができ、レイアウト設計の容易化が図れるようになる。その一例が実施の形態8に示されている。なお、この実施の形態7では、実施の形態1への適用例を示したが、実施の形態2〜6に対しても同様に適用できることはいうまでもない。
【0125】
実施の形態8.
図28は、この発明の実施の形態8であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図28では、図26に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態8に関わる部分を中心に説明する。
【0126】
図28に示すように、この実施の形態8では、図26に示した設計制約予測抽出部91に代えて設計制約予測抽出部95が設けられている。設計制約予測抽出部95は、設計制約予測抽出部5の動作に加え、設計者が表示装置92の表示を見て抵抗素子のグループについて接続変更の指定があった場合に、その指定に従って、一度編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最小の抵抗値を持つ抵抗素子を検出し、それ以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子を検出し、それ以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとを行うようになっている。
【0127】
次に、図29を参照して、設計制約予測抽出部95での動作を具体的に説明する。なお、図29は、図28に示す設計制約予測抽出部95の動作を説明するフローチャートである。図29では、図27で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態8に関わる部分を中心に説明する。
【0128】
図29において、ステップST44では、ステップST41の処理で表示装置92に表示された抵抗素子グループに接続変更の指定があるか否かが判定される。指定がなければ、ステップST44の判定は否定(No)となり、ST52へ進む。指定があるとステップST44の判定は肯定(Yes)となり、ステップST45に進む。
【0129】
ステップST45では、ステップST7において編集された回路接続情報に中に抵抗素子グループが存在するか否かが判定される。抵抗素子グループが存在しなければ、ステップST45の判定は否定(No)となり、ST52へ進む。抵抗素子グループが存在すれば、ステップST45の判定は肯定(Yes)となり、ステップST46に進む。ステップST46では、ステップST44にて検出された設計者の指定内容が判断され、それに従ってステップST47とステップST48の何れかが起動される。
【0130】
ステップST47では、編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最小の抵抗値を持つ抵抗素子を検出し、ステップST49に進む。ステップST49では、その抵抗素子グループにおいて最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることが行われ、ステップST51に進む。
【0131】
一方、ステップST48では、編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最大の抵抗値を持つ抵抗素子を検出し、ステップST50に進む。ステップST50では、その抵抗素子グループにおいて最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることが行われ、ステップST51に進む。
【0132】
ステップST51では、上記のように書き換えられた回路接続情報が回路接続情報記憶部4から読み出された回路接続情報に付加される。ステップST52では、改めて設計制約が編集され、その編集された設計制約が付加された回路接続情報が回路接続情報記憶部6に書き込まれる。
【0133】
このように、この実施の形態8によれば、一度編集が終わった設計制約の中で抵抗素子グループについて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることや、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることを設計者が任意に選択することができる。したがって、アナログ回路からレイアウトを自動配置する場合に、抵抗素子を配置しやすい回路接続情報に容易に編集できるようになる。
【0134】
【発明の効果】
以上説明したように、この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第1回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化される、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。次いで、グループ結合手段にて、その細分化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、その細分化された各グループを素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第2回路接続情報記憶手段に書き込まれ、格納される。このように、設計制約を回路接続情報から自動的に予測して抽出し、それを回路接続情報に付加することができる。その結果、自動配置手段にて、第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。このように、自動配置手段に回路接続情報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、それを設計制約として付加した回路接続情報を自動配置手段に供給することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設計の容易化が図れるようになる。
【0136】
つぎの発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第1回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化されると、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。また、枝素子グループ化手段にて、その生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子がグループ化される。次いで、グループ結合手段にて、グループ細分化手段にて細分化された各グループおよび枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループが素子のペアリン グ制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第2回路接続情報記憶手段に書き込まれ、格納される。したがって、電源供給配線とグランド配線間に渡る枝素子のグループも対象とすることができるので、一層多くの設計制約を予測することができる。その結果、自動配置手段にて、第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。このように、自動配置手段に回路接続情 報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、それを設計制約として付加した回路接続情報を自動配置手段に供給することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設計の容易化が図れるようになる。
【0137】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子が検出され、その最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最小値を持つ抵抗素子の直列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、最小抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。
【0138】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子が検出され、その最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最大値を持つ抵抗素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、最大抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。
【0139】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、バイポーラ型トランジスタ素子について最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を基準とした設計制約を予測することができる。
【0140】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えることと、各MOS型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることの一方または双方が行われる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、MOS型トランジスタ素子を抵抗素子として用いる場合の設計制約を回路接続情報から予測することができる。
【0141】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、表示手段にて、編集手段にて編集された素子のペアリング制約がそれぞれのグループ毎に色分け表示される。したがって、設計者は、回路接続情報から予測抽出された設計制約の情報を目視で確認することができるので、レイアウト設計に反映させることができ、レイアウト設計の容易化が図れるようになる。
【0142】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、設計者が上記発明における表示手段での表示内容を見て抵抗素子のグループについて接続変更の指定を入力する場合に備え、判断手段にて、編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かが判断される。その結果、接続変更の指定入力があるときは、編集手段にて編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとが、指定入力の内容に従って選択し実行される。このように、一度編集が終わった設計制約の中で抵抗素子グループについて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることや、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることを設計者が任意に選択することができる。したがって、アナログ回路からレイアウトを自動配置する場合に、抵抗素子を配置しやすい回路接続情報に容易に編集できるようになる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図2】 図1に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図3】 図1に示す回路図記憶部に記憶されるアナログ回路図データの一例を示す図である。
【図4】 図3に示すアナログ回路図データから電源供給配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。
【図5】 図3に示すアナログ回路図データからグランド配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。
【図6】 図4に示すグループ化された素子に対し電源供給配線以外の同一配線で接続されている素子を細分化した様子を示す図である。
【図7】 図5に示すグループ化された素子に対しグランド配線以外の同一配線で接続されている素子を細分化した様子を示す図である。
【図8】 図6と図7に示す細分化したグループを結合し、回路接続情報を付加した結果を示す図である。
【図9】 この発明の実施の形態2であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図10】 図9に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図11】 図7に示した回路接続情報ツリーにおいて、グランド配線から電源供給配線に達した枝に存在する同一素子をグループ化した様子を示す図である。
【図12】 図6と図7に示す細分化したグループおよび図6と図7に示した回路接続情報ツリーにおいてグループ化された同一枝素子グループを結合し、回路接続情報を付加した結果を示す図である。
【図13】 この発明の実施の形態3であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図14】 図13に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図15】 抵抗素子のグループにおいて各抵抗素子を最小抵抗値を持つ抵抗素子の直列接続で書き換える様子を示す図である。
【図16】 この発明の実施の形態4であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図17】 図16に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図18】 抵抗素子のグループにおいて各抵抗素子を最大抵抗値を持つ抵抗素子の並列接続で書き換える様子を示す図である。
【図19】 この発明の実施の形態5であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図20】 図19に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図21】 バイポーラ型トランジスタ素子のグループにおいて各トランジスタ素子を最小エミッタサイズを持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【図22】 この発明の実施の形態6であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図23】 図22に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図24】 MOS型トランジスタのグループ素子においてゲート長が等しい場合に各トランジスタ素子を最小ゲート幅を持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【図25】 MOS型トランジスタ素子のグループにおいてゲート幅が等しい場合に各トランジスタを最小ゲート長を持つトランジスタ素子の直列接続で書き換える様子を示す図である。
【図26】 この発明の実施の形態7であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図27】 図26に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図28】 この発明の実施の形態8であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図29】 図28に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図30】 従来のアナログセルレイアウト設計装置の構成例を示すブロック図である。
【図31】 カレントミラー回路のレイアウト例を示す図である。
【符号の説明】
1 回路図作成部、2 回路図記憶部、3 回路接続情報抽出部、4 回路接続情報記憶部、5,61,71,75,81,85,91,95 設計制約予測抽出部、6 回路接続情報記憶部、7 レイアウトセル記憶部、8 プロセスデザインルール記憶部、9 自動配置部、10 配置後レイアウト記憶部、11 自動配線部、12 最終レイアウト記憶部、92 表示装置。
Claims (8)
- アナログ回路図を作成する回路図作成手段と、
前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、
前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、
前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第1回路接続情報記憶手段と、
前記第1回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、
前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第2回路接続情報記憶手段と、
前記第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自 動配置手段と、
前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段と
を備え、
前記設計制約予測抽出手段は、
前記第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、
前記ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報 ツリー生成手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、
前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、
前記グループ細分化手段にて細分化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、
前記グループ細分化手段にて細分化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、
前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第2回路接続情報記憶手段に書き込む編集手段と
を備えたことを特徴とするアナログセルレイアウト設計装置。 - アナログ回路図を作成する回路図作成手段と、
前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、
前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、
前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第1回路接続情報記憶手段と、
前記第1回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、
前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第2回路接続情報記憶手段と、
前記第2回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、
前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段と
を備え、
前記設計制約予測抽出手段は、
前記第1回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、
前記ノード名が指定された電源供給配線を起点とするP型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするN型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、
前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化する枝素子グループ化手段と、
前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグルー プを結合するグループ結合手段と、
前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループを素子のペアリング制約として前記回 路接続情報に付加する設計制約付加手段と、
前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第2回路接続情報記憶手段に書き込む編集手段と
を備えたことを特徴とするアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小 値を持つ抵抗素子の直列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項1または2に記載のアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項1〜3のいずれか一つに記載のアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を前記最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項1〜4のいずれか一つに記載のアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおけるMOS型トランジスタ素子のグループにおいて、各MOS型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つMOS型トランジスタ素子の並列接続情報に書き換えることと、各MOS型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つMOS型トランジスタ素子以外のMOS型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つMOS型トランジスタ素子の直列接続情報に書き換えることとの一方または双方を行う 回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項1〜5のいずれか一つに記載のアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記編集手段にて編集された前記素子のペアリング制約をそれぞれのグループ毎に色分け表示する表示手段
を備えたことを特徴とする請求項1〜6のいずれか一つに記載のアナログセルレイアウト設計装置。 - 前記設計制約予測抽出手段は、さらに、
前記編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かを判断する判断手段と、
前記判断手段の判断結果、前記接続変更の指定入力があるとき、前記編集手段にて編集された前記素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換えることとを、前記指定入力の内容に従って選択し実行する回路接続情報書換手段と
を備えたことを特徴とする請求項7に記載のアナログセルレイアウト設計装置。
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