JP4586841B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4586841B2 JP4586841B2 JP2007267359A JP2007267359A JP4586841B2 JP 4586841 B2 JP4586841 B2 JP 4586841B2 JP 2007267359 A JP2007267359 A JP 2007267359A JP 2007267359 A JP2007267359 A JP 2007267359A JP 4586841 B2 JP4586841 B2 JP 4586841B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- film transistor
- gas
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000010408 film Substances 0.000 claims description 104
- 239000007789 gas Substances 0.000 claims description 38
- 238000001312 dry etching Methods 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 21
- 229910052731 fluorine Inorganic materials 0.000 claims description 21
- 239000011737 fluorine Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 16
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 29
- 238000000034 method Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010792 warming Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000005431 greenhouse gas Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
この発明は薄膜トランジスタの製造方法に関する。
例えば、従来の薄膜トランジスタには、逆スタガ型のものがある（例えば、特許文献１参照）。この薄膜トランジスタでは、基板の上面にゲート電極が設けられている。ゲート電極を含む基板の上面にはゲート絶縁膜が設けられている。ゲート電極上におけるゲート絶縁膜の上面には真性アモルファスシリコンからなる半導体薄膜が設けられている。半導体薄膜の上面両側にはｎ型アモルファスシリコンからなるオーミックコンタクト層が設けられている。各オーミックコンタクト層の上面にはソース電極およびドレイン電極が設けられている。
ところで、上記従来の薄膜トランジスタにおけるオーミックコンタクト層および半導体薄膜の形成方法では、ゲート絶縁膜の上面に成膜された真性アモルファスシリコン膜（半導体薄膜形成用膜）およびｎ型アモルファスシリコン膜（オーミックコンタクト層形成用膜）を連続してドライエッチングしている。この場合、エッチングガスとしてはＳＦ6（六フッ化イオウ）ガスを用いている（特許文献１の第１３０段落）。
しかしながら、上記従来のドライエッチング方法で使用するエッチングガスとしてのＳＦ6は、近年、地球温暖化の一因として問題視されるようになってきており、したがってこれに替わる代替ガスの選択が重要な課題となっている。
そこで、この発明は、窒化シリコン膜上に形成された半導体薄膜を含む薄膜トランジスタの製造方法において、ＳＦ6等の地球温暖化の一因となるガスを用いずに、窒化シリコン膜をストッパーとして、アモルファスシリコン等の半導体薄膜を良好にドライエッチングすることができる薄膜トランジスタの製造方法を提供することを目的とする。
請求項１に記載の発明は、窒化シリコン膜上に形成された半導体薄膜を含む薄膜トランジスタの製造方法において、フッ素ガスおよび塩素ガスを含む混合ガスを用いた平行平板型のカソードカップリングによるドライエッチングにより前記窒化シリコン膜をストッパーとして前記半導体薄膜をドライエッチングすることを特徴とする薄膜トランジスタの製造方法である。
請求項２に記載の発明は、請求項１に記載の発明において、前記混合ガスはさらに不活性ガスを含むことを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記不活性ガスは窒素を含むことを特徴とするものである。
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜１０であることを特徴とするものである。
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜２０であることを特徴とするものである。
請求項６に記載の発明は、請求項１〜５の何れか一項に記載の発明において、前記ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記混合ガスはさらに不活性ガスを含むことを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記不活性ガスは窒素を含むことを特徴とするものである。
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜１０であることを特徴とするものである。
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜２０であることを特徴とするものである。
請求項６に記載の発明は、請求項１〜５の何れか一項に記載の発明において、前記ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とするものである。
この発明によれば、窒化シリコン膜上に形成された半導体薄膜を含む薄膜トランジスタの製造方法において、フッ素ガスおよび塩素ガスを含む混合ガスを用いた平行平板型のドライエッチングによりアモルファスシリコン等の半導体薄膜を窒化シリコン膜をストッパーとしてドライエッチングすることにより、ＳＦ6等の地球温暖化の一因となるガスを用いずに、アモルファスシリコン等のシリコン膜を良好にドライエッチングすることができる。
図１はこの発明のドライエッチング方法を含む製造方法により製造された薄膜トランジスタパネルの一例の断面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１の上面の所定の箇所にはクロム等からなるゲート電極２が設けられている。ゲート電極２を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜３が設けられている。
ゲート電極２上におけるゲート絶縁膜３の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４が設けられている。半導体薄膜４の上面の所定の箇所には窒化シリコンからなるチャネル保護膜５が設けられている。チャネル保護膜５の上面両側およびその両側における半導体薄膜４の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層６、７が設けられている。オーミックコンタクト層６、７の各上面にはクロム等からなるソース電極８およびドレイン電極９が設けられている。
ここで、ゲート電極２、ゲート絶縁膜３、半導体薄膜４、チャネル保護膜５、オーミックコンタクト層６、７、ソース電極８およびドレイン電極９により、逆スタガ型でチャネル保護膜型の薄膜トランジスタ１０が構成されている。
薄膜トランジスタ１０を含むゲート絶縁膜３の上面には窒化シリコンからなるオーバーコート膜１１が設けられている。ソース電極８の所定の箇所に対応する部分におけるオーバーコート膜１１にはコンタクトホール１２が設けられている。オーバーコート膜１１の上面の所定の箇所にはＩＴＯからなる画素電極１３がコンタクトホール１２を介してソース電極８に接続されて設けられている。
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の所定の箇所に、スパッタ法により成膜されたクロム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２を形成する。
次に、ゲート電極２を含むガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁膜３、真性アモルファスシリコン膜（半導体薄膜形成用膜）２１および窒化シリコン膜（チャネル保護膜形成用膜）２２を連続して成膜する。次に、窒化シリコン膜２２の上面のチャネル保護膜形成領域に、印刷法等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２３を形成する。
次に、レジスト膜２３をマスクとして窒化シリコン膜２２をドライエッチングすると、レジスト膜２３下以外の領域における窒化シリコン膜２２が除去され、図３に示すように、レジスト膜２３下にチャネル保護膜５が形成される。次に、レジスト膜２３を剥離する。
次に、図４に示すように、チャネル保護膜５を含む真性アモルファスシリコン膜２１の上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコン膜（オーミックコンタクト層形成用膜）２４を成膜する。次に、ｎ型アモルファスシリコン膜２４の上面に、スパッタ法により、クロム等からなるソース・ドレイン電極形成用膜２５を成膜する。
次に、ソース・ドレイン電極形成用膜２５の上面のソース電極形成領域およびドレイン電極形成領域に、印刷法等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２６、２７を形成する。
次に、レジスト膜２６、２７をマスクとしてソース・ドレイン電極形成用膜２５をウェットエッチングすると、レジスト膜２６、２７下以外の領域におけるソース・ドレイン電極形成用膜２５が除去され、図５に示すように、レジスト膜２６、２７下にソース電極８およびドレイン電極９が形成される。
次に、レジスト膜２６、２７およびチャネル保護膜５をマスクとしてｎ型アモルファスシリコン膜２４および真性アモルファスシリコン膜２１を連続して後述の如くドライエッチングすると、レジスト膜２６、２７下以外の領域におけるｎ型アモルファスシリコン膜２４が除去され、且つ、レジスト膜２６、２７およびチャネル保護膜５下以外の領域における真性アモルファスシリコン膜２１が除去され、図６に示すように、ソース電極８およびドレイン電極９下にオーミックコンタクト層６、７が形成され、且つ、オーミックコンタクト層６、７およびチャネル保護膜５下に半導体薄膜４が形成される。次に、レジスト膜２６、２７を剥離する。
次に、図１に示すように、薄膜トランジスタ１０を含むゲート絶縁膜３の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１１を成膜する。次に、オーバーコート膜１１の所定の箇所に、フォトリソグラフィ法により、コンタクトホール１２を形成する。
次に、オーバーコート膜１１の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１３をコンタクトホール１２を介してソース電極８に接続させて形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。
次に、上記製造方法においてドライエッチングを行なうためのドライエッチング装置の一例について、図７に示す概略構成図を参照して説明する。このドライエッチング装置は、平行平板型であり、反応容器３１を備えている。反応容器３１内の下部には下部電極３２が設けられ、上部には上部電極３３が設けられている。この場合、下部電極３２は高周波電源３４に接続され、上部電極３３は接地されている。下部電極３２の上面には被加工物３５が載置されるようになっている。反応容器３１の下部の所定の箇所は配管３６を介して真空ポンプ３７に接続されている。
反応容器３１の上部中央部にはガス導入管３８が上部電極３３の中央部を貫通して設けられている。ガス導入管３６は共通配管３９に接続されている。共通配管３９には第１、第２の配管４０、４１が接続されている。第１、第２の配管４０、４１には第１、第２の電磁弁４２、４３および第１、第２のマスフローコントローラ４４、４５が介在されている。第１、第２の配管４０、４１の各先端部にはボンベ等からなるフッ素ガス供給源４６および塩素ガス供給源４７が接続されている。
次に、上記構成のドライエッチング装置を用いて、下部電極３２の上面に載置された被加工物３５が図５に示す状態にあり、窒化シリコンからなるゲート絶縁膜３上のｎ型アモルファスシリコン膜２４および真性アモルファスシリコン膜２１を連続してドライエッチングする場合について説明する。まず、真空ポンプ３７の駆動により、反応容器３１内のガスを排出し、反応容器３１内の圧力を１０Ｐａとした。
次に、第１、第２の電磁弁４２、４３を開弁し、フッ素ガス供給源４６および塩素ガス供給源４７から供給されるフッ素ガスおよび塩素ガスの混合ガスをガス導入管３８から反応容器３１内に導入する。この場合、第１、第２のマスフローコントローラ４４、４５によりフッ素ガスおよび塩素ガスの各流量を調整し、フッ素ガスの流量を１００ｓｃｃｍとし、塩素ガスの流量を１００〜１０００ｓｃｃｍとした。また、高周波電源３４から１３．５６ＭＨｚの高周波電力７００Ｗを印加した。
すると、レジスト膜２７、２８およびチャネル保護膜５下以外の領域におけるｎ型アモルファスシリコン膜２４および真性アモルファスシリコン膜２１が連続してドライエッチングされて除去され、そのエッチングレートは約１５００Å／ｍｉｎであった。この場合、真性アモルファスシリコン膜２１が完全に除去されると、下地の窒化シリコンからなるゲート絶縁膜３が露出され、この露出されたゲート絶縁膜３がある程度ドライエッチングされて除去されるが、そのエッチングレートは約４００Å／ｍｉｎであった。したがって、この場合の選択比は約４倍であり、実用可能である。しかも、フッ素ガスの温暖化係数はゼロであり、温暖化ガスの排出量の抑制に大きく寄与することができる。
なお、フッ素ガス供給源４６は、窒素、ヘリウム、ネオン、アルゴン等の不活性ガスのいずれか１種または複数種のガスで希釈された希釈フッ素ガスを供給するものであってもよい。例えば、窒素ガスで２０ｖｏｌ％に希釈された希釈フッ素ガスの流量を５００ｓｃｃｍ（フッ素ガスのみの流量は１００ｓｃｃｍ）とし、塩素ガスの流量を１００〜１０００ｓｃｃｍとしてもよい。
また、フッ素ガス供給源４６とは別に不活性ガス供給源を設けるようにしてもよい。また、上記のいずれの場合でも、フッ素ガスに対する塩素ガスの流量比は１〜１０であるが、１〜２０の範囲内であればよい。さらに、反応容器３１内の圧力は１〜１００Ｐａの範囲内であればよい。
ところで、図７に示すドライエッチング装置では、被加工物３５が載置される下部電極３２に高周波を印加して、接地された上部電極３３側つまりカソード側の陰極降下電圧を発生しやすくし、放電によって発生したイオンを反応に利用したものであり、反応性イオンエッチング（ＲＩＥ）と呼ばれており、カソードカップリングによるドライエッチングである。
このカソードカップリングによるドライエッチングでは、サイドエッチングの少ない異方性エッチングが可能である。しかしながら、カソードカップリングによるドライエッチングでは、カソード側の陰極降下電圧によるイオン衝撃がトランジスタ特性にダメージを与えることがある。そこで、次に、イオンダメージを低減することができる場合について説明する。
図８はドライエッチング装置の他の例の概略構成図を示す。このドライエッチング装置において、図７に示すドライエッチング装置と異なる点は、下部電極３２を接地し、上部電極３３を高周波電源３４に接続した点である。したがって、このドライエッチング装置では、アノードカップリングによるドライエッチングが行なわれ、カソードカップリングによるドライエッチングの場合と比較して、イオンダメージを低減することができる。
そして、アノードカップリングによるドライエッチングの場合とカソードカップリングによるドライエッチングの場合とにおけるトランジスタ特性（Ｖｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性）を調べたところ、図９に示す結果が得られた。図９から明らかなように、実線で示すアノードカップリングの場合では、点線で示すカソードカップリングの場合と比較して、立上り部分のコブがなくなり、トランジスタ特性が改善されている。
ところで、このドライエッチング装置において、エッチング条件を上記の場合と同じとし、すなわち、反応容器３１内の圧力を１０Ｐａとし、フッ素ガスの流量を１００ｓｃｃｍとし、塩素ガスの流量を１００〜１０００ｓｃｃｍと、高周波電源３４から１３．５６ＭＨｚの高周波電力７００Ｗを印加したところ、ｎ型アモルファスシリコン膜２４および真性アモルファスシリコン膜２１のエッチングレートは約１５００Å／ｍｉｎであり、下地の窒化シリコンからなるゲート絶縁膜３のエッチングレートは約５００Å／ｍｉｎであった。したがって、この場合の選択比は約３倍であり、実用可能である。
なお、上記実施形態では、アモルファスシリコンを用いた薄膜トランジスタにおいて、窒化シリコンからなるゲート絶縁膜３の上面に成膜された真性アモルファスシリコン膜２１およびｎ型アモルファスシリコン膜２４をドライエッチングする場合について説明したが、これに限定されるものではない。
例えば、多結晶シリコンを用いた薄膜トランジスタにおいて、窒化シリコン膜の上面に成膜された多結晶シリコン膜をドライエッチングするようにしてもよい。また、シリコンを用いた薄膜ダイオード(ＴＥＤ：Thin Eilm Diode)において、窒化シリコン膜の上面に成膜されたシリコン膜をドライエッチングするようにしてもよい。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
５ チャネル保護膜
６、７ オーミックコンタクト層
８ ソース電極
９ ドレイン電極
１０ 薄膜トランジスタ
１１ オーバーコート膜
１２ コンタクトホール
１３ 画素電極
２１ 真性アモルファスシリコン膜
２２ 窒化シリコン膜
２３ レジスト膜
２４ ｎ型アモルファスシリコン膜
２５ ソース・ドレイン電極形成用膜
２６、２７ レジスト膜
３１ 反応容器
３２ 下部電極
３３ 上部電極
３４ 高周波電源
３５ 被加工物
３７ 真空ポンプ
３８ ガス導入管
４２、４３ 電磁弁
４４、４５ マスフローコントローラ
４６ フッ素ガス供給源
４７ 塩素ガス供給源
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
５ チャネル保護膜
６、７ オーミックコンタクト層
８ ソース電極
９ ドレイン電極
１０ 薄膜トランジスタ
１１ オーバーコート膜
１２ コンタクトホール
１３ 画素電極
２１ 真性アモルファスシリコン膜
２２ 窒化シリコン膜
２３ レジスト膜
２４ ｎ型アモルファスシリコン膜
２５ ソース・ドレイン電極形成用膜
２６、２７ レジスト膜
３１ 反応容器
３２ 下部電極
３３ 上部電極
３４ 高周波電源
３５ 被加工物
３７ 真空ポンプ
３８ ガス導入管
４２、４３ 電磁弁
４４、４５ マスフローコントローラ
４６ フッ素ガス供給源
４７ 塩素ガス供給源
Claims (6)
- 窒化シリコン膜上に形成された半導体薄膜を含む薄膜トランジスタの製造方法において、フッ素ガスおよび塩素ガスを含む混合ガスを用いた平行平板型のカソードカップリングによるドライエッチングにより前記窒化シリコン膜をストッパーとして前記半導体薄膜をドライエッチングすることを特徴とする薄膜トランジスタの製造方法。
- 請求項１に記載の発明において、前記混合ガスはさらに不活性ガスを含むことを特徴とする薄膜トランジスタの製造方法。
- 請求項２に記載の発明において、前記不活性ガスは窒素を含むことを特徴とする薄膜トランジスタの製造方法。
- 請求項１〜３の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜１０であることを特徴とする薄膜トランジスタの製造方法。
- 請求項１〜４の何れか一項に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は１〜２０であることを特徴とする薄膜トランジスタの製造方法。
- 請求項１〜５の何れか一項に記載の発明において、前記ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007267359A JP4586841B2 (ja) | 2007-05-30 | 2007-10-15 | 薄膜トランジスタの製造方法 |
| KR1020080049046A KR101009835B1 (ko) | 2007-05-30 | 2008-05-27 | 박막트랜지스터의 제조방법 |
| US12/154,947 US20080299778A1 (en) | 2007-05-30 | 2008-05-28 | Silicon film dry etching method |
| TW097119800A TWI376744B (en) | 2007-05-30 | 2008-05-29 | Silicon film dry etching method |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007143027 | 2007-05-30 | ||
| JP2007267359A JP4586841B2 (ja) | 2007-05-30 | 2007-10-15 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009184287A Division JP2010004058A (ja) | 2007-05-30 | 2009-08-07 | シリコン膜のドライエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009010310A JP2009010310A (ja) | 2009-01-15 |
| JP4586841B2 true JP4586841B2 (ja) | 2010-11-24 |
Family
ID=40106827
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007267359A Expired - Fee Related JP4586841B2 (ja) | 2007-05-30 | 2007-10-15 | 薄膜トランジスタの製造方法 |
| JP2009184287A Pending JP2010004058A (ja) | 2007-05-30 | 2009-08-07 | シリコン膜のドライエッチング方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009184287A Pending JP2010004058A (ja) | 2007-05-30 | 2009-08-07 | シリコン膜のドライエッチング方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (2) | JP4586841B2 (ja) |
| KR (1) | KR101009835B1 (ja) |
| CN (1) | CN101315889A (ja) |
| TW (1) | TWI376744B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9324576B2 (en) | 2010-05-27 | 2016-04-26 | Applied Materials, Inc. | Selective etch for silicon films |
| JP5514162B2 (ja) * | 2011-07-22 | 2014-06-04 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP6772820B2 (ja) | 2016-12-22 | 2020-10-21 | 日亜化学工業株式会社 | 再生基板の製造方法及び発光素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190470A (ja) * | 2000-12-22 | 2002-07-05 | Shibaura Mechatronics Corp | エッチング装置 |
| JP2004098245A (ja) * | 2002-09-11 | 2004-04-02 | Tokyo Electron Ltd | 基板処理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558995B2 (ja) * | 1992-07-14 | 1996-11-27 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
-
2007
- 2007-10-15 JP JP2007267359A patent/JP4586841B2/ja not_active Expired - Fee Related
-
2008
- 2008-05-27 KR KR1020080049046A patent/KR101009835B1/ko not_active IP Right Cessation
- 2008-05-29 TW TW097119800A patent/TWI376744B/zh active
- 2008-05-30 CN CNA2008100998563A patent/CN101315889A/zh active Pending
-
2009
- 2009-08-07 JP JP2009184287A patent/JP2010004058A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190470A (ja) * | 2000-12-22 | 2002-07-05 | Shibaura Mechatronics Corp | エッチング装置 |
| JP2004098245A (ja) * | 2002-09-11 | 2004-04-02 | Tokyo Electron Ltd | 基板処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009010310A (ja) | 2009-01-15 |
| KR101009835B1 (ko) | 2011-01-19 |
| JP2010004058A (ja) | 2010-01-07 |
| TWI376744B (en) | 2012-11-11 |
| KR20080106026A (ko) | 2008-12-04 |
| TW200901315A (en) | 2009-01-01 |
| CN101315889A (zh) | 2008-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5062558B2 (ja) | アクティブマトリクス基板の製造方法 | |
| KR20200140388A (ko) | 패터닝을 위한 고품질 c 막들의 펄스형 플라즈마(dc/rf) 증착 | |
| JP4596287B2 (ja) | シリコンを含む膜のドライエッチング方法 | |
| JP4925314B2 (ja) | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 | |
| JP4586841B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR20200006949A (ko) | 비아 프로파일 제어용의 ald (원자층 성막) 라이너 및 연관 용례 | |
| JP5101059B2 (ja) | 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 | |
| JP5299245B2 (ja) | モリブデン系金属膜上の絶縁膜のドライエッチング方法および薄膜トランジスタパネルの製造方法 | |
| JP5454411B2 (ja) | シリコンを含む膜のドライエッチング方法 | |
| Kuo et al. | Back channel etch chemistry of advanced a-Si: H TFTs | |
| JP2010177708A (ja) | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 | |
| US20080299778A1 (en) | Silicon film dry etching method | |
| US20230360925A1 (en) | Method For Etching High Aspect Ratio Features Within A Dielectric Using A Hard Mask Stack Having Multiple Hard Mask Layers | |
| US20080124914A1 (en) | Method of fabricating flash memory device | |
| JP2004146442A (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| US20080081475A1 (en) | Method for forming pattern in semiconductor device | |
| KR20090068588A (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR20080101394A (ko) | 반도체 소자의 패턴 형성 방법 | |
| JPH07130717A (ja) | シリコン酸化膜上のシリコン系材料のエッチング方法 | |
| JP2011077209A (ja) | レジスト膜の除去方法および表示装置の製造方法 | |
| KR20040067017A (ko) | 반도체소자의 살리사이드 형성방법 | |
| KR20050079311A (ko) | 반도체 장치의 비트 라인 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090807 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100510 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100601 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100810 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100823 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |