JP4573490B2

JP4573490B2 - Reverse blocking IGBT and manufacturing method thereof

Info

Publication number: JP4573490B2
Application number: JP2002009896A
Authority: JP
Inventors: 学武井
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-01-18
Filing date: 2002-01-18
Publication date: 2010-11-04
Anticipated expiration: 2022-01-18
Also published as: JP2003218354A

Description

【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに用いられる逆阻止型ＩＧＢＴなどの半導体装置およびその製造方法に関する。ここでＩＧＢＴは絶縁ゲート型バイポーラトランジスタのことである。
【０００２】
【従来の技術】
図１１で示されるプレーナゲート型ＮＰＴ（ノンパンチスルー）−ＩＧＢＴは、ｎ形ＦＺ（フローティングゾーン）ウェハにｐベース領域５２、端部耐圧構造の１構成要素のチャネルストッパーであるｐ⁺領域６０、ゲート酸化膜５６、ゲート電極５４、ｎ⁺エミッタ領域５３およびエミッタ電極５８等の表面構造を形成した後に、裏面を所定の厚さに削り、１μｍ程度の厚さのｐ⁺コレクタ領域５５およびコレクタ電極５９を形成して製造される。裏面のｐ⁺コレクタ領域５５を形成するためのｐ形不純物の活性化処理温度は、表面に形成済みのアルミニウムのエミッタ電極５８が溶融しないように低温度で行う必要がある。また各耐圧クラスに応じて図示しない適切なエッジターミネーション構造（端部耐圧構造）が外周部に付加される。ここでは、ｐ⁺領域６０間の１セル（ｐベース領域５２）のみを図示してあるが、通常は複数のセル構造（ｐベース領域５２）がｐ⁺領域６０間に存在する。
【０００３】
コレクタ電極５９に正電圧を印加した状態で、ゲート電極に正電圧を印加すると、ゲート電極下のｐベース領域５２にチャネルが形成されてｎ^-ドリフト領域５１中を電子電流が流れる。電子がｐ⁺コレクタ領域５５に到達するとホールがｎ^-ドリフト領域５１に注入され、ｎ^-ドリフト領域５１は高注入状態となり、伝導度変調を起こして、抵抗が激減する。このため低オン電圧が実現される。
【０００４】
コレクタ電極５９に正電圧を印加（順バイアス）し、ゲート電極５４に電圧を印加しない状態では、空乏領域がｐベース領域５２とｎ^-ドリフト領域５１のｐｎ接合からｎ^-ドリフト領域５１側に伸びる。また、空乏層はシリコン表面に形成される耐圧構造部で終端されるので、順方向電圧を確実に阻止できる。
一方、コレクタ電極５９に負電圧を印加（逆バイアス）すると、空乏領域がｐ⁺コレクタ領域５５とｎ^-ドリフト領域５１のｐｎ接合から伸びるが、このｐｎ接合は、デバイスの側面に露出しており、空乏領域はむき出しのデバイス側面に沿っても形成されるため、発生電流（もれ電流）が極めて大きくなり、逆耐圧が低下する。
【０００５】
またデバイス側面はパッシベーション処理していないために、長期間デバイスを使用すると逆方向耐圧が変化するといった信頼性上の問題が存在する。従って図１１のような、従来のＩＧＢＴでは十分な逆方向耐圧が保証できない。つぎに、この逆方向耐圧を保証する従来の逆阻止型ＩＧＢＴについて説明する。
図１２で示されるプレーナゲート構造の逆阻止型ＩＧＢＴは、エピタキシャル成長基板（エピタキシャルウエハ）を用いて製作されたものである。数百μｍの厚みを有する高濃度ｐ形基板６５上にｎ^-エピタキシャル領域６１ａを成長させ、活性領域を囲むように選択的に深いｐ⁺領域８５（分離拡散領域：側面のｐ⁺コレクタ領域となる）を形成し、ｐベース領域６２、ゲート酸化膜６６、ゲート電極６４、ｎ⁺エミッタ領域６３およびエミッタ電極６８等の表面構造を形成し、電子線等のライフタイムキラーを導入して製造される。デバイス側面が高濃度のｐ⁺領域８５と基板６５（裏面のｐ⁺コレクタ領域となる）で囲まれているので、逆電圧を印加した際にも空乏領域がデバイス側面に現れることはないため、十分な逆耐圧を得ることが可能となる。
【０００６】
この逆阻止形ＩＧＢＴを図１３のように逆並列に接続すると、双方向の電流を制御でき、双方向の印加電圧にも耐えられる、双方向デバイスとして機能する。尚、図中、Ｔ１、Ｔ２は主端子、Ｇ１、Ｇ２はゲート端子、Ｅ１、Ｅ２はエミッタ端子である。双方向デバイスを交流−交流変換器に応用すると、直接変換が可能になり、従来のコンバータ＋コンデンサ＋インバータで構成される変換回路と比べて装置のサイズが縮小化され、コストダウンが可能になる。また双方向デバイスを構成する逆阻止型ＩＧＢＴは、ＩＧＢＴとしての機能は勿論のこと、正のゲート電圧を印加しているときは、後述するようにダイオード（還流ダイオード）としての機能も有する。
【０００７】
図１４に示されるプレーナゲート構造の逆阻止型ＩＧＢＴは、ＦＺ基板（ＦＺウエハ）を用いて製作されたものである。ｎ形ＦＺウェハの表面および裏面から深いｐ⁺領域９５（分離拡散領域：側面のｐ⁺コレクタ領域となる）を形成し、同時に裏面から深いｐ⁺領域を拡散形成し裏面のｐ⁺コレクタ領域７５とし、その後表面にｐベース領域７２、ゲート酸化膜７６、ゲート電極７４、ｎ⁺エミッタ領域７３およびエミッタ電極７８等の表面構造を形成する。この素子に、電子線等のライフタイムキラーを導入しても、十分な逆方向耐圧を確保できる。
【０００８】
これらの逆阻止型ＩＧＢＴにおいて、エピタキシャルウエハを用いて裏面のｐ⁺コレクタ領域６５を形成する場合も、ＦＺウエハを用いて裏面のｐ⁺コレクタ領域７５を熱拡散で形成する場合も、裏面のｐ⁺コレクタ領域６５、７５の厚みは数十μｍから数百μｍとなる。このように裏面のｐ⁺コレクタ領域６５、７５が厚くなると、オン電流を流したとき、裏面のコレクタ領域内での電圧降下が大きくなるため、この電圧降下を低く抑えるために、裏面のｐ⁺コレクタ領域６５、７５の不純物ピーク濃度を１０¹⁸ｃｍ^-3を超える濃度にして、裏面のｐ⁺コレクタ領域６５、７５内での電圧降下を極力小さくする必要がある。
【０００９】
【発明が解決しようとする課題】
しかし、裏面のｐ⁺コレクタ領域６５、７５の不純物濃度が高くなると、ｎ^-ドリフト領域６１、７１への正孔のキャリア注入量が多くなり、この正孔を中和するように電子密度も増加する。この電子密度は、図１５の実線Ａで示すように、裏面のｐ⁺コレクタ領域６５、７５とｎ^-ドリフト領域６１、７１のｐｎ接合付近のｎ^-ドリフト領域で大きくなり、この箇所に過剰キャリアが蓄積する。これはダイオード動作時（ＦＷＤ動作時）のアノード側（ＩＧＢＴのコレクタ側）偏重のキャリア分布となることを意味する。このようなアノード側（コレクタ側）偏重のキャリア分布をしていると、ＩＧＢＴ動作時のターンオフ時には、空乏領域はｎ^-ドリフト領域７１とｐベース領域７２の表面ｐｎ接合から伸びて蓄積キャリアを掃き出していくので、コレクタ側のキャリアは空乏領域が十分伸びた段階、すなわち高電圧が印加された状態で掃き出される。従ってコレクタ側の蓄積キャリアはエミッタ側のキャリアと比べてより大きなターンオフ損失を発生する。このためコレクタ側偏重のキャリア分布を有する従来の逆阻止型ＩＧＢＴは、ターンオフ損失が大きい。
【００１０】
また、ダイオード動作時の逆回復過程では、アノード側（ＩＧＢＴのコレクタ側）から伸びる空乏領域によって蓄積過剰キャリアが掃き出されるため、アノード側のキャリア量が多いと逆回復ピーク電流が大きくなり、ハードリカバリーになる。
つまり、この逆阻止型ＩＧＢＴは、ゲート電極に正電圧を印加し続けると、印加している期間は、ｐ⁺コレクタ領域６５、７５がアノードで、ｎ⁺エミッタ領域６３、７３がカソードのダイオード（還流ダイオード）として働く。前記のように、ｎ^-ドリフト領域６１、７１のコレクタ領域側に過剰キャリアが蓄積していると、このダイオードの逆回復動作で、大きな逆回復電流が流れる。
【００１１】
この逆回復電流の大きさは、前記したように、ｎ^-ドリフト領域６１、７１のコレクタ側での過剰キャリアの蓄積量が大きい程大きく、また、逆回復電流が大きい程、ハードリカバリー波形になる傾向が強い。逆回復電流の波形がハードリカバリーとなると、飛躍逆電圧が高くなり、この飛躍逆電圧が高く成りすぎると、素子の逆電圧定格を超えてしまい、素子を破壊する。
【００１２】
この発明の目的は、前記の課題を解決して、ＩＧＢＴ動作時およびダイオード順動作時のオン電圧が低く、また、ダイオード逆動作時の逆回復電流が小さく、ソフトリカバリー特性となる逆阻止型ＩＧＢＴおよびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面層に選択的に形成される第１導電形エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とする構成とする。
また、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。
【００１４】
第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面からベース領域を貫通して前記半導体基板内に到達するように形成されたトレンチ溝と、該トレンチ溝にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の表面層に、前記トレンチ溝と接して、選択的に形成される第１導電形エミッタ領域と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とする構成とする。また、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。
【００１５】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面層に選択的に第１導電形エミッタ領域を形成し、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域とを有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０ ¹⁶ ｃｍ ^-3 以上で、１×１０ ¹⁸ ｃｍ ^-3 以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有する製造方法とする。
【００１６】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面から該ベース領域を貫通して、前記半導体基板内に到達するトレンチ溝を形成し、該トレンチ溝にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域の表面層に前記トレンチ溝と接して、第１導電形エミッタ領域を選択的に形成し、前記ベース領域を取り囲むように、前記半導体基板に形成された第２導電形領域を有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０ ¹⁶ ｃｍ ^-3 以上で、１×１０ ¹⁸ ｃｍ ^-3 以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有する製造方法とする。
【００１７】
前記コレクタ領域が、第２導電形不純物をイオン注入し、３００℃〜５００℃で熱処理されて形成されるとよい。
前記コレクタ領域が、第２導電形不純物をイオン注入し、レーザーアニール処理で形成されるとよい。
【００１８】
前記の製造方法において、第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。前記のように、裏面に形成されたコレクタ領域が、従来の逆阻止型ＩＧＢＴのコレクタ領域に対して厚みを薄くすることで、低濃度にしても、オン電圧の上昇は抑制される。また、定常オン状態におけるエミッタ注入効率が低いため、ＩＧＢＴ動作時においてコレクタ側のキャリア濃度が制限されて、キャリア分布が改善されてターンオフ損失が低減される。また、ダイオード動作時においても、アノード側のキャリア濃度が制限され、逆回復ピーク電流が低減されるのでソフトリカバリー特性が得られる。
【００１９】
また、従来型構造と同様に、デバイス側面が高濃度ｐ⁺領域で囲まれているので、逆電圧を印加した際にも空乏領域がデバイス側面に現れることはなく、十分な逆耐圧を得ることが可能である。
また、コレクタ領域を形成する温度を低温度で行うことで、表面に形成済みのエミッタ電極が溶融しないようにできる。
【００２０】
また、コレクタ領域を複数個の独立した第２導電型領域とショットキー接合で形成することで、さらに前記の特性を改善できる。
【００２１】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。半導体基板１００の表面層にｐベース領域２を形成し、このｐベース領域２の表面層にｎ⁺エミッタ領域３を形成する。この半導体基板１００の外周部と裏面側に、ｐベース領域２を取り囲むようにｐ⁺コレクタ領域５（側面に形成されるｐ⁺領域１５と裏面の複数個のｐ⁺コレクタ領域１９）が形成される。
【００２２】
裏面のｐ⁺コレクタ領域１９が形成されない箇所での、ｎ^-ドリフト領域１とＡｌのコレクタ電極９の接合箇所とでショットキー接合２０を形成する。この裏面のコレクタ領域部２１はｐ⁺コレクタ領域１９とショットキー接合２０で構成されたＭＰＳ（Ｍｅｒｇｅｄ
ＰｉｎＳｃｈｏｔｔｋｙ）構造とする。
裏面のｐ⁺コレクタ領域１９の厚さは１μｍ程度である。半導体基板で前記ｐベース領域２とｐ⁺コレクタ領域５が形成されない箇所がｎ^-ドリフト領域１である。このｎ^-ドリフト領域１とｎ⁺エミッタ領域３に挟まれたｐベース領域２上にゲート酸化膜６を介してゲート電極４が形成される。層間絶縁膜７でゲート電極と絶縁されてエミッタ電極８が形成され、ｐ⁺コレクタ領域５上にコレクタ電極９が形成される。尚、ｐ⁺領域１５に取り囲まれる領域には、前記ｐベース領域２が複数個形成され、それぞれのｐベース領域２内にｎ⁺エミッタ領域３が形成されるが、図１では、模式的に１個のｐベース領域２を示した。つぎに、図１の半導体装置の具体的な製造方法について説明する。
【００２３】
図２から図８は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
この半導体装置は６００Ｖ耐圧の逆阻止型ＩＧＢＴの例である。厚さ５２５μｍで不純物濃度が１．５×１０¹⁴ｃｍ^-3のＦＺウェハ１０１の表面に、厚さ１．６μｍの初期酸化膜１１を形成し、後工程でｐベース領域２が形成される箇所の周辺部に幅１００μｍの開口部１２を選択的にエッチングして形成する（図２）。つぎに、表面にボロンソースを塗布して熱処理することで、ボロンのデポジションを行い、ボロンデポジション領域１３を形成する（図３）。
【００２４】
つぎに、ボロンガラスエッチングを行いボロン含有の酸化膜を除去した後、１２００℃以上の温度において酸素雰囲気中で深さ１２０μｍまでボロンを拡散し、ｐ⁺コレクタ領域５の一部となるｐ⁺領域１５を形成する。このとき、酸化膜１４も形成される（図４）。
つぎに、ｐベース領域２、ゲート酸化膜６、ゲート電極４、ｎ⁺エミッタ領域３、およびエミッタ電極８等を通常のプレーナゲート型ＩＧＢＴと同様の方法で形成する（図５）。高速化を図るために、ライフタイムキラーとして電子線照射やヘリウム照射を行うこともある。
【００２５】
つぎに、裏面を削り、ＦＺウェハ１０１の厚さを１００μｍ程度（ＩＧＢＴの耐圧が１２００Ｖ程度の場合は１８０μｍ程度）にし、削り面１６にはｐ⁺領域１５を露出させる（図６）。
つぎに、裏面にレジスト１８を塗布し、パターニングを行い一部のレジスト１８のみを残す（図７）。
【００２６】
つぎに、レジスト１８をマスクとして、裏面に１×１０¹³ｃｍ^-2のボロンをイオン注入して、レジスト１８の剥離後３５０℃で１時間のアニールを行い、ピーク濃度が１×１０¹⁷ｃｍ^-3の複数個に独立したｐ⁺コレクタ領域１９を形成する。最後にＡｌでコレクタ電極９を形成すると、ｐ⁺コレクタ領域１９が形成されない箇所（この箇所もコレクタ領域である）は、半導体基板（ｎ^-ドリフト領域１）とコレクタ電極９が直接接触して、ショットキー接合２０が形成される。その後、切断箇所１７で切断してＭＰＳ構造の逆阻止ＩＧＢＴが出来上がる（図８）。
【００２７】
尚、前記のアニール温度が３００℃未満では、不純物イオンの活性化率か低下し、所望のピーク濃度が得られない。一方、５００℃を超えるとエミッタ電極材料であるＡｌ−Ｓｉ合金中のシリコンがエミッタ電極８とｎ⁺エミッタ領域３の界面に析出して、ｎ⁺エミッタ領域３とエミッタ電極８とのコンタクト抵抗が増大するために、アニール温度は３００℃以上で、５００℃以下が望ましい。
【００２８】
また、前記の裏面のｐ⁺コレクタ領域５ａのピーク濃度が１×１０¹⁶ｃｍ^-3未満では、注入効率が低下して、オン電圧が上昇する。また、逆電圧印加時にｐ⁺コレクタ領域５ａが完全に空乏化して逆耐圧が低下する。一方、１×１０¹⁸ｃｍ^-3を超えると逆回復電流が増大するので、ピーク濃度は１×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下が望ましい。
【００２９】
また、裏面のｐ⁺コレクタ領域１９の厚さが０．１μｍ未満では、空乏層がコレクタ電極９に達しやすくなり、逆耐圧が確保出来なくなる。一方、２μｍを超えるとボロンイオン注入時の必要エネルギーが１ＭｅＶを超えて、特殊なイオン注入装置が必要となるため、コレクタ領域１９の厚みは０．１μｍ以上で、２μｍ以下が望ましい。
【００３０】
また、この発明が有効なのは、シリコン厚が５０μｍ以上で２００μｍ以下である。シリコン厚が５０μｍ未満では、薄すぎてハンドリング（ウエハの取扱いでウエハが割れるおそれあり）が困難となり、２００μｍを超えると、表面からのｐ⁺領域１５の形成に長時間かかり、製造コストが上昇するため、前記の範囲が有効である。
【００３１】
また、裏面ボロンイオン注入後に、エネルギーが５００ｍＪから３Ｊのエキシマレーザーをパルス的に照射してｐ⁺コレクタ領域１９を活性化することもできる。このエネルギーが５００ｍＪ未満では、ボロン等の不純物が必要量活性化しない。一方、３Ｊを超えるとエミッタ電極を形成している金属が溶融する恐れがある。
【００３２】
前記したように、ＩＧＢＴの厚みを１００μｍ程度とし、裏面のｐ⁺コレクタ領域１９の厚みとピーク濃度を所定の値にして、コレクタ領域部２１をＭＰＳ構造とすることで、第１実施例より、コレクタ領域部２１による注入効率が低く、ＩＧＢＴ動作時において、オン電圧−ターンオフ損失のトレードオフが改善され、ダイオード動作時においては、逆回復ピーク電流が低減されるのでソフトリカバリー特性が得られる。
【００３３】
また、ＭＰＳ構造のダイオードに逆バイアスを印加した時と同様に、このＭＰＳ構造の逆阻止ＩＧＢＴにおいても、逆バイアスを印加した時には、ショットキー部の金属側にも負電荷が発生してｐ⁺層の総不純物量が少ないにもかかわらず、完全空乏化（パンチスルー）が起こらずに、十分な逆耐圧を得ることができる。
【００３４】
図９は、本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴの、ＦＷＤ特性を示す図である。ＦＷＤ特性とは逆阻止ＩＧＢＴをダイオード動作させて用いたときの特性である。
順耐圧、逆耐圧は共に７１０Ｖであり、逆耐圧の低下無しに、逆回復ピーク電流を低減させることができる。
【００３５】
図１０は、本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴのターンオフ損失とオン電圧のトレードオフ特性を示す図である。ＭＰＳ構造により、トレードオフの改善を図ることができる。
尚、前記の表面構造においては、前記の実施例のようなプレーナ―ゲートの代わりに、トレンチゲートを採用することも可能である。
【００３６】
【発明の効果】
この発明によると、半導体基板の厚みが５０から２００μｍで、コレクタ領域を０．１〜２μｍと薄く、コレクタ領域のピーク濃度を１×１０¹⁶ｃｍ^-3〜１×１０¹⁸ｃｍ^-3とすることで、ＩＧＢＴ動作時およびダイオード順動作時の過剰キャリアの蓄積量を抑制しながら、オン電圧を低減し、ＩＧＢＴのオン電圧とターンオフ損失のトレードオフを改善でき、また、ダイオード逆動作時の逆回復電流を低減し、ソフトリカバリー特性を得ることができる。
【００３７】
また、イオン注入し、３００℃から５００℃の低温アニール処理（レーザーアニールなど）をすることで、０．１μｍから２μｍの薄いコレクタ領域をエミッタ電極を溶融させずに形成することができる。
また、ｐベース領域の側面が高濃度ｐ⁺領域で囲まれているので、逆電圧を印加した際にも空乏領域がシリコン側面に現れることはなく、十分な逆耐圧を得ることができる。
【００３８】
また、裏面構造をＭＰＳ構造とすることで、コレクタ領域部からの注入効率を低くすることができて、ＩＧＢＴ動作時においてオン電圧−ターンオフ損失トレードオフを改善できる。
また、ダイオード動作時においては逆回復ピーク電流が低減されるのでソフトリカバリー特性とすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図９】本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴの、ＦＷＤ特性を示す図
【図１０】本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴのターンオフ損失とオン電圧のトレードオフ特性を示す図
【図１１】従来のプレーナゲート型ＩＧＢＴの要部断面図
【図１２】エピタキシャル基板を使用した従来の逆阻止型ＩＧＢＴの要部断面図
【図１３】双方向ＩＧＢＴの等価回路図
【図１４】ＦＺ基板を使用し、熱拡散で形成した従来の逆阻止型ＩＧＢＴの要部断面図
【図１５】キャリア分布図
【符号の説明】
１ｎ^-ドリフト領域
２ｐベース領域
３ｎ⁺エミッタ領域
４、２４ゲート電極
５ｐ⁺コレクタ領域
６、２６ゲート酸化膜
７層間絶縁膜
８エミッタ電極
９コレクタ電極
１１初期酸化膜
１２開口部
１３ボロンデポジション領域
１４酸化膜
１５ｐ⁺領域（側面のｐ⁺コレクタ領域）
１６削り面
１７切断箇所
１８レジスト
１９ｐ⁺コレクタ領域（裏面側に形成され複数個独立している）
２０ショットキー接合
２１コレクタ領域部（１９と２０）
１００、２００半導体基板
１０１ＦＺウエハ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as a reverse blocking IGBT used in a power conversion device and the like, and a manufacturing method thereof. Here, IGBT is an insulated gate bipolar transistor.
[0002]
[Prior art]
The planar gate type NPT (non-punch through) -IGBT shown in FIG. 11 includes an n-type FZ (floating zone) wafer, a p base region 52, and a p ⁺ region 60 that is a channel stopper of one component of the end voltage structure. After the surface structures such as the gate oxide film 56, the gate electrode 54, the n ⁺ emitter region 53 and the emitter electrode 58 are formed, the back surface is shaved to a predetermined thickness, and the p ⁺ collector region 55 and the collector electrode having a thickness of about 1 μm. 59 is manufactured. The activation temperature of the p-type impurity for forming the p ⁺ collector region 55 on the back surface needs to be low so that the aluminum emitter electrode 58 formed on the surface does not melt. Further, an appropriate edge termination structure (end pressure resistance structure) (not shown) is added to the outer peripheral portion according to each pressure resistance class. Although only one cell (p base region 52) between the p ⁺ regions 60 is shown here, a plurality of cell structures (p base regions 52) usually exist between the p ⁺ regions 60.
[0003]
When a positive voltage is applied to the gate electrode while a positive voltage is applied to the collector electrode 59, a channel is formed in the p base region 52 below the gate electrode, and an electron current flows in the n ⁻ drift region 51. Electrons reaches a p ⁺ collector region 55 holes the n ^- is injected into the drift region 51, n ^- drift region 51 becomes a high injection state, causing conductivity modulation, resistance depleted. For this reason, a low on-state voltage is realized.
[0004]
When a positive voltage is applied to the collector electrode 59 (forward bias) and no voltage is applied to the gate electrode 54, the depletion region extends from the pn junction of the p base region 52 and the n ⁻ drift region 51 to the n ⁻ drift region 51 side. . In addition, since the depletion layer is terminated at the breakdown voltage structure formed on the silicon surface, the forward voltage can be reliably prevented.
On the other hand, when a negative voltage is applied to the collector electrode 59 (reverse bias), the depletion region extends from the pn junction of the p ⁺ collector region 55 and the n ⁻ drift region 51, and this pn junction is exposed on the side surface of the device. Since the depletion region is formed along the exposed device side surface, the generated current (leakage current) becomes extremely large and the reverse breakdown voltage is lowered.
[0005]
Further, since the device side surface is not subjected to passivation treatment, there is a problem in reliability that the reverse breakdown voltage changes when the device is used for a long time. Therefore, a conventional IGBT as shown in FIG. 11 cannot guarantee a sufficient reverse breakdown voltage. Next, a conventional reverse blocking IGBT that guarantees the reverse breakdown voltage will be described.
The reverse blocking IGBT having a planar gate structure shown in FIG. 12 is manufactured using an epitaxial growth substrate (epitaxial wafer). An n ⁻ epitaxial region 61a is grown on a high-concentration p-type substrate 65 having a thickness of several hundred μm, and a selectively deep p ⁺ region 85 (separation diffusion region: side p ⁺ collector region and And the surface structure of the p base region 62, the gate oxide film 66, the gate electrode 64, the n ⁺ emitter region 63, the emitter electrode 68, etc. is formed, and a lifetime killer such as an electron beam is introduced. The Since the device side surface is surrounded by the high-concentration p ⁺ region 85 and the substrate 65 (which becomes the p ⁺ collector region on the back surface), the depletion region does not appear on the device side surface even when a reverse voltage is applied. A sufficient reverse breakdown voltage can be obtained.
[0006]
When this reverse blocking IGBT is connected in antiparallel as shown in FIG. 13, it functions as a bidirectional device that can control bidirectional current and can withstand bidirectional applied voltage. In the figure, T1 and T2 are main terminals, G1 and G2 are gate terminals, and E1 and E2 are emitter terminals. When a bidirectional device is applied to an AC-AC converter, direct conversion is possible, and the size of the device is reduced compared to a conversion circuit composed of a conventional converter + capacitor + inverter, thereby reducing costs. . The reverse blocking IGBT constituting the bidirectional device has not only a function as an IGBT but also a function as a diode (freewheeling diode) as described later when a positive gate voltage is applied.
[0007]
The reverse blocking IGBT having a planar gate structure shown in FIG. 14 is manufactured using an FZ substrate (FZ wafer). A deep p ⁺ region 95 (separation diffusion region: a side p ⁺ collector region) is formed from the front and back surfaces of the n-type FZ wafer, and at the same time, a deep p ⁺ region is diffused from the back surface to form a p ⁺ collector region 75 on the back surface Thereafter, surface structures such as a p base region 72, a gate oxide film 76, a gate electrode 74, an n ⁺ emitter region 73, and an emitter electrode 78 are formed on the surface. Even if a lifetime killer such as an electron beam is introduced into this element, a sufficient reverse breakdown voltage can be secured.
[0008]
In these reverse blocking IGBTs, the back surface p ⁺ collector region 65 is formed using an epitaxial wafer, and the back surface p ⁺ collector region 75 is formed by thermal diffusion using an FZ wafer. ⁺ The thickness of the collector regions 65 and 75 is several tens of μm to several hundreds of μm. When the p ⁺ collector regions 65 and 75 on the back surface become thick in this way, the voltage drop in the collector region on the back surface increases when an on-current is passed. Therefore, in order to suppress this voltage drop, the p ⁺ It is necessary to make the impurity peak concentration of the collector regions 65 and 75 exceed 10 ¹⁸ cm ⁻³ so as to minimize the voltage drop in the p ⁺ collector regions 65 and 75 on the back surface.
[0009]
[Problems to be solved by the invention]
However, as the impurity concentration of the p ⁺ collector regions 65 and 75 on the back surface increases, the amount of hole carriers injected into the n ⁻ drift regions 61 and 71 increases, and the electron density increases to neutralize the holes. To do. As indicated by a solid line A in FIG. 15, this electron density increases in the n ⁻ drift region in the vicinity of the pn junction between the p ⁺ collector regions 65 and 75 on the back surface and the n ⁻ drift regions 61 and 71, and excess carriers are present at this location. Accumulates. This means that the carrier distribution is biased toward the anode side (IGBT collector side) during diode operation (FWD operation). With such an anode-side (collector-side) carrier distribution, the depletion region extends from the surface pn junctions of the n ⁻ drift region 71 and the p base region 72 at the time of turn-off during the IGBT operation, and sweeps out accumulated carriers. Therefore, the carriers on the collector side are swept out when the depletion region is sufficiently extended, that is, in a state where a high voltage is applied. Therefore, the accumulated carrier on the collector side generates a larger turn-off loss than the carrier on the emitter side. For this reason, the conventional reverse blocking IGBT having a collector-side biased carrier distribution has a large turn-off loss.
[0010]
Also, in the reverse recovery process during diode operation, accumulated excess carriers are swept out by the depletion region extending from the anode side (IGBT collector side). Therefore, if the amount of carrier on the anode side is large, the reverse recovery peak current increases, It becomes recovery.
That is, in the reverse blocking IGBT, when a positive voltage is continuously applied to the gate electrode, the p ⁺ collector regions 65 and 75 are anodes and the n ⁺ emitter regions 63 and 73 are cathodes during the period of application. Acts as a free-wheeling diode). As described above, if excess carriers are accumulated on the collector region side of the n ⁻ drift regions 61 and 71, a large reverse recovery current flows in the reverse recovery operation of the diode.
[0011]
As described above, the magnitude of the reverse recovery current increases as the amount of excess carriers accumulated on the collector side of the n ⁻ drift regions 61 and 71 increases, and as the reverse recovery current increases, a hard recovery waveform is obtained. The tendency is strong. When the reverse recovery current waveform is hard recovery, the jump reverse voltage becomes high, and when the jump reverse voltage becomes too high, the reverse voltage rating of the element is exceeded and the element is destroyed.
[0012]
The object of the present invention is to solve the above-mentioned problems, and a reverse blocking IGBT which has a low on-voltage during IGBT operation and diode forward operation, a small reverse recovery current during diode reverse operation, and a soft recovery characteristic. And providing a manufacturing method thereof.
[0013]
[Means for Solving the Problems]
To achieve the above object, a second conductivity type base region selectively formed on the surface layer of the first main surface of the first conductivity type semiconductor substrate, and a second conductivity type base region selectively formed on the surface layer of the base region. A first conductivity type emitter region, a gate electrode formed on the base region sandwiched between the semiconductor substrate and the emitter region via a gate insulating film, and surrounding the base region. A second conductivity type region formed from the first main surface to the second main surface; an emitter electrode selectively formed on the emitter region and the base region; and the first conductivity type semiconductor substrate. In the reverse blocking IGBT having a collector electrode formed on the second main surface,
A second conductivity type collector region is selectively formed on the second main surface side of the semiconductor substrate, and the collector region has a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a thickness thereof. Is 0.1 μm to 2 μm, and the collector electrode and the semiconductor substrate at a portion where the collector region is not formed are configured as Schottky junctions.
The distance to the surface of the collector region formed on the second main surface side may be 50 μm to 200 μm.
[0014]
A second conductivity type base region selectively formed in a surface layer of the first main surface of the first conductivity type semiconductor substrate, and so as to penetrate from the surface of the base region to the semiconductor substrate through the base region; A trench groove formed, a gate electrode formed in the trench groove through a gate insulating film, and a first conductivity type emitter selectively formed on the surface layer of the base region in contact with the trench groove A region, a second conductivity type region formed from the first main surface to the second main surface of the semiconductor substrate so as to surround the base region, and selectively on the emitter region and the base region In a reverse blocking IGBT having an emitter electrode formed and a collector electrode formed on the second main surface of the first conductive semiconductor substrate ,
A second conductivity type collector region is selectively formed on the second main surface side of the semiconductor substrate, and the collector region has a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a thickness thereof. Is 0.1 μm to 2 μm, and the collector electrode and the semiconductor substrate at a portion where the collector region is not formed are configured as Schottky junctions. The distance to the surface of the collector region formed on the second main surface side may be 50 μm to 200 μm.
[0015]
A second conductivity type base region is selectively formed on the surface layer of the first main surface of the first conductivity type semiconductor substrate, and a first conductivity type emitter region is selectively formed on the surface layer of the base region; A gate electrode is formed on the base region sandwiched between the substrate and the emitter region via a gate insulating film, and extends from the first main surface to the second main surface of the semiconductor substrate so as to surround the base region. In the manufacturing method of the reverse blocking IGBT having the second conductivity type region formed,
Forming a portion to become the second conductivity type region of the base area taken up enclose seen collector region from the first main surface side of the semiconductor substrate at the base deeper than the region depth, the second of said semiconductor substrate A step of deleting the main surface side until the second conductivity type region is exposed, and a surface layer surrounded by the second conductivity type region of the second main surface where the second conductivity type region is exposed is 0.1 μm. A step of selectively forming a second conductivity type collector region having a depth of ˜2 μm and a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a collector electrode on the second main surface And forming the Schottky junction by directly contacting the collector electrode and the semiconductor substrate at a location where the collector region is not formed .
[0016]
A second conductivity type base region is selectively formed in the surface layer of the first main surface of the first conductivity type semiconductor substrate, and the trench penetrates the base region from the surface of the base region to reach the semiconductor substrate. A trench is formed, a gate electrode is formed in the trench through a gate insulating film, a first conductivity type emitter region is selectively formed in contact with the trench in a surface layer of the base region, and the base In the manufacturing method of the reverse blocking IGBT having the second conductivity type region formed in the semiconductor substrate so as to surround the region,
Forming a portion to become the second conductivity type region of the base area taken up enclose seen collector region from the first main surface side of the semiconductor substrate at the base deeper than the region depth, the second of said semiconductor substrate A step of deleting the main surface side until the second conductivity type region is exposed, and a surface layer surrounded by the second conductivity type region of the second main surface where the second conductivity type region is exposed is 0.1 μm. A step of selectively forming a second conductivity type collector region having a depth of ˜2 μm and a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a collector electrode on the second main surface And forming the Schottky junction by directly contacting the collector electrode and the semiconductor substrate at a location where the collector region is not formed .
[0017]
The collector region may be formed by ion implantation of a second conductivity type impurity and heat treatment at 300 ° C. to 500 ° C.
Said collector region, a second conductivity type impurity ions are implanted has good when formed by laser annealing.
[0018]
In the manufacturing method, the distance from the surface of the emitter region formed on the first main surface side to the surface of the collector region formed on the second main surface side may be 50 μm to 200 μm. As described above, the collector region formed on the back surface is made thinner than the collector region of the conventional reverse blocking IGBT, so that an increase in on-voltage is suppressed even when the concentration is low. In addition, since the emitter injection efficiency in the steady on state is low, the carrier concentration on the collector side is limited during the IGBT operation, the carrier distribution is improved, and the turn-off loss is reduced. Even during diode operation, the carrier concentration on the anode side is limited and the reverse recovery peak current is reduced, so that soft recovery characteristics can be obtained.
[0019]
In addition, as with the conventional structure, the device side surface is surrounded by a high-concentration p ⁺ region, so that a depletion region does not appear on the device side surface even when a reverse voltage is applied, and a sufficient reverse breakdown voltage is obtained. Is possible.
Also, by performing the collector region at a low temperature, the emitter electrode already formed on the surface can be prevented from melting.
[0020]
Further, the above characteristics can be further improved by forming the collector region with a plurality of independent second conductivity type regions and Schottky junctions.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. A p base region 2 is formed on the surface layer of the semiconductor substrate 100, and an n ⁺ emitter region 3 is formed on the surface layer of the p base region 2. A p ⁺ collector region 5 (a p ⁺ region 15 formed on the side surface and a plurality of p ⁺ collector regions 19 on the back surface) is formed so as to surround the p base region 2 on the outer peripheral portion and the back surface side of the semiconductor substrate 100. The
[0022]
A Schottky junction 20 is formed by the junction of the n ⁻ drift region 1 and the Al collector electrode 9 where the p ⁺ collector region 19 on the back surface is not formed. The collector region portion 21 on the back surface is an MPS (Merged) composed of a p ⁺ collector region 19 and a Schottky junction 20.
(Pin Schottky) structure.
The thickness of the p ⁺ collector region 19 on the back surface is about 1 μm. A portion where the p base region 2 and the p ⁺ collector region 5 are not formed on the semiconductor substrate is an n ⁻ drift region 1. A gate electrode 4 is formed on p base region 2 sandwiched between n ⁻ drift region 1 and n ⁺ emitter region 3 via gate oxide film 6. The emitter electrode 8 is formed by being insulated from the gate electrode by the interlayer insulating film 7, and the collector electrode 9 is formed on the p ⁺ collector region 5. Incidentally, a plurality of p base regions 2 are formed in a region surrounded by the p ⁺ region 15, and an n ⁺ emitter region 3 is formed in each p base region 2. In FIG. One p base region 2 is shown. Next, a specific method for manufacturing the semiconductor device of FIG. 1 will be described.
[0023]
FIGS. 2 to 8 are cross-sectional views of the main part manufacturing process shown in the order of steps in the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
This semiconductor device is an example of a reverse blocking IGBT having a withstand voltage of 600V. A place where the initial oxide film 11 having a thickness of 1.6 μm is formed on the surface of the FZ wafer 101 having a thickness of 525 μm and an impurity concentration of 1.5 × 10 ¹⁴ cm ⁻³ , and the p base region 2 is formed in a later step An opening 12 having a width of 100 μm is selectively etched in the periphery of the substrate (FIG. 2). Next, boron source is applied to the surface and heat-treated to perform boron deposition, thereby forming a boron deposition region 13 (FIG. 3).
[0024]
Next, boron glass etching is performed to remove the boron-containing oxide film, and then boron is diffused to a depth of 120 μm in an oxygen atmosphere at a temperature of 1200 ° C. or higher to form a p ⁺ region that becomes a part of the p ⁺ collector region 5. 15 is formed. At this time, an oxide film 14 is also formed (FIG. 4).
Next, the p base region 2, the gate oxide film 6, the gate electrode 4, the n ⁺ emitter region 3, the emitter electrode 8, and the like are formed by a method similar to that of a normal planar gate type IGBT (FIG. 5). In order to increase the speed, electron beam irradiation or helium irradiation may be performed as a lifetime killer.
[0025]
Next, the back surface is shaved to make the thickness of the FZ wafer 101 about 100 μm (about 180 μm when the IGBT breakdown voltage is about 1200 V), and the p ⁺ region 15 is exposed on the shaving surface 16 (FIG. 6).
Next, a resist 18 is applied to the back surface and patterned to leave only a part of the resist 18 (FIG. 7).
[0026]
Next, using the resist 18 as a mask, boron of 1 × 10 ¹³ cm ⁻² is ion-implanted on the back surface, and after the resist 18 is peeled off, annealing is performed at 350 ° C. for 1 hour, and the peak concentration is 1 × 10 ¹⁷ cm ^{− 3} independent p ⁺ collector regions 19 are formed. Finally, when the collector electrode 9 is formed of Al, the semiconductor substrate (n ⁻ drift region 1) and the collector electrode 9 are in direct contact with each other in the portion where the p ⁺ collector region 19 is not formed (this portion is also the collector region) A Schottky junction 20 is formed. Then, it cut | disconnects at the cutting | disconnection location 17, and reverse blocking IGBT of MPS structure is completed (FIG. 8).
[0027]
If the annealing temperature is less than 300 ° C., the activation rate of impurity ions is lowered, and a desired peak concentration cannot be obtained. On the other hand, silicon Al-Si alloy is an emitter electrode material exceeds 500 ° C. is precipitated at the interface between the emitter electrode 8 and the n ⁺ emitter region 3, the contact resistance between the n ⁺ emitter region 3 and the emitter electrode 8 In order to increase, the annealing temperature is preferably 300 ° C. or higher and 500 ° C. or lower.
[0028]
Further, when the peak concentration of the p ⁺ collector region 5a on the back surface is less than 1 × 10 ¹⁶ cm ⁻³ , the injection efficiency is lowered and the on-voltage is increased. In addition, when the reverse voltage is applied, the p ⁺ collector region 5a is completely depleted and the reverse breakdown voltage is lowered. On the other hand, since the reverse recovery current increases when it exceeds 1 × 10 ¹⁸ cm ⁻³ , the peak concentration is preferably 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less.
[0029]
Further, if the thickness of the p ⁺ collector region 19 on the back surface is less than 0.1 μm, the depletion layer tends to reach the collector electrode 9 and the reverse breakdown voltage cannot be secured. On the other hand, if it exceeds 2 μm, the energy required for boron ion implantation exceeds 1 MeV, and a special ion implantation apparatus is required. Therefore, the thickness of the collector region 19 is preferably 0.1 μm or more and 2 μm or less.
[0030]
The present invention is effective when the silicon thickness is 50 μm or more and 200 μm or less. If the silicon thickness is less than 50 μm, it is too thin to handle (the wafer may break during handling of the wafer), and if it exceeds 200 μm, it takes a long time to form the p ⁺ region 15 from the surface, and the manufacturing cost increases. Therefore, the above range is effective.
[0031]
In addition, after the back surface boron ion implantation, the p ⁺ collector region 19 can be activated by irradiating an excimer laser having an energy of 500 mJ to 3J in a pulsed manner. When this energy is less than 500 mJ, a necessary amount of impurities such as boron is not activated. On the other hand, if it exceeds 3 J, the metal forming the emitter electrode may be melted.
[0032]
As described above, the thickness of the IGBT is set to about 100 μm, the thickness and the peak concentration of the p ⁺ collector region 19 on the back surface are set to predetermined values, and the collector region portion 21 has an MPS structure. The injection efficiency by the collector region 21 is low, the on-voltage-turnoff loss trade-off is improved during the IGBT operation, and the reverse recovery peak current is reduced during the diode operation, so that a soft recovery characteristic is obtained.
[0033]
Similarly to the case where a reverse bias is applied to the MPS structure diode, in the reverse blocking IGBT of this MPS structure, when the reverse bias is applied, negative charges are generated on the metal side of the Schottky portion, and p ⁺ Although the total amount of impurities in the layer is small, a sufficient reverse breakdown voltage can be obtained without causing complete depletion (punch through).
[0034]
FIG. 9 is a diagram showing the FWD characteristics of the backside MPS structure low injection type 600V reverse blocking IGBT of the present invention. The FWD characteristic is a characteristic when the reverse blocking IGBT is used by operating as a diode.
The forward breakdown voltage and the reverse breakdown voltage are both 710 V, and the reverse recovery peak current can be reduced without a decrease in the reverse breakdown voltage.
[0035]
FIG. 10 is a diagram showing a trade-off characteristic between turn-off loss and on-voltage of the backside MPS structure low injection type 600V reverse blocking IGBT of the present invention. The trade-off can be improved by the MPS structure.
In the surface structure, a trench gate can be adopted instead of the planar gate as in the above-described embodiment.
[0036]
【The invention's effect】
According to this invention, the thickness of the semiconductor substrate is 50 to 200 μm, the collector region is as thin as 0.1 to 2 μm, and the peak concentration of the collector region is 1 × 10 ¹⁶ cm ⁻³ to 1 × 10 ¹⁸ cm ^−3. Therefore, while suppressing the amount of excess carrier accumulation during IGBT operation and diode forward operation, the on-voltage can be reduced, the trade-off between IGBT on-voltage and turn-off loss can be improved, and reverse recovery during diode reverse operation The current can be reduced and soft recovery characteristics can be obtained.
[0037]
Further, by performing ion implantation and low-temperature annealing treatment (laser annealing or the like) at 300 ° C. to 500 ° C., a thin collector region of 0.1 μm to 2 μm can be formed without melting the emitter electrode.
Further, since the side surface of the p base region is surrounded by the high concentration p ⁺ region, the depletion region does not appear on the silicon side surface even when a reverse voltage is applied, and a sufficient reverse breakdown voltage can be obtained.
[0038]
Moreover, by making the back surface structure an MPS structure, the injection efficiency from the collector region can be lowered, and the on-voltage-turn-off loss trade-off can be improved during the IGBT operation.
Further, since the reverse recovery peak current is reduced during diode operation, soft recovery characteristics can be obtained.
[Brief description of the drawings]
1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view of a main part of a semiconductor device according to a second embodiment of the present invention. FIG. 4 is a cross-sectional view of the main part manufacturing process of the semiconductor device of the second embodiment of the present invention. FIG. 4 is a cross-sectional view of the main part manufacturing process of the semiconductor device of the second embodiment of the present invention. FIG. 6 is a cross-sectional view of the main part manufacturing process of the semiconductor device of the second embodiment of the present invention. FIG. 6 is a cross-sectional view of the main part manufacturing process of the semiconductor device of the second embodiment of the present invention. FIG. 8 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the sixth embodiment of the present invention, continued from FIG. 8. FIG. 10 is a diagram showing FWD characteristics of a backside MPS structure low injection type 600V reverse blocking IGBT according to the present invention. FIG. 11 is a cross-sectional view of the main part of a conventional planar gate type IGBT. FIG. 12 is a cross-sectional view of a conventional reverse gate IGBT using an epitaxial substrate. Cross section of main part [FIG. 13] Equivalent circuit diagram of bidirectional IGBT [FIG. 14] Cross section of main part of conventional reverse blocking IGBT formed by thermal diffusion using FZ substrate [FIG. 15] Carrier distribution chart [symbol] Explanation of]
1 n ^- drift region
2 p base region
3 n ⁺ emitter region
4, 24 Gate electrode
5 p ⁺ collector region
6, 26 Gate oxide film
7 Interlayer insulation film
8 Emitter electrode
9 Collector electrode 11 Initial oxide film 12 Opening 13 Boron deposition region 14 Oxide film 15 p ⁺ region (p ⁺ collector region on side surface)
16 Cutting surface 17 Cutting part 18 Resist 19 p ⁺ collector region (multiple independent on the back side)
20 Schottky junction 21 Collector region (19 and 20)
100, 200 Semiconductor substrate 101 FZ wafer

Claims

第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面層に選択的に形成される第１導電形エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とすることを特徴とする逆阻止型ＩＧＢＴ。A second conductivity type base region selectively formed on the surface layer of the first main surface of the first conductivity type semiconductor substrate; a first conductivity type emitter region selectively formed on the surface layer of the base region; A gate electrode formed on the base region sandwiched between the semiconductor substrate and the emitter region via a gate insulating film, and a first main surface to a second main surface of the semiconductor substrate so as to surround the base region Formed on the second main surface of the first conductivity type semiconductor substrate, a second conductivity type region formed over the emitter region, an emitter electrode selectively formed on the emitter region and the base region. In a reverse blocking IGBT having a collector electrode,
A second conductivity type collector region is selectively formed on the second main surface side of the semiconductor substrate, and the collector region has a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a thickness thereof. The reverse blocking IGBT is characterized in that the collector electrode and the semiconductor substrate at a portion where the collector region is not formed are Schottky junctions.

第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面からベース領域を貫通して前記半導体基板内に到達するように形成されたトレンチ溝と、該トレンチ溝にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の表面層に、前記トレンチ溝と接して、選択的に形成される第１導電形エミッタ領域と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とすることを特徴とする逆阻止型ＩＧＢＴ。A second conductivity type base region selectively formed in a surface layer of the first main surface of the first conductivity type semiconductor substrate, and so as to penetrate from the surface of the base region to the semiconductor substrate through the base region; A trench groove formed, a gate electrode formed in the trench groove through a gate insulating film, and a first conductivity type emitter selectively formed on the surface layer of the base region in contact with the trench groove A region, a second conductivity type region formed from the first main surface to the second main surface of the semiconductor substrate so as to surround the base region, and selectively on the emitter region and the base region In a reverse blocking IGBT having an emitter electrode formed and a collector electrode formed on the second main surface of the first conductive semiconductor substrate ,
A second conductivity type collector region is selectively formed on the second main surface side of the semiconductor substrate, and the collector region has a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a thickness thereof. The reverse blocking IGBT is characterized in that the collector electrode and the semiconductor substrate at a portion where the collector region is not formed are Schottky junctions.

前記第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍであることを特徴とする請求項１または２に記載の逆阻止型ＩＧＢＴ。2. The distance from the surface of the emitter region formed on the first main surface side to the surface of the collector region formed on the second main surface side is 50 μm to 200 μm. 2. The reverse blocking IGBT according to 2 .

第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面層に選択的に第１導電形エミッタ領域を形成し、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域とを有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０ ¹⁶ ｃｍ ^-3 以上で、１×１０ ¹⁸ ｃｍ ^-3 以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有することを特徴とする逆阻止型ＩＧＢＴの製造方法。A second conductivity type base region is selectively formed on the surface layer of the first main surface of the first conductivity type semiconductor substrate, and a first conductivity type emitter region is selectively formed on the surface layer of the base region; A gate electrode is formed on the base region sandwiched between the substrate and the emitter region via a gate insulating film, and extends from the first main surface to the second main surface of the semiconductor substrate so as to surround the base region. In the manufacturing method of the reverse blocking IGBT having the second conductivity type region formed,
Forming a portion to become the second conductivity type region of the base area taken up enclose seen collector region from the first main surface side of the semiconductor substrate at the base deeper than the region depth, the second of said semiconductor substrate A step of deleting the main surface side until the second conductivity type region is exposed, and a surface layer surrounded by the second conductivity type region of the second main surface where the second conductivity type region is exposed is 0.1 μm. A step of selectively forming a second conductivity type collector region having a depth of ˜2 μm and a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a collector electrode on the second main surface formed, a manufacturing method of a reverse blocking IGBT, characterized in that a step of forming the directly the contacted to the collector electrode and the semiconductor substrate Schottky junction point where the collector region is not formed.

第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面から該ベース領域を貫通して、前記半導体基板内に到達するトレンチ溝を形成し、該トレンチ溝にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域の表面層に前記トレンチ溝と接して、第１導電形エミッタ領域を選択的に形成し、前記ベース領域を取り囲むように、前記半導体基板に形成された第２導電形領域を有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０ ¹⁶ ｃｍ ^-3 以上で、１×１０ ¹⁸ ｃｍ ^-3 以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有することを特徴とする逆阻止型ＩＧＢＴの製造方法。A second conductivity type base region is selectively formed in the surface layer of the first main surface of the first conductivity type semiconductor substrate, and the trench penetrates the base region from the surface of the base region to reach the semiconductor substrate. A trench is formed, a gate electrode is formed in the trench through a gate insulating film, a first conductivity type emitter region is selectively formed in contact with the trench in a surface layer of the base region, and the base In the manufacturing method of the reverse blocking IGBT having the second conductivity type region formed in the semiconductor substrate so as to surround the region,
Forming a portion to become the second conductivity type region of the base area taken up enclose seen collector region from the first main surface side of the semiconductor substrate at the base deeper than the region depth, the second of said semiconductor substrate A step of deleting the main surface side until the second conductivity type region is exposed, and a surface layer surrounded by the second conductivity type region of the second main surface where the second conductivity type region is exposed is 0.1 μm. A step of selectively forming a second conductivity type collector region having a depth of ˜2 μm and a peak concentration of 1 × 10 ¹⁶ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or less, and a collector electrode on the second main surface formed, a manufacturing method of a reverse blocking IGBT, characterized in that a step of forming the directly the contacted to the collector electrode and the semiconductor substrate Schottky junction point where the collector region is not formed.

前記コレクタ領域が、第２導電形不純物をイオン注入し、３００℃〜５００℃で熱処理されて形成されることを特徴とする請求項４または５に記載の逆阻止型ＩＧＢＴの製造方法。6. The method of manufacturing a reverse blocking IGBT according to claim 4, wherein the collector region is formed by ion implantation of a second conductivity type impurity and heat treatment at 300 ° C. to 500 ° C. 6.

前記コレクタ領域が、第２導電形不純物をイオン注入し、レーザーアニール処理で形成されることを特徴とする請求項４または５に記載の逆阻止型ＩＧＢＴの製造方法。6. The reverse blocking IGBT manufacturing method according to claim 4, wherein the collector region is formed by ion implantation of a second conductivity type impurity and laser annealing.

前記第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとすることを特徴とする請求項４〜７のいずれか一項に記載の逆阻止型ＩＧＢＴの製造方法。5. The distance from the surface of the emitter region formed on the first main surface side to the surface of the collector region formed on the second main surface side is 50 μm to 200 μm. The method for producing a reverse blocking IGBT according to claim 7 .