JP2004247593A

JP2004247593A - Semiconductor device, and manufacturing method thereof

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Publication number: JP2004247593A
Application number: JP2003037004A
Authority: JP
Inventors: Tomoko Sueshiro; 代知子末
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-02-14
Filing date: 2003-02-14
Publication date: 2004-09-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof which is excellent in its on-voltage and switching characteristics whereby the generation of its anode shorting state is prevented. <P>SOLUTION: The semiconductor device has a second conductivity type drain layer, a first conductivity type buffer layer formed on the second conductivity type drain layer, a first conductivity type higher-resistance layer formed on the first conductivity type buffer layer, each second conductivity type base layer formed on the surface of the first conductivity type high-resistance layer, each first conductivity type source layer formed on the surface of each second conductivity type base layer, each insulation film formed on the inner wall of each trench reaching the first conductivity type high-resistance layer from the surface of each first conductivity type source layer, each gate electrode formed in the inside of each trench, each source electrode formed on the surfaces of each second conductivity type base layer and each first conductivity type source layer, and a drain electrode formed on the surface of the second conductivity type drain layer. Further, the impurity concentration of the first conductivity type buffer layer is made low relatively in the vicinity of the surface present on the side of the second conductivity type drain layer. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｉｎｇＧａｔｅＢｉ−ｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｉｎｇＧａｔｅＢｉ−ｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）に関する技術は著しく進歩し、過去十数年の間に、例えばＩＧＢＴのオン電圧の低減化やスイッチング速度の高速化は著しく進んだ。これによって、現在では、例えば耐圧が６００Ｖ系のＩＧＢＴにおいて、電流のフォールタイムが１００ｎｓ、電流密度が１５０Ａ／ｃｍ^２、オン電圧が１．８Ｖ以下の製品が開発されており、さらなるオン電圧の低減化及びスイッチング速度の高速化が要求されている。一方で、スイッチング速度の高速化に伴って、スイッチングの際に生じる誘起ノイズの低減も求められている。
【０００３】
図９は、従来の縦型ＩＧＢＴを示す縦断面図である。ここに示されたＩＧＢＴは、ｐ^＋型基板（ドレイン層）３１とｎ⁻型高抵抗層３３との間にｎ型バッファ層３２を形成したパンチスルー構造を有する。
【０００４】
このＩＧＢＴの構造について詳細に説明する。
ｐ^＋型基板（ドレイン層）３１上に、ｎ型バッファ層３２及びｎ⁻型高抵抗層３３が順次エピタキシャル成長法により形成されている。このｎ型バッファ層３２は、ｐ^＋型基板（ドレイン層）３１からｎ⁻型高抵抗層３３へのキャリアの注入効率を下げてスイッチング素子の高速化を図るためのものである。このｎ⁻型高抵抗層３３の表面にはｐ型ベース層３４が形成されている。このｐ型ベース層３４の表面の一部は、ソース電極３９とのオーミック接触を可能とするべく高濃度領域とされている。また、このｐ型ベース層３４の表面の一部には、上記高濃度領域と一部重なった状態でｎ^＋型ソース領域３５が形成されている。これらｐ型ベース層３４及びｎ^＋型ソース領域３５の表面に接してソース電極３９が形成されている。ｎ^＋型ソース領域３５の表面から内部へ向けてｎ⁻型高抵抗層３３に達するトレンチ３６が形成されている。このトレンチ３６の底面及び周壁にはゲート絶縁膜３７が形成されており、このゲート絶縁膜３７を介してトレンチ３６の内部にはゲート電極３８が埋め込み形成されている。一方、ｐ^＋型基板３１の下面にはドレイン電極４０が形成されている。
【０００５】
上述したＩＧＢＴは、例えばエピタキシャル基板（エピタキシャルウェハ）を用いて製造される。しかし、エピタキシャル基板は、製造コストが高く付くため、その結果ＩＧＢＴの製造コストも高く付いてしまう。
【０００６】
また、上のＩＧＢＴでは、ｎ⁻型高抵抗層３３におけるキャリア・ライフタイムを短くするため、ウエハプロセスの終了後に全域に電子線を照射している。これにより、確かに、ｎ⁻型高抵抗層３３中のキャリア濃度は低下し、スイッチング速度は高速化される。
【０００７】
しかし、ｎ⁻型高抵抗層３３のキャリア濃度が低下すると、通電時におけるｎ⁻型高抵抗層３３の電圧降下が大きくなる問題が生じる。即ち、オン電圧が高くなる問題が生じる。
【０００８】
仮に、上述したキャリア・ライフタイム制御を行わなければｎ⁻型高抵抗層３３のキャリア濃度の低下は抑制されオン電圧を低できるが、スイッチング速度（ターンオフ時間）は極端に遅くなる。
【０００９】
このように、オン電圧とターンオフ時間とはトレードオフの関係にあり、また、キャリア・ライフタイム制御によるオン電圧−ターンオフ時間のトレードオフ特性は良くないため、上述のＩＧＢＴの構造では素子特性の向上に限界があった。
【００１０】
図１０は、従来の別の縦型ＩＧＢＴを示す縦断面図である。
このＩＧＢＴは、上で述べたＩＧＢＴの特性を改善したものである。
【００１１】
より詳しくは、このＩＧＢＴは、図１０から分かるように、パンチスルー型を有し、低ドーズ量により形成された、つまり低注入量のｐ^＋型ドレイン層４１を備えている。この低ドーズ量によるｐ^＋型ドレイン層４１はノンパンチスルー型のＩＧＢＴで広く用いられているものである。この低注入量によるｐ^＋型ドレイン層４１を用いることでｎ⁻型高抵抗層４３へのキャリアの注入効率を抑えることができる。これにより上述のしたトレードオフ特性の悪いキャリア・ライフタイム制御を行うことなくスイッチング速度の高速化を図ることができる。なお、このＩＧＢＴは、このｎ⁻型高抵抗層４３とｐ^＋型ドレイン層４１との間に形成したｎ型バッファ層４２によって特に耐圧を維持するものであるので、ｎ⁻型高抵抗層４３の厚さを薄くできる特徴を有する。
【００１２】
ところで、上述したように、ｐ^＋型ドレイン層における不純物の注入量は少なくされているが、ｐ^＋型ドレイン層４１の表面はドレイン電極５０とオーミック接触可能な程度に不純物濃度を上げる必要がある。よって、ｐ^＋型ドレイン層４１の形成に当たっては、ｐ^＋型ドレイン層４１の厚みを極端に薄くすると共に、ｐ^＋型ドレイン層４１における不純物の拡散深さを非常に浅いものにする必要がある。なお、このＩＧＢＴの総厚は、ｎ型バッファ層４２と、耐圧に応じた厚さを有するｎ⁻型高抵抗層４３（ｐ型ベース層４４を含む）との厚み、及びソース電極３９、ドレイン電極４０の厚みに、薄いｐ^＋型ドレイン層４１の厚みを足した薄い厚さとなる。例えば、６００Ｖ系の素子の場合、このＩＧＢＴの総厚は６０．０μｍ程度と薄い構造を有する。
【００１３】
【特許文献１】
特開平１１−２７４４８４号公報
【特許文献２】
米国特許第５４６６９５１号明細書
【特許文献３】
米国特許第５５０６１５３号明細書
【非特許文献１】
Ｔ．Ｍａｔｓｕｄａｉ他３名 “Ａｄｖａｎｃｅｄ６０μｍＴｈｉｎ６００ＶＰｕｎｃｈ−ＴｈｒｏｕｇｈＩＧＢＴＣｏｎｃｅｐｔｆｏｒＥｘｔｒｅｍｅｌｙＬｏｗＦｏｒｗａｒｄＶｏｌｔａｇｅａｎｄＬｏｗＴｕｒｎ−ＯｆｆＬｏｓｓ” Ｔｈｕｒｓｄａｙ，Ｊｕｎｅ７，Ｐｒｏｃｅｅｄｉｎｇｓｏｆ２００１ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ（ＩＳＰＳＤ’０１），ｐ４４１−４４４
【非特許文献２】
Ｔ．ｍａｔｓｕｄａｉ他２名 “Ｎｅｗ６００ＶＴｒｅｃｈＧａｔｅＰｕｎｃｈ−ＴｈｒｏｕｇｈＩＧＢＴＣｏｎｃｅｐｔｗｉｔｈＶｅｒｙＴｈｉｎＷａｆｅｒａｎｄＬｏｗＥｆｆｉｃｉｅｎｃｙｐ−ｅｍｉｔｔｅｒ，ｈａｖｉｎｇａｎＯｎ−ｓｔａｔｅＶｏｌｔａｇｅＤｒｏｐｌｏｗｅｒｔｈａｎＤｉｏｄｅｓ” Ａｐｒｉｌ３−７，２０００，ＩｎｔｅｒｎａｔｉｏｎａｌＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓＣｏｎｆｅｒｅｎｃｅ（ＩＰＥＣ−ＴＯＫＹＯ２０００），Ｐ２９２−２９６
【非特許文献３】
Ｔ．Ｌａｓｋａ他４名“ＴｈｅＦｉｅｌｄＳｔｏｐＩＧＢＴ（ＦＳＩＧＢＴ） − ＡＮｅｗＰｏｗｅｒＤｅｖｉｃｅＣｏｎｃｅｐｔｗｉｔｈａＧｒｅａｔＩｍｐｒｏｖｅｍｅｎｔＰｏｔｅｎｔｉａｌ”Ｍａｙ２２−２５，２０００，Ｔｈｅ１２ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ（ＩＳＰＳＤ’２０００），Ｐ３５５−３５８
【非特許文献４】
Ｊ．Ｇ．Ｂａｕｅｒ他５名“６．５ｋＶ−ＭｏｄｕｌｅｓｕｓｉｎｇＩＧＢＴｓｗｉｔｈＦｉｅｌｄＳｔｏｐＴｅｃｈｎｏｌｏｇｙ” ＪＵＮＥ４−７，２００１Ｐｒｏｃｅｅｄｉｎｇｓｏｆ１３ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｖｉｅｃｅｓ＆ＩＣｓ（ＩＳＰＳＤ’０１），Ｐ１２１−１２４
【非特許文献５】
ＫａｔｓｕｍｉＮａｋａｍｕｒａ他５名“ＡｄｖａｎｃｅｄＷｉｄｅＣｅｌｌＰｉｔｃｈＣＳＴＢＴｓＨａｖｉｎｇＬｉｇｈｔＰｕｎｃｈ−Ｔｈｒｏｕｇｈ（ＬＰＴ）Ｓｔｒｕｃｔｕｒｅｓ”Ｐｒｏｃｅｅｄｉｎｇｓｏｆ１４ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ２００２，Ｐ２７７−２８０
【００１４】
【発明が解決しようとする課題】
しかしながら、ｐ^＋型ドレイン層４１の厚さは非常に薄いため、製造プロセス中に、何らかの原因で、ｐ^＋型ドレイン層４１中に欠損が生じる可能性が高い。例えば、製造工程中に空気中のダストがｐ^＋型ドレイン層４１に付着したことが原因となって物理的に欠損が生じることがある。また、ｐ^＋型ドレイン層４１の表面にアルミニウムによるドレイン電極５０を形成する際にアルミスパイクが生成され、このアルミスパイクによってｐ^＋型ドレイン層４１が部分的に欠損することがある。このようにｐ^＋型ドレイン層４１に欠損が生じると、このｐ^＋型ドレイン層４１の欠損部分を介してドレイン電極５０とｎ型バッファ層４２とが電気的に接続した状態、いわゆるアノードショート状態が生じ、素子不良となる。
【００１５】
以上に述べたところをまとめると以下のようになる。
図９に示すような厚いｐ^＋型基板３１を用いたＩＧＢＴでは、トレードオフ特性の悪いキャリア・ライフタイム制御が必須となるため、素子特性の向上には限界があった。
【００１６】
また、図１０に示すような薄いｐ^＋型ドレイン層４１とｎ⁻型高抵抗層４３との間にｎ型バッファ層４２を形成し、このｎ型バッファ層４２で耐圧を維持するＩＧＢＴでは、ＩＧＢＴの製造工程中に、薄いｐ^＋型ドレイン層４２に欠損が生じる恐れが高かった。薄いｐ^＋型ドレイン層４２に欠損が生じた場合、この欠損部分を介してｎバッファ層４２とドレイン電極５０とが電気的に接続するアノードショート状態が発生し、素子不良となることを防ぐのは困難であった。
【００１７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、アノードショート状態の発生を阻止した半導体装置及びその製造方法を、オン電圧特性及びスイッチング特性に優れたものとして提供することにある。
【００１８】
【課題を解決するための手段】
本発明の第１の半導体装置は、第２導電型ドレイン層と、前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型高抵抗層に達するトレンチの底面及び周壁に形成された絶縁膜と、前記トレンチの内部に前記絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であるものとして構成される。
【００１９】
本発明の第２の半導体装置は、第２導電型ドレイン層と、前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、前記第１導電型ソース層、前記第２導電型ベース層、前記第１導電型高抵抗層の表面に形成された絶縁膜と、前記絶縁膜の表面に形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であるものとして構成される。
【００２０】
本発明の第１の半導体装置の製造方法は、第１導電型基板の表面領域に第２導電型ベース層を形成し、前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、前記トレンチの内部にゲート電極を形成し、前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、前記第１導電型基板の裏面から第１導電型不純物を１ＭｅＶ以上の加速エネルギーで打ち込んで、前記第１導電型基板の裏側方向における表面近傍の不純物濃度が相対的に低濃度の第１導電型バッファ層を形成し、前記第１導電型バッファ層に第２導電型不純物を打ち込んで第２導電型ドレイン層を形成し、前記第２導電型ドレイン層の表面にドレイン電極を形成するものとして構成される。
【００２１】
本発明の第２の半導体装置の製造方法は、第１導電型基板上に、前記第１導電型基板の不純物濃度よりも不純物濃度の低い第１導電型高抵抗層をエピタキシャル成長させ、前記第１導電型高抵抗層の表面領域に第２導電型ベース層を形成し、前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、前記トレンチの内部にゲート電極を形成し、前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、前記第１導電型基板の裏面から第２導電型不純物を打ち込んで第２導電型ドレイン層を形成するとともに、前記第１導電型基板の前記第２導電型ドレイン層側における表面近傍の不純物濃度を相対的に下げ、前記第２導電型ドレイン層の表面にドレイン電極を形成するものとして構成される。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の実施の形態としての縦型ＩＧＢＴを示す縦断面図である。
【００２３】
この縦型ＩＧＢＴは、薄いｐ^＋ドレイン層１を備え、製造プロセス中にこの薄いｐ^＋ドレイン層１に欠損が生じ、薄いｐ^＋ドレイン層１の欠損部分を貫通してｎ型バッファ層２とドレイン電極３とが接触しても、オーミック接触を形成しない程度に、ｎ型バッファ層２のドレイン電極３側における表面近傍の不純物濃度が低くされていることを大きな特徴の一つとして有する。
【００２４】
以下、この縦型ＩＧＢＴについて詳しく述べる。
まず、この縦型ＩＧＢＴの構造について説明する。
この縦型ＩＧＢＴは、ｐ^＋型ドレイン層１とｎ⁻型高抵抗層４との間にｎ型バッファ層２を形成したパンチスルー構造を有している。より詳しくは以下の通りである。
【００２５】
図１に示すように、不純物の注入量の少ない薄いｐ^＋型ドレイン層１が形成されている。このｐ^＋型ドレイン層１上にはｎ型バッファ層２が形成されており、このｎ型バッファ層２上にはｎ⁻型エピタキシャル層（高抵抗層）４が形成されている。このｎ⁻型高抵抗層４上にはｐ型ベース層５が形成されており、このｐ型ベース層５の表面の一部は、ソース電極７とのオーミック接触を可能とするべく高濃度領域とされている。また、このｐ型ベース層５の表面領域には、上述のｐ^＋型高濃度領域と一部重なった状態でｎ^＋型ソース領域６が形成されている。これらｐ^＋型高濃度領域とｎ^＋型ソース領域６の表面に接してソース電極７が形成されている。このｎ^＋型ソース領域６の表面から内部に向けて高抵抗層４に達するトレンチ８が形成されている。このトレンチ８の底面及び側壁にはゲート絶縁膜９が形成されており、このゲート絶縁膜９を介してトレンチ８の内部にはゲート電極１０が形成されている。一方、ｐ^＋ドレイン層１の下面に接してドレイン電極３が形成されている。このドレイン電極３の材料にはアルミニウム（Ａｌ）が用いられている。但し、ドレイン電極３の材料として、その他の金属、例えばクロム（Ｃｒ）、銀（Ａｇ）、金（Ａｕ）等を用いてもよい。
【００２６】
次に、この縦型ＩＧＢＴの動作について説明する。
まず、ターンオンモードについて説明する。
ドレイン電極３を正、ソース電極７を負とする電圧を印加した状態で、ゲート電極１０に、ある閾値以上の正の電圧を印加すると、トレンチ８周りのｐ型ベース層５に反転層（チャネル）が形成される。このチャネルを経由して、ｎ^＋型ソース領域６からｎ⁻型高抵抗層４に電子が注入される。このｎ⁻型高抵抗層４に注入された電子により、ｎ型バッファ層２の電位がｐ^＋型ドレイン層１に対して低下し、ｐ^＋型ドレイン層１からｎ型バッファ層２を通過して高抵抗層４に正孔が注入される。このようにしてｎ⁻型高抵抗層４に注入された電子と正孔とが、ｎ⁻型高抵抗層４に電気的な中性条件を満たすように蓄積して、ｎ⁻型高抵抗層４に伝導度変調を起こさせる。即ち、ｎ⁻型高抵抗層４の抵抗は極めて小さくり、オン状態になる。このオン状態でｐ^＋型ドレイン層１から注入された正孔は、ｐ型ベース層５を通過して、ソース電極７からの電子と結合し、これにより電流が流れる。
【００２７】
次に、ターンオフモードについて説明する。
オン状態において、ゲート電極１０の正の電圧を下げると、トレンチ８周りに形成されたチャネルが消滅し、ｎ^＋型ソース領域６からｎ⁻型高抵抗層４への電子の注入が止まる。このため、ｎ型バッファ層２の電位が上昇し、ｐ^＋型ドレイン層１からｎ⁻型高抵抗層４に注入されていた正孔も減じる。このｎ⁻型高抵抗層４中に蓄積されたキャリア（電子、ホール）は、ｎ⁻型高抵抗層４の中で対となって消滅する。あるいは、ｎ⁻型高抵抗層４中の電子はｐ^＋型ドレイン層１からドレイン電極３へ流出し、ｎ⁻型高抵抗層４中の正孔はベース層５を通過してソース電極７からの電子と結合消滅する。ｎ⁻型高抵抗層４の中の蓄積キャリアが全て消滅すると、ｎ⁻型高抵抗層４の抵抗は極めて高くなり、オフ状態となる。
【００２８】
図２は、上述の縦型ＩＧＢＴを構成する各層における厚さと、各層における不純物濃度との関係を示すグラフである。
【００２９】
以下、図２を参照しながら、ｎ型バッファ層２及びｐ^＋型ドレイン層１の不純物濃度及び層厚について説明する。
まず、ｎ型バッファ層２の不純物濃度について説明する。
図２中の斜線で示すように、ｎ型バッファ層２のドレイン電極３側における表面近傍の不純物濃度は例えば１．０×１０^１５ｃｍ^−３以下となっている。この不純物濃度は、後に詳述するように、ｎ型バッファ層２とドレイン電極３（図１参照）とが接触してもオーミック接触を形成しない程度に十分に低いものである。別の言い方をすれば、この不純物濃度は、製造工程中にアルミスパイク等によりｐ^＋型ドレイン層１に欠損部が生じた場合に、ドレイン電極３とｎ型バッファ層２とが接触してもアノードショート状態とならない程度に十分に低い値である。このようにｎ型バッファ層２のドレイン電極３側の不純物濃度を低くすることによって、ｎ型バッファ層２とドレイン電極３とがオーミック接触を形成することを防いだ理由について簡単に述べれば以下の通りである。
【００３０】
一般に、接触抵抗は、例えば、シリコンと接触する金属の種類、シリコンにドープされた不純物の型（ｐ型、ｎ型）、シリコンの表面の状態など、種々の条件によって変わってくる。この内、接触抵抗を変えるのに特に有効な手段は、半導体表面（シリコンの表面）の不純物濃度を変えてシリコンの表面の状態を変える方法であると本発明者は把握した。このような認識に基づき、本発明者は、上述のようにｎ型バッファ層２のｐ^＋ドレイン層１側における不純物濃度を十分に低いものとしたのである。
【００３１】
次に、ｎ型バッファ層２の層厚について説明する。
ｎ型バッファ層２の低不純物濃度領域部の厚さは、製造工程中にアルミスパイクの入る深さを考慮して、０．５μｍ以上が望ましく、より好ましくは図２に示すように、１．０μｍ以上である。また、このｎ型バッファ層２の全体の厚さは、図２に示すように、例えば１５．０μｍであるが、この厚さに限定されるものではない。
【００３２】
ここで、ｎ型バッファ層２の低不純物濃度領域に用いて好適な不純物濃度を、ドレイン電極３として用いる金属材料別に説明する。
【００３３】
図３は、不純物半導体と、クロム（Ｃｒ）・銀（Ａｇ）・金（Ａｕ）及びアルミニウム（Ａｌ）との接触抵抗を示す表である。
【００３４】
図３に示すように、ｎ型の不純物半導体に対して金属としてＡｌを用いた場合、不純物濃度が１×１０^１９ｃｍ^−３の辺りから接触性が悪くなり、不純物濃度５×１０^１８ｃｍ^−３で非オーミックとなる。従って、図１のｎ型バッファ層２とドレイン電極３とのアノードショート状態を阻止する観点から言えば、ｎ型バッファ層２の低不純物濃度領域の不純物濃度は、１．０×１０^１９ｃｍ^−３以下が望ましく、５．０×１０^１８ｃｍ^−３以下が好適であるといえる。図１のｎ型バッファ層２の低不純物濃度領域の不純物濃度は、図２に示すように１．０×１０^１５ｃｍ^−３となっているため、ｎ型バッファ層２とドレイン層３とのアノードショート状態を阻止できるといえる。
【００３５】
次に、図３に示すように、金属としてＣｒ、ＡｇあるいはＡｕをｎ型不純物半導体に用いた場合は、不純物濃度７．０×１０^１７ｃｍ^−３以下で非オーミックとなる。従って、ｎ型バッファ層２の低不純物濃度領域の不純物濃度は、接触性が悪くなる１．０×１０^１８ｃｍ^−３以下が好ましく、非オーミックとなる７．０×１０^１７ｃｍ^−３以下が最適である。
【００３６】
一方、図３に示すように、導電型がｐ型の不純物半導体においては、金属としてＣｒ、ＡｇあるいはＡｕを用いた場合、不純物濃度１．５×１０^１６ｃｍ^−３以下で非オーミックとなる。従って、バッファ層（ｎ型バッファ層２参照）としてｐ型の不純物半導体層を用いた場合は、このバッファ層の低不純物濃度領域の不純物濃度は、接触性が悪くなる９．０×１０^１６ｃｍ^−３以下が好ましく、非オーミックとなる１．５×１０^１６ｃｍ^−３以下が最適であるといえる。
【００３７】
次に、ｐ^＋型ドレイン層１の不純物濃度について説明する。
ｐ^＋型ドレイン層１（図１参照）の不純物濃度は、ｎ⁻型の高抵抗層４へのホールの注入効率を抑えるため、望ましくは１×１０^１９ｃｍ^−３以下、より好ましくは５×１０^１８ｃｍ^−３以下である。従って、図２に示すｐ^＋型ドレイン層１の不純物濃度２×１０^１８ｃｍ^−３は好ましい値であるといる。また、ｐ^＋型ドレイン層１の不純物総量も、ｎ⁻型の高抵抗層４へのホールの注入効率を抑えるため、５×１０^１４ｃｍ^−２以下と少なくすることが望ましい。
【００３８】
このようにｐ^＋型ドレイン層１の不純物濃度を低く及び不純物総量を少なくすることにより、ｎ⁻型の高抵抗層４へのホールの注入効率を抑えて、スイッチング速度を高速化することができる。即ち、ｎ⁻型高抵抗層４のライフタイムを短くすることなくスイッチング速度を高速化できる。
【００３９】
また、このようにｎ⁻型高抵抗層４のライフタイムを短くする必要がないので、ｎ⁻型高抵抗層４において高いキャリア濃度を得ることができる。即ち、低オン電圧を得ることができる。例えば、電圧降下を例えば１．２Ｖ以下と、従来の縦型ＩＧＢＴよりも０．５Ｖ程度低くした好適なオン電圧特性を得ることができる。
【００４０】
次に、ｐ^＋型ドレイン層１の層厚について説明する。
図２に示すように、ｐ^＋型ドレイン層１の層厚は、上に述べた理由で不純物総量を少なくするべく、例えば０．３μｍと薄くされている。このようにｐ^＋型ドレイン層１の層厚が薄くても本実施の形態によれば従来技術のところで述べたアノードショート状態を生じさせない。
【００４１】
即ち、上にも述べたように、ｐ^＋型ドレイン層１は薄く形成されているため、製造プロセス中にｐ^＋型ドレイン層１に欠損が生じる場合がある。具体的には、例えば空気中のダストがｐ^＋型ドレイン層１に付着したことが原因となって物理的に欠損の生じる場合や、製造工程中に生成されたアルミスパイクによってｐ^＋型ドレイン層１に欠損が生じる場合がある。ｐ^＋型ドレイン層１に欠損が生じると、この欠損部分を貫通して、ドレイン電極３とｎ型バッファ層２とが接触することが避けられない。しかし、ｎ型バッファ層２のｐ^＋型ドレイン層１側の不純物濃度は、上述したように、ｎ型バッファ層２とドレイン電極３とが接触してもオーミック接触を形成しない程度に低くしてある。よって、ｐ^＋型ドレイン層１が欠損してドレイン電極３とｎ型バッファ層２とが接触しても、アノードショート状態にはならず、素子の不良の発生を阻止することができる。
【００４２】
以上のようなアノード状態の発生を阻止した構造を有する縦型ＩＧＢＴにおいて、ｎ型バッファ層２の厚さ方向における不純物濃度分布を変えることによって、スイッチング速度を高速化したりオン電圧の低減化したりする等、目的によった素子特性を実現することができる。
【００４３】
例えば、縦型ＩＧＢＴの特性として特にスイッチング速度の高速化が要求される場合は、図２に示すように、例えばｎ型バッファ層２のほぼ中心部の不純物濃度を、例えば５×１０^１６ｃｍ^−３以上とし、より好ましくは１×１０^１７ｃｍ^−３以上とするのがよい。この不純物濃度は、ｎ型バッファ層２が十分な厚みを有することから、耐圧維持の観点からも十分な値である。
【００４４】
また、この縦型ＩＧＢＴの特性として特にオン電圧の低減化が要求される場合は、例えばｎ型バッファ層２のほぼ中心部の不純物濃度を、例えば５×１０^１６ｃｍ^−３以下とするのがよい。
【００４５】
以上、本発明をトレンチ型の縦型ＩＧＢＴに適用した例について説明したが、本発明は、例えば、図４に示すプレーナ型の縦型ＩＧＢＴについても当然に適用することができる。このプレーナ型の縦型ＩＧＢＴの構造について簡単に説明しておく。
【００４６】
即ち、薄いｐ^＋型ドレイン層２１上にｎ型バッファ層２２が形成されており、このｎ型バッファ層２２上にはｎ⁻型エピタキシャル層（高抵抗層）２４が形成されている。このｎ⁻型高抵抗層２４の表面領域にはｐ型ベース層２５が形成されており、このｐ型ベース層２５の表面領域にはｎ^＋型ソース領域２６が形成されている。これらｐ^＋型ベース層２５とｎ^＋型ソース領域２６の表面に接してソース電極２７が形成されている。ｐ^＋型ベース層２５、ｎ^＋型ソース領域２６及びｎ⁻型エピタキシャル層（高抵抗層）２４上にはゲート絶縁膜２９を介してゲート電極１０が形成されている。一方、ｐ^＋ドレイン層２１の下面に接してドレイン電極２３が形成されている。このような構成において、ｎ型バッファ層２２のドレイン電極２３側における表面近傍の不純物濃度は、前述したトレンチ型の縦型ＩＧＢＴについての説明から分かるように低い不純物濃度とされている。即ち、薄いｐ^＋型ドレイン層２１が欠損してドレイン電極２３とｎ型バッファ層２２が接触してもオーミック接触を形成しない程度にｎ型バッファ層２２のドレイン電極２３側における表面近傍の濃度を低くしてある。これにより、プレーナ型の縦型ＩＧＢＴにおいても、前述したトレンチ型の縦型ＩＧＢＴと同様に、薄いｐ^＋型ドレイン層２１が欠損してアノードショート状態が発生することを防ぐことができる。
【００４７】
次に、図１に示す縦型ＩＧＢＴの製造方法を説明する。より詳しくは、この縦型ＩＧＢＴの製造方法を、通常のウエハ（Ｒａｗウエハ）、つまりエピタキシャルウエハでないウエハを用いて製造する方法と、エピタキシャルウエハを用いて製造する方法とに分けて、それぞれ説明する。
【００４８】
まず、通常のウエハを用いてＩＧＢＴを製造する方法について説明する。
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、通常のウエハを用いて縦型ＩＧＢＴを製造する工程を示す製造工程断面図である。
【００４９】
以下、通常のウエハを用いて縦型ＩＧＢＴを製造する工程について説明する。
まず、図５（ａ）に示すように、ｎ⁻型のウエハ（ｎ⁻型基板）４ａを用意する。
【００５０】
次に、図５（ｂ）に示すように、周知の方法によって、ｎ⁻型ウエハ４ａの表面にカソード領域を形成する。即ち、ｎ⁻型ウエハ４ａの表面領域に、ホウ素等の不純物を打ち込んで熱処理してｐ型ベース層５を形成し、次いで、ｐ型ベース層５の表面領域に選択的にリン等の不純物を打ち込んで熱処理してｎ^＋型ソース層６を形成する。次いで、ｐ型ベース層５及びｎ^＋型ソース６上にフォトレジストを塗布し、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを用いてｎ^＋型ソース層６の表面からｎ⁻型ウエハ４ａに達するトレンチ８を形成する。フォトレジストパターンを除去した後、全面に絶縁性材料であるシリコン酸化膜を形成し、エッチバックして、トレンチ８の底面及び側壁にゲート絶縁膜９を形成する。次に、全面に導電性材料である銅等の金属を全面に形成し、平坦化処理して、トレンチ８内にゲート電極１０を形成する。この後、導電性材料であるアルミニウム等の金属を全面に形成し、エッチバックして、ｎ^＋型ソース層６及びｐ型ベース層５の表面にソース電極７を形成する。なお、ｎ⁻型ウエハ４ａは、ＩＧＢＴのｎ⁻型ドリフト層となる。
【００５１】
次に、図５（ｃ）に示すように、ｎ⁻型ウエハ４ａの裏面を化学機械研磨等を用いて研磨し、所定の厚さまで薄くしてｎ⁻型ウエハ（ｎ⁻型ドリフト層）４ｂとする。具体的には、耐圧６００ＶのＩＧＢＴの場合、ｎ⁻型ドリフト層の厚さはおよそ６０〜８０μｍが適しているので、ｎ⁻型ドリフト層の厚さが６０〜８０μｍとなるようにｎ⁻型ウエハ４ａの裏面を研磨して薄くする。なお、ｎ⁻型ドリフト層の厚さが６０〜８０μｍであるＩＧＢＴの総厚は、従来のＩＧＢＴに比べて、十分に薄い。
【００５２】
次に、図６（ａ）に示すように、ウエハ４ｂの裏面からリン（不純物）を例えば１ＭｅＶで高加速イオン注入し、素子の裏面から十分に内側にまで不純物を打ち込む。これにより不純物濃度のピークが素子の裏面から十分奥に形成されたｎ型バッファ層２’が形成される（図２参照）。即ち、中程度の加速エネルギー２４０ｋｅＶで不純物を打ち込むと不純物濃度のピークは素子の裏面から０．３μｍ内側の浅い部分に形成されるのに対し、上述のような１ＭｅＶの高加速エネルギーで不純物を打ち込むと、素子の裏面から１．０〜１．１μｍ内側の深い部分に不純物のピークが形成される。これにより、図２に示すように、ドレイン層側の不純物濃度を低くしたｎ型バッファ層を形成することができる。
【００５３】
次に、図６（ｂ）に示すように、ｎ型バッファ層２’の裏面からボロンを通常の速度でイオン注入して、ｐ^＋型ドレイン層１’を形成する。
【００５４】
次に、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行って、図６（ｂ）に示すｎ型バッファ層２’及びｐ^＋型ドレイン層１’をそれぞれ図６（ｃ）に示すようにｎバッファ層２及びｐ^＋型ドレイン層１とする。この後、ｐ^＋ドレイン層１の表面にドレイン電極３を形成して縦型ＩＧＢＴのアノード側を完成させる。
【００５５】
上述した縦型ＩＧＢＴの製造工程では図６（ｂ）に示すｎ型バッファ層２’とｐ^＋型ドレイン層１’の熱処理工程を同時に行ったが、ｎ型バッファ層２’とｐ^＋型ドレイン層１’の熱処理工程をそれぞれ別個に行っても良い。即ち、まず、図６（ａ）に示すようにリンをｎ⁻型ウエハ４ｂに高加速イオン注入した後に１度目の熱処理工程をし、次に、図６（ｂ）に示すように、ボロンをｎ型バッファ層２’にイオン注入した後に２度目の熱処理工程を行うようにしてもよい。これによれば、ｎ型バッファ層２’は２回の熱処理工程を経ることとなるので、ｎ型バッファ層２’に打ち込まれたリンは十分に拡散されることとなる。
【００５６】
また、上述した縦型ＩＧＢＴの製造工程では、ｎ型バッファ層２及びｐ^＋型ドレイン層１の形成（図６（ｃ）参照）前にソース電極７を形成（図５（ｂ）参照）したが、ｎ型バッファ層２及びｐ^＋型ドレイン層１の形成後にソース電極７を形成してもよい。
【００５７】
次に、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する方法について説明する。
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する工程を示す製造工程断面図である。
【００５８】
以下、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する工程について説明する。
まず、図７（ａ）に示すように、ｎ型ウエハ（ｎ型基板）２ａを用意する。このｎ型ウエハ２ａの一部が最終的にｎ型バッファ層となる。このｎ型ウエハ２ａに、エピタキシャル成長により、ｎ⁻型高抵抗層（ｎ⁻型エピタキシャル層）４を形成する。このｎ⁻型高抵抗層４の一部が、最終的にｎ⁻型ドリフト層となる。
【００５９】
次に、図７（ｂ）に示すように、ｎ⁻型高抵抗層４の表面にカソード領域を形成する。即ち、ｐ型ベース層５、ｎ^＋型ソース層６、ゲート絶縁膜９、ゲート電極１０、ソース電極７を、上述した方法（図５（ｂ）参照）等を用いて形成する。
【００６０】
次に、図７（ｃ）に示すように、ｎ型ウエハ（ｎ型基板）２ａの裏面を研磨して、所定の厚さまで薄くしてｎ型バッファ層２とする。６００Ｖ系のＩＧＢＴの場合、ｎ型ドリフト層の厚みが、例えば６０．０〜８０．０μｍが好ましいので、素子の総厚もこれとほぼ同じ６０．０〜８０．０μｍとなるように、上述のｎ型ウエハ２ａを研磨して薄くする。
【００６１】
次に、図８（ａ）に示すように、ｎ型バッファ層２の裏面からｐ型不純物を非常に低不純物総量でイオン注入し、ｎ型バッファ層２の裏面に近い部分のｎ型不純物濃度を実質的に下げる。
【００６２】
次に、図８（ｂ）に示すように、通常の条件でボロンをイオン注入することにより、ｐ^＋型ドレイン層１’を形成すると同時に、ｎ型バッファ層２のｐ^＋型ドレイン層３’側における表面近傍の不純物濃度を低くする（図２参照）。
【００６３】
次に、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行って、図８（ｂ）に示すｐ^＋型ドレイン層１’を、図８（ｃ）に示すようにｐ^＋型ドレイン層１とする。この後、図８（ｃ）に示すように、ｐ^＋型ドレイン層１の裏面にドレイン電極３を形成してこの縦型ＩＧＢＴのアノード側を完成させる。なお、上述した通常のウエハを用いた縦型ＩＧＢＴの製造方法と同様、ｎ型バッファ層２及びｐ^＋型ドレイン層１を形成した後にソース電極７を形成してもよい。
【００６４】
以上、本発明の実施の形態について説明したが、本発明の適用の範囲は上述した内容に限定されることはなく、本発明の要旨を変えない範囲において、種々の変形を加えて実施できる。
【００６５】
【発明の効果】
本発明によれば、第１導電型バッファ層の第２導電型ドレイン層側における表面近傍の不純物濃度を低くしたので、この第２導電型ドレイン層に欠損が生じてドレイン電極と第１導電型のバッファ層とが接触してもアノードショート状態とならない。従って、好適なスイッチング特性及びターンオフ特性を有する半導体素子を、アノードショート状態の発生を阻止しつつ実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態としての縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【図２】図１の縦型ＩＧＢＴを構成する各層の層厚と各層における不純物濃度との関係を示すグラフである。
【図３】不純物半導体に対するＡｌとＣｒ・Ａｇ・Ａｕの接触抵抗を示す表である。
【図４】本発明の実施の形態としての縦型ＩＧＢＴ（プレーナ型）の縦断面図を示す。
【図５】通常のウエハを用いて縦型ＩＧＢＴ（トレンチ型）を製造する工程の途中までを示す製造工程断面図である。
【図６】図５に続いて、縦型ＩＧＢＴ（トレンチ型）を製造する工程を示す製造工程断面図である。
【図７】エピタキシャルウエハを用いて縦型ＩＧＢＴ（トレンチ型）を製造する工程の途中までを示す製造工程断面図である。
【図８】図７に続いて、縦型ＩＧＢＴ（トレンチ型）を製造する工程を示す製造工程断面図である。
【図９】従来の縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【図１０】従来の別の縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【符号の説明】
１ｐ^＋型ドレイン層（第２導電型ドレイン層）
２ｎ型バッファ層（第１導電型バッファ層）
２ａｎ型基板
３ドレイン電極
４ｎ⁻型エピタキシャル層（第１導電型高抵抗層）
４ａｎ⁻型基板
４ｂｎ⁻型基板（ｎ⁻型ドリフト層）
５ｐ型ベース層（第２導電型ベース層）
６ｎ^＋型ソース層（第１導電型ソース層）
７ソース電極
８トレンチ
９ゲート絶縁膜（絶縁膜）
１０ゲート電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and for example, relates to an insulated gate bipolar transistor (IGBT) and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, the technology relating to an insulated gate bipolar transistor (IGBT: Insulating Gate Bi-polar Transistor) has been remarkably advanced, and for example, in the past ten years, for example, the reduction of the ON voltage of the IGBT and the increase of the switching speed have been remarkably advanced. As a result, at present, for example, in a IGBT with a withstand voltage of 600 V, the current fall time is 100 ns and the current density is 150 A / cm. ² Products with an on-voltage of 1.8 V or less have been developed, and further reduction in on-voltage and higher switching speed are required. On the other hand, with an increase in switching speed, reduction of induced noise generated at the time of switching is also required.
[0003]
FIG. 9 is a longitudinal sectional view showing a conventional vertical IGBT. The IGBT shown here is p ⁺ Substrate (drain layer) 31 and n ⁻ It has a punch-through structure in which an n-type buffer layer 32 is formed between itself and the high-resistance layer 33.
[0004]
The structure of the IGBT will be described in detail.
p ⁺ An n-type buffer layer 32 and an n-type buffer layer ⁻ The high resistance layer 33 is sequentially formed by an epitaxial growth method. This n-type buffer layer 32 ⁺ Mold substrate (drain layer) 31 to n ⁻ This is for reducing the injection efficiency of carriers into the high-resistance layer 33 and increasing the speed of the switching element. This n ⁻ A p-type base layer 34 is formed on the surface of the high resistance layer 33. A part of the surface of the p-type base layer 34 is a high-concentration region so as to enable ohmic contact with the source electrode 39. Further, a part of the surface of the p-type base layer 34 has n ⁺ A mold source region 35 is formed. These p-type base layers 34 and n ⁺ A source electrode 39 is formed in contact with the surface of the mold source region 35. n ⁺ N from the surface of the mold source region 35 toward the inside. ⁻ A trench 36 reaching the mold high-resistance layer 33 is formed. A gate insulating film 37 is formed on the bottom surface and the peripheral wall of the trench 36, and a gate electrode 38 is buried in the trench 36 via the gate insulating film 37. On the other hand, p ⁺ On the lower surface of the mold substrate 31, a drain electrode 40 is formed.
[0005]
The above-described IGBT is manufactured using, for example, an epitaxial substrate (epitaxial wafer). However, the manufacturing cost of the epitaxial substrate is high, and as a result, the manufacturing cost of the IGBT is also high.
[0006]
In the above IGBT, n ⁻ In order to shorten the carrier lifetime in the mold high-resistance layer 33, the entire area is irradiated with an electron beam after completion of the wafer process. This, indeed, n ⁻ The carrier concentration in the high resistance layer 33 is reduced, and the switching speed is increased.
[0007]
But n ⁻ When the carrier concentration of the high-resistance layer 33 decreases, n ⁻ There is a problem that the voltage drop of the high resistance layer 33 becomes large. That is, there is a problem that the ON voltage is increased.
[0008]
If the carrier lifetime control described above is not performed, n ⁻ Although the decrease in the carrier concentration of the high-resistance layer 33 is suppressed and the on-voltage can be reduced, the switching speed (turn-off time) becomes extremely slow.
[0009]
As described above, the on-voltage and the turn-off time are in a trade-off relationship, and the trade-off characteristics of the on-voltage and the turn-off time by the carrier lifetime control are not good. Had limitations.
[0010]
FIG. 10 is a longitudinal sectional view showing another conventional vertical IGBT.
This IGBT is obtained by improving the characteristics of the IGBT described above.
[0011]
More specifically, as can be seen from FIG. 10, this IGBT has a punch-through type and is formed at a low dose, that is, a p-pump having a low implantation amount. ⁺ It has a mold drain layer 41. Due to this low dose, p ⁺ The type drain layer 41 is widely used in a non-punch-through IGBT. P ⁺ N-type drain layer 41 ⁻ The efficiency of carrier injection into the high-resistance layer 43 can be suppressed. As a result, the switching speed can be increased without performing the carrier lifetime control having a poor trade-off characteristic as described above. Note that this IGBT is ⁻ Type high resistance layer 43 and p ⁺ Since the withstand voltage is particularly maintained by the n-type buffer layer 42 formed between the n-type buffer layer 42 and the ⁻ The feature is that the thickness of the mold high-resistance layer 43 can be reduced.
[0012]
By the way, as described above, p ⁺ Although the amount of impurity implantation into the drain region is reduced, ⁺ It is necessary to increase the impurity concentration on the surface of the type drain layer 41 to such an extent that the surface of the type drain layer 41 can make ohmic contact with the drain electrode 50. Therefore, p ⁺ In forming the type drain layer 41, p ⁺ The thickness of the drain layer 41 is made extremely thin, ⁺ It is necessary to make the diffusion depth of the impurity in the type drain layer 41 very shallow. Note that the total thickness of this IGBT is n-type buffer layer 42 and n having a thickness corresponding to the withstand voltage. ⁻ The thickness of the p-type high resistance layer 43 (including the p-type base layer 44) and the thickness of the source electrode 39 and the drain electrode 40 ⁺ It becomes a thin thickness obtained by adding the thickness of the mold drain layer 41. For example, in the case of an element of a 600 V system, the total thickness of the IGBT is as thin as about 60.0 μm.
[0013]
[Patent Document 1]
JP-A-11-274484
[Patent Document 2]
U.S. Pat. No. 5,466,951
[Patent Document 3]
US Pat. No. 5,506,153
[Non-patent document 1]
T. Matsudai and three others "Advanced 60μm Thin 600V Punch-Through IGBT Concept for Extremely Low Forward Voltage and Low Turn-Off Loss" Thursday, June 7, Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs (ISPSD'01), p441- 444
[Non-patent document 2]
T. matsudai two others "New 600V Trech Gate Punch-Through IGBT Concept with Very Thin Wafer and Low Efficiency p-emitter, having an On-state Voltage Drop lower than Diodes" April 3-7, 2000, International Power Electronics Conference (IPEC- TOKYO 2000), P292-296
[Non-Patent Document 3]
T. Laska and four others "The Field Stop IGBT (FS IGBT) - A New Power Device Concept with a Great Improvement Potential" May 22-25, 2000, The 12th International Symposium on Power Semiconductor Devices & ICs (ISPSD'2000), P355- 358
[Non-patent document 4]
J. G. FIG. Bauer et al., "6.5 kV-Modules using IGBTs with Field Stop Technology" JUNE 4-7, 2001 Proceedings of 13th International Symposium on Power & Dictionary.
[Non-Patent Document 5]
Katsumi Nakamura and 5 others "Advanced Wide Cell Pitch CSTBTs Having Light Punch-Through (LPT) Structures" Proceedings of-2nd International Symposium & Symbols 80th International Symposium & Symbols
[0014]
[Problems to be solved by the invention]
However, p ⁺ Since the thickness of the drain layer 41 is very small, during the manufacturing process, p ⁺ It is highly possible that a defect occurs in the mold drain layer 41. For example, during the manufacturing process, dust in the air ⁺ There may be a case where a physical defect occurs due to the attachment to the mold drain layer 41. Also, p ⁺ When a drain electrode 50 made of aluminum is formed on the surface of the type drain layer 41, an aluminum spike is generated. ⁺ The mold drain layer 41 may be partially missing. Thus p ⁺ When a defect occurs in the type drain layer 41, this p ⁺ A state in which the drain electrode 50 and the n-type buffer layer 42 are electrically connected to each other through the deficient portion of the mold drain layer 41, that is, a so-called anode short-circuit state occurs, resulting in element failure.
[0015]
The above points are summarized as follows.
Thick p as shown in FIG. ⁺ In the IGBT using the mold substrate 31, it is necessary to control the carrier lifetime with a poor trade-off characteristic, so that there is a limit in improving the element characteristics.
[0016]
Also, as shown in FIG. ⁺ Type drain layer 41 and n ⁻ In the IGBT in which an n-type buffer layer 42 is formed between the n-type buffer layer 42 and the n-type buffer layer 42 and the breakdown voltage is maintained by the n-type buffer layer 42, a thin p-type buffer layer is formed during the manufacturing process of the IGBT. ⁺ There was a high possibility that defects would occur in the mold drain layer 42. Thin p ⁺ When a defect occurs in the mold drain layer 42, an anode short-circuit state in which the n-buffer layer 42 and the drain electrode 50 are electrically connected through the defective portion occurs, and it is difficult to prevent an element failure. there were.
[0017]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device in which the occurrence of an anode short-circuit state is prevented, and a method for manufacturing the same, having excellent on-voltage characteristics and switching characteristics. It is in.
[0018]
[Means for Solving the Problems]
A first semiconductor device of the present invention is formed on a second conductivity type drain layer, a first conductivity type buffer layer formed on the second conductivity type drain layer, and on the first conductivity type buffer layer, A first conductivity type high resistance layer having a lower impurity concentration than the first conductivity type buffer layer; a second conductivity type base layer formed in a surface region of the first conductivity type high resistance layer; A first conductivity type source layer formed in a surface region of the base layer; and a trench extending from the surface of the first conductivity type source layer to the first conductivity type high resistance layer through the second conductivity type base layer. An insulating film formed on a bottom surface and a peripheral wall; a gate electrode formed inside the trench via the insulating film; and a surface formed on the second conductive type base layer and the first conductive type source layer. A source electrode and a surface on the surface of the second conductivity type drain layer; Includes a drain electrode, the impurity concentration of the first conductivity type buffer layer is configured as a relatively low density near the surface of the second conductivity type drain layer side.
[0019]
A second semiconductor device of the present invention is formed on a second conductivity type drain layer, a first conductivity type buffer layer formed on the second conductivity type drain layer, and on the first conductivity type buffer layer, A first conductivity type high resistance layer having an impurity concentration lower than that of the first conductivity type buffer layer; a second conductivity type base layer formed in a surface region of the first conductivity type high resistance layer; A first conductivity type source layer formed in a surface region of the base layer, an insulating film formed on the surface of the first conductivity type source layer, the second conductivity type base layer, and the first conductivity type high resistance layer; A gate electrode formed on a surface of the insulating film; a source electrode formed on a surface of the second conductive type base layer and the first conductive type source layer; and a gate electrode formed on a surface of the second conductive type drain layer. And a drain electrode that is provided, and the first conductivity type buffer layer Things density is configured as a relatively low density near the surface of the second conductivity type drain layer side.
[0020]
According to a first method of manufacturing a semiconductor device of the present invention, a second conductivity type base layer is formed in a surface region of a first conductivity type substrate, and a first conductivity type source layer is formed in a surface region of the second conductivity type base layer. Forming a trench reaching the first conductivity type substrate from the surface of the first conductivity type source layer, forming an insulating film on an inner wall of the trench, forming a gate electrode inside the trench, A source electrode is formed on the surface of the two-conductivity-type base layer and the surface of the first-conductivity-type source layer. Forming a first conductivity type buffer layer having a relatively low impurity concentration in the vicinity of the surface in the back side direction of the mold substrate, and implanting a second conductivity type impurity into the first conductivity type buffer layer to form a second conductivity type drain layer; Forming the second Configured as forming a drain electrode on the surface of the conductive type drain layer.
[0021]
In a second method of manufacturing a semiconductor device according to the present invention, the first conductivity type high-resistance layer having an impurity concentration lower than the impurity concentration of the first conductivity type substrate is epitaxially grown on the first conductivity type substrate; Forming a second conductivity type base layer in a surface region of the conductivity type high resistance layer; forming a first conductivity type source layer in a surface region of the second conductivity type base layer; After forming a trench reaching the one conductivity type substrate, an insulating film is formed on an inner wall of the trench, a gate electrode is formed inside the trench, and the second conductivity type base layer and the first conductivity type source layer are formed. Forming a source electrode on the surface of the first conductive type substrate, implanting a second conductive type impurity from the back surface of the first conductive type substrate to form a second conductive type drain layer, and forming the second conductive type drain layer on the first conductive type substrate. Near the surface on the layer side Lowering relatively impurity concentration, formed as forming a drain electrode on a surface of the second conductivity type drain layer.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a longitudinal sectional view showing a vertical IGBT as an embodiment of the present invention.
[0023]
This vertical IGBT has a thin p ⁺ With a drain layer 1 during this manufacturing process. ⁺ Defects occur in the drain layer 1 and a thin p ⁺ Even if the n-type buffer layer 2 and the drain electrode 3 come into contact with each other through the deficient portion of the drain layer 1, the impurity concentration near the surface of the n-type buffer layer 2 near the drain electrode 3 is small enough not to form an ohmic contact. Is one of the major features.
[0024]
Hereinafter, this vertical IGBT will be described in detail.
First, the structure of the vertical IGBT will be described.
This vertical IGBT has p ⁺ Type drain layer 1 and n ⁻ It has a punch-through structure in which an n-type buffer layer 2 is formed between the n-type buffer layer 2 and the high-resistance layer 4. The details are as follows.
[0025]
As shown in FIG. 1, a thin p ⁺ A mold drain layer 1 is formed. This p ⁺ An n-type buffer layer 2 is formed on the n-type drain layer 1. ⁻ A type epitaxial layer (high resistance layer) 4 is formed. This n ⁻ A p-type base layer 5 is formed on the high-resistance layer 4, and a part of the surface of the p-type base layer 5 is formed as a high-concentration region so as to enable ohmic contact with the source electrode 7. I have. The surface region of the p-type base layer 5 includes the above-described p-type base layer. ⁺ N while partially overlapping the high-concentration region ⁺ A mold source region 6 is formed. These p ⁺ High concentration region and n ⁺ Source electrode 7 is formed in contact with the surface of mold source region 6. This n ⁺ A trench 8 is formed from the surface of the mold source region 6 to the inside to reach the high resistance layer 4. A gate insulating film 9 is formed on the bottom and side walls of the trench 8, and a gate electrode 10 is formed inside the trench 8 via the gate insulating film 9. On the other hand, p ⁺ A drain electrode 3 is formed in contact with the lower surface of the drain layer 1. Aluminum (Al) is used as a material of the drain electrode 3. However, other metals such as chromium (Cr), silver (Ag), and gold (Au) may be used as the material of the drain electrode 3.
[0026]
Next, the operation of the vertical IGBT will be described.
First, the turn-on mode will be described.
When a positive voltage equal to or higher than a certain threshold is applied to the gate electrode 10 with a voltage applied to the drain electrode 3 positive and the source electrode 7 negative, an inversion layer (channel) is applied to the p-type base layer 5 around the trench 8. ) Is formed. Via this channel, n ⁺ Type source region 6 to n ⁻ Electrons are injected into the mold high-resistance layer 4. This n ⁻ The potential of the n-type buffer layer 2 becomes p due to the electrons injected into the high-resistance layer 4. ⁺ To the drain layer 1 ⁺ Holes are injected from the type drain layer 1 through the n-type buffer layer 2 into the high resistance layer 4. Thus n ⁻ The electrons and holes injected into the high-resistance layer 4 have n ⁻ Is accumulated in the high-resistance layer 4 so as to satisfy the electrical neutral condition, and n ⁻ The conductivity modulation is caused in the high resistance layer 4. That is, n ⁻ The resistance of the mold high-resistance layer 4 is extremely small, and is turned on. In this ON state, p ⁺ The holes injected from the mold drain layer 1 pass through the p-type base layer 5 and combine with the electrons from the source electrode 7, whereby a current flows.
[0027]
Next, the turn-off mode will be described.
In the ON state, when the positive voltage of the gate electrode 10 is reduced, the channel formed around the trench 8 disappears, and n ⁺ Type source region 6 to n ⁻ The injection of electrons into the mold high-resistance layer 4 stops. For this reason, the potential of the n-type buffer layer 2 increases, ⁺ Type drain layers 1 to n ⁻ The holes injected into the mold high-resistance layer 4 are also reduced. This n ⁻ (Electrons and holes) accumulated in the high-resistance layer 4 are n ⁻ The pair disappears in the mold high-resistance layer 4. Or n ⁻ Electrons in the p-type high resistance layer 4 are p ⁺ Out of the drain layer 1 to the drain electrode 3, and n ⁻ The holes in the high-resistance layer 4 pass through the base layer 5 and disappear from the electron from the source electrode 7. n ⁻ When all the accumulated carriers in the high-resistance layer 4 disappear, n ⁻ The resistance of the mold high-resistance layer 4 becomes extremely high, and is turned off.
[0028]
FIG. 2 is a graph showing the relationship between the thickness of each layer constituting the above-described vertical IGBT and the impurity concentration of each layer.
[0029]
Hereinafter, with reference to FIG. ⁺ The impurity concentration and the layer thickness of the type drain layer 1 will be described.
First, the impurity concentration of the n-type buffer layer 2 will be described.
2, the impurity concentration near the surface of the n-type buffer layer 2 on the drain electrode 3 side is, for example, 1.0 × 10 ^Fifteen cm ^-3 It is as follows. As will be described in detail later, this impurity concentration is sufficiently low that an ohmic contact is not formed even when the n-type buffer layer 2 and the drain electrode 3 (see FIG. 1) make contact. Stated another way, this impurity concentration is determined during the manufacturing process by aluminum spikes or the like. ⁺ The value is sufficiently low that a short-circuiting of the anode does not occur even if the drain electrode 3 and the n-type buffer layer 2 come into contact with each other when a deficient portion occurs in the type drain layer 1. The reason why the formation of the ohmic contact between the n-type buffer layer 2 and the drain electrode 3 is prevented by lowering the impurity concentration on the drain electrode 3 side of the n-type buffer layer 2 will be briefly described below. It is on the street.
[0030]
In general, the contact resistance varies depending on various conditions such as, for example, the type of metal in contact with silicon, the type of impurities doped into silicon (p-type and n-type), and the state of the silicon surface. The present inventor has found that a particularly effective means for changing the contact resistance is a method for changing the impurity concentration on the semiconductor surface (silicon surface) to change the state of the silicon surface. Based on such recognition, the present inventor has proposed that the p-type ⁺ The impurity concentration on the side of the drain layer 1 is sufficiently low.
[0031]
Next, the layer thickness of the n-type buffer layer 2 will be described.
The thickness of the low impurity concentration region portion of the n-type buffer layer 2 is desirably 0.5 μm or more in consideration of the depth into which aluminum spikes enter during the manufacturing process, and more preferably, as shown in FIG. 0 μm or more. The overall thickness of the n-type buffer layer 2 is, for example, 15.0 μm as shown in FIG. 2, but is not limited to this thickness.
[0032]
Here, an impurity concentration suitable for the low impurity concentration region of the n-type buffer layer 2 will be described for each metal material used as the drain electrode 3.
[0033]
FIG. 3 is a table showing the contact resistance between the impurity semiconductor and chromium (Cr), silver (Ag), gold (Au), and aluminum (Al).
[0034]
As shown in FIG. 3, when Al is used as a metal for an n-type impurity semiconductor, the impurity concentration is 1 × 10 ¹⁹ cm ^-3 From the vicinity, the contact property deteriorates and the impurity concentration becomes 5 × 10 ¹⁸ cm ^-3 Becomes non-ohmic. Therefore, from the viewpoint of preventing the anode short-circuit state between the n-type buffer layer 2 and the drain electrode 3 in FIG. 1, the impurity concentration of the low impurity concentration region of the n-type buffer layer 2 is 1.0 × 10 ¹⁹ cm ^-3 The following is desirable: 5.0 × 10 ¹⁸ cm ^-3 The following can be said to be preferable. The impurity concentration of the low impurity concentration region of the n-type buffer layer 2 of FIG. ^Fifteen cm ^-3 Therefore, it can be said that the anode short-circuit state between the n-type buffer layer 2 and the drain layer 3 can be prevented.
[0035]
Next, as shown in FIG. 3, when Cr, Ag, or Au is used as the metal for the n-type impurity semiconductor, the impurity concentration is 7.0 × 10 ¹⁷ cm ^-3 Non-ohmic below. Therefore, the impurity concentration of the low impurity concentration region of the n-type buffer layer 2 is set to 1.0 × 10 ¹⁸ cm ^-3 The following is preferable, and a non-ohmic 7.0 × 10 ¹⁷ cm ^-3 The following are optimal:
[0036]
On the other hand, as shown in FIG. 3, in a p-type impurity semiconductor, when Cr, Ag, or Au is used as a metal, the impurity concentration is 1.5 × 10 5 ¹⁶ cm ^-3 Non-ohmic below. Therefore, when a p-type impurity semiconductor layer is used as the buffer layer (see the n-type buffer layer 2), the impurity concentration of the low impurity concentration region of the buffer layer is reduced to 9.0 × 10, which deteriorates the contact property. ¹⁶ cm ^-3 The following is preferable, and 1.5 × 10 becomes non-ohmic. ¹⁶ cm ^-3 The following can be said to be optimal.
[0037]
Then, p ⁺ The impurity concentration of the type drain layer 1 will be described.
p ⁺ The impurity concentration of the type drain layer 1 (see FIG. 1) is n ⁻ In order to suppress the efficiency of hole injection into the high resistance layer 4 of the die, ¹⁹ cm ^-3 Below, more preferably 5 × 10 ¹⁸ cm ^-3 It is as follows. Therefore, p shown in FIG. ⁺ Concentration of 2 × 10 ¹⁸ cm ^-3 Is a preferable value. Also, p ⁺ The total amount of impurities in the type drain layer 1 is also n ⁻ 5 × 10 5 to suppress the efficiency of hole injection into the high resistance layer 4 of the mold. ¹⁴ cm ^-2 It is desirable to reduce it to the following.
[0038]
Thus p ⁺ By lowering the impurity concentration and reducing the total amount of impurities in the type drain layer 1, n ⁻ The switching efficiency can be increased by suppressing the efficiency of hole injection into the high resistance layer 4 of the mold. That is, n ⁻ The switching speed can be increased without shortening the lifetime of the mold high-resistance layer 4.
[0039]
In addition, n ⁻ Since it is not necessary to shorten the lifetime of the high-resistance type ⁻ A high carrier concentration can be obtained in the high resistance layer 4. That is, a low on-state voltage can be obtained. For example, it is possible to obtain a suitable on-voltage characteristic in which the voltage drop is, for example, 1.2 V or less, which is about 0.5 V lower than that of the conventional vertical IGBT.
[0040]
Then, p ⁺ The layer thickness of the mold drain layer 1 will be described.
As shown in FIG. ⁺ The layer thickness of the type drain layer 1 is reduced to, for example, 0.3 μm in order to reduce the total amount of impurities for the reasons described above. Thus p ⁺ According to the present embodiment, the anode short-circuit state described in the related art does not occur even if the thickness of the mold drain layer 1 is thin.
[0041]
That is, as mentioned above, p ⁺ Since the type drain layer 1 is formed to be thin, p-type ⁺ Defects may occur in the mold drain layer 1. Specifically, for example, dust in the air is p ⁺ Is physically damaged due to the adhesion to the mold drain layer 1 or due to aluminum spikes generated during the manufacturing process. ⁺ Defects may occur in the mold drain layer 1. p ⁺ When a defect occurs in the type drain layer 1, it is inevitable that the drain electrode 3 and the n-type buffer layer 2 come into contact with each other through the defective portion. However, p of the n-type buffer layer 2 ⁺ As described above, the impurity concentration on the side of the type drain layer 1 is so low that no ohmic contact is formed even when the n-type buffer layer 2 and the drain electrode 3 come into contact. Therefore, p ⁺ If the drain electrode 3 and the n-type buffer layer 2 come into contact with each other due to the lack of the type drain layer 1, the anode will not be short-circuited, and the occurrence of element failure can be prevented.
[0042]
In a vertical IGBT having a structure in which the above-described anode state is prevented from being generated, the switching speed is increased and the on-voltage is reduced by changing the impurity concentration distribution in the thickness direction of the n-type buffer layer 2. For example, element characteristics according to the purpose can be realized.
[0043]
For example, when the switching speed is required to be particularly high as a characteristic of the vertical IGBT, as shown in FIG. 2, for example, the impurity concentration in the substantially central portion of the n-type buffer layer 2 is reduced to, for example, 5 × 10 5 ¹⁶ cm ^-3 And more preferably 1 × 10 ¹⁷ cm ^-3 It is better to do the above. Since the n-type buffer layer 2 has a sufficient thickness, the impurity concentration is a sufficient value also from the viewpoint of maintaining the breakdown voltage.
[0044]
In the case where a reduction in on-voltage is particularly required as a characteristic of the vertical IGBT, for example, the impurity concentration in the substantially central portion of the n-type buffer layer 2 is set to 5 × 10 5 ¹⁶ cm ^-3 It is better to do the following.
[0045]
As described above, the example in which the present invention is applied to the trench type vertical IGBT is described. However, the present invention can be naturally applied to, for example, a planar type vertical IGBT shown in FIG. The structure of this planar type vertical IGBT will be briefly described.
[0046]
That is, thin p ⁺ An n-type buffer layer 22 is formed on the n-type drain layer 21. ⁻ A type epitaxial layer (high resistance layer) 24 is formed. This n ⁻ A p-type base layer 25 is formed in a surface region of the p-type high resistance layer 24, and an n-type base layer 25 is formed in a surface region of the p-type base layer 25. ⁺ A mold source region 26 is formed. These p ⁺ Mold base layer 25 and n ⁺ Source electrode 27 is formed in contact with the surface of mold source region 26. p ⁺ Mold base layer 25, n ⁺ Type source region 26 and n ⁻ The gate electrode 10 is formed on the type epitaxial layer (high resistance layer) 24 via a gate insulating film 29. On the other hand, p ⁺ A drain electrode 23 is formed in contact with the lower surface of the drain layer 21. In such a configuration, the impurity concentration in the vicinity of the surface on the drain electrode 23 side of the n-type buffer layer 22 is set to a low impurity concentration as can be understood from the description of the trench type vertical IGBT described above. That is, thin p ⁺ The concentration near the surface of the n-type buffer layer 22 on the side of the drain electrode 23 is so low that the ohmic contact is not formed even when the drain electrode 23 and the n-type buffer layer 22 come into contact with each other due to the lack of the type drain layer 21. Thus, in the planar type vertical IGBT, similarly to the trench type vertical IGBT, a thin p-type IGBT is used. ⁺ The occurrence of the anode short-circuit state due to the loss of the mold drain layer 21 can be prevented.
[0047]
Next, a method of manufacturing the vertical IGBT shown in FIG. 1 will be described. More specifically, the method of manufacturing the vertical IGBT will be described separately for a method of manufacturing using a normal wafer (Raw wafer), that is, a wafer that is not an epitaxial wafer, and a method of manufacturing using an epitaxial wafer. .
[0048]
First, a method of manufacturing an IGBT using a normal wafer will be described.
FIGS. 5A to 5C and FIGS. 6A to 6C are cross-sectional views illustrating a process of manufacturing a vertical IGBT using a normal wafer.
[0049]
Hereinafter, a process of manufacturing a vertical IGBT using a normal wafer will be described.
First, as shown in FIG. ⁻ Mold wafer (n ⁻ (A mold substrate) 4a is prepared.
[0050]
Next, as shown in FIG. 5 (b), n ⁻ A cathode region is formed on the surface of the mold wafer 4a. That is, n ⁻ Impurities such as boron are implanted into the surface region of the mold wafer 4a and heat-treated to form the p-type base layer 5, and then impurities such as phosphorus are selectively implanted into the surface region of the p-type base layer 5 and heat-treated. T ⁺ A mold source layer 6 is formed. Next, the p-type base layer 5 and n ⁺ A photoresist is applied on the mold source 6, and a photoresist pattern (not shown) is formed using a photolithography technique. Using this photoresist pattern, n ⁺ N from the surface of the mold source layer 6 ⁻ A trench 8 reaching the mold wafer 4a is formed. After removing the photoresist pattern, a silicon oxide film, which is an insulating material, is formed on the entire surface and etched back to form a gate insulating film 9 on the bottom and side walls of the trench 8. Next, a metal such as copper, which is a conductive material, is formed on the entire surface and planarized to form a gate electrode 10 in the trench 8. Thereafter, a metal such as aluminum, which is a conductive material, is formed on the entire surface, etched back, and n ⁺ A source electrode 7 is formed on the surface of the p-type base layer 5 and the p-type source layer 6. Note that n ⁻ The mold wafer 4a is made of n of the IGBT. ⁻ It becomes a type drift layer.
[0051]
Next, as shown in FIG. ⁻ The back surface of the mold wafer 4a is polished using chemical mechanical polishing or the like, and is thinned to a predetermined thickness to reduce the thickness. ⁻ Mold wafer (n ⁻ Mold drift layer) 4b. Specifically, for an IGBT with a withstand voltage of 600 V, n ⁻ Since the thickness of the drift layer is preferably about 60 to 80 μm, n ⁻ N so that the thickness of the mold drift layer is 60 to 80 μm. ⁻ The back surface of the mold wafer 4a is polished and thinned. Note that n ⁻ The total thickness of the IGBT in which the thickness of the mold drift layer is 60 to 80 μm is sufficiently smaller than that of the conventional IGBT.
[0052]
Next, as shown in FIG. 6A, phosphorus (impurity) is ion-implanted at a high acceleration of, for example, 1 MeV from the back surface of the wafer 4b, and the impurity is implanted sufficiently from the back surface of the device to the inside. As a result, an n-type buffer layer 2 'in which the peak of the impurity concentration is formed sufficiently deep from the back surface of the element is formed (see FIG. 2). That is, when an impurity is implanted at a medium acceleration energy of 240 keV, an impurity concentration peak is formed in a shallow portion 0.3 μm inside from the back surface of the element, whereas the impurity is implanted at a high acceleration energy of 1 MeV as described above. Then, an impurity peak is formed in a deep portion 1.0 to 1.1 μm inside from the back surface of the element. Thereby, as shown in FIG. 2, an n-type buffer layer having a low impurity concentration on the drain layer side can be formed.
[0053]
Next, as shown in FIG. 6B, boron is ion-implanted from the back surface of the n-type buffer layer 2 'at a normal speed, and ⁺ Form a drain layer 1 '.
[0054]
Next, heat treatment such as laser annealing, flash annealing, sintering, and thermal diffusion is performed to form the n-type buffer layer 2 ′ and the p-type buffer layer 2 ′ shown in FIG. ⁺ As shown in FIG. 6C, the n-type buffer layer 2 and the p-type ⁺ This is referred to as a mold drain layer 1. After this, p ⁺ A drain electrode 3 is formed on the surface of the drain layer 1 to complete the anode of the vertical IGBT.
[0055]
In the manufacturing process of the above-described vertical IGBT, the n-type buffer layer 2 ′ and the p-type buffer layer 2 ′ shown in FIG. ⁺ The heat treatment process for the n-type drain layer 1 'was performed at the same time, but the n-type buffer layer 2' and the p-type ⁺ The heat treatment process of the mold drain layer 1 ′ may be performed separately. That is, first, as shown in FIG. ⁻ A first heat treatment step is performed after high-acceleration ion implantation into the mold wafer 4b, and then a second heat treatment step is performed after boron is ion-implanted into the n-type buffer layer 2 'as shown in FIG. It may be performed. According to this, the n-type buffer layer 2 ′ undergoes two heat treatment steps, so that the phosphorus implanted in the n-type buffer layer 2 ′ is sufficiently diffused.
[0056]
In the above-described vertical IGBT manufacturing process, the n-type buffer layer 2 and the p-type ⁺ The source electrode 7 was formed (see FIG. 5B) before the formation of the drain layer 1 (see FIG. 6C). ⁺ The source electrode 7 may be formed after the formation of the mold drain layer 1.
[0057]
Next, a method of manufacturing a vertical IGBT using an epitaxial wafer will be described.
FIGS. 7A to 7C and FIGS. 8A to 8C are cross-sectional views illustrating a process of manufacturing a vertical IGBT using an epitaxial wafer.
[0058]
Hereinafter, a process of manufacturing a vertical IGBT using an epitaxial wafer will be described.
First, as shown in FIG. 7A, an n-type wafer (n-type substrate) 2a is prepared. A part of the n-type wafer 2a finally becomes an n-type buffer layer. This n-type wafer 2a has n ⁻ Type high resistance layer (n ⁻ (Type epitaxial layer) 4 is formed. This n ⁻ Part of the high-resistance layer 4 ⁻ It becomes a type drift layer.
[0059]
Next, as shown in FIG. ⁻ A cathode region is formed on the surface of the mold high-resistance layer 4. That is, the p-type base layer 5, n ⁺ The mold source layer 6, the gate insulating film 9, the gate electrode 10, and the source electrode 7 are formed by using the above-described method (see FIG. 5B) and the like.
[0060]
Next, as shown in FIG. 7C, the back surface of the n-type wafer (n-type substrate) 2a is polished and thinned to a predetermined thickness to form the n-type buffer layer 2. In the case of a 600-V IGBT, the thickness of the n-type drift layer is preferably, for example, 60.0 to 80.0 μm. The n-type wafer 2a is polished and thinned.
[0061]
Next, as shown in FIG. 8A, p-type impurities are ion-implanted from the back surface of the n-type buffer layer 2 with a very low total impurity amount, and the n-type impurity concentration in a portion near the back surface of the n-type buffer layer 2 is increased. Substantially lower.
[0062]
Next, as shown in FIG. 8B, boron is ion-implanted under normal conditions to ⁺ Formation of the n-type buffer layer 2 ⁺ The impurity concentration near the surface on the type drain layer 3 'side is reduced (see FIG. 2).
[0063]
Next, heat treatment such as laser annealing, flash annealing, sintering, and thermal diffusion is performed to obtain a p shown in FIG. ⁺ As shown in FIG. 8C, the p-type drain layer 1 ′ ⁺ This is referred to as a mold drain layer 1. Thereafter, as shown in FIG. ⁺ A drain electrode 3 is formed on the back surface of the mold drain layer 1 to complete the anode side of the vertical IGBT. Note that the n-type buffer layer 2 and the p-type buffer layer 2 and p-type ⁺ The source electrode 7 may be formed after the formation of the mold drain layer 1.
[0064]
Although the embodiments of the present invention have been described above, the scope of application of the present invention is not limited to the contents described above, and various modifications can be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
According to the present invention, since the impurity concentration in the vicinity of the surface of the first conductivity type buffer layer on the side of the second conductivity type drain layer is reduced, a defect occurs in the second conductivity type drain layer, and the drain electrode and the first conductivity type are removed. Anode short-circuit does not occur even if the buffer layer makes contact with the buffer layer. Therefore, a semiconductor element having suitable switching characteristics and turn-off characteristics can be realized while preventing the occurrence of the anode short-circuit state.
[Brief description of the drawings]
FIG. 1 is a vertical sectional view of a vertical IGBT (trench type) as an embodiment of the present invention.
FIG. 2 is a graph showing a relationship between a layer thickness of each layer and an impurity concentration in each layer constituting the vertical IGBT of FIG.
FIG. 3 is a table showing contact resistances of Al and Cr.Ag.Au with respect to an impurity semiconductor.
FIG. 4 is a longitudinal sectional view of a vertical IGBT (planar type) as an embodiment of the present invention.
FIG. 5 is a manufacturing process cross-sectional view showing a part of the process of manufacturing a vertical IGBT (trench type) using a normal wafer.
FIG. 6 is a manufacturing step sectional view showing a step of manufacturing the vertical IGBT (trench type), following FIG. 5;
FIG. 7 is a manufacturing process cross-sectional view showing a part of the process of manufacturing a vertical IGBT (trench type) using an epitaxial wafer.
FIG. 8 is a manufacturing step sectional view showing a step of manufacturing the vertical IGBT (trench type), following FIG. 7;
FIG. 9 is a longitudinal sectional view of a conventional vertical IGBT (trench type).
FIG. 10 is a longitudinal sectional view of another conventional vertical IGBT (trench type).
[Explanation of symbols]
1 p ⁺ Drain layer (second conductivity type drain layer)
2 n-type buffer layer (first conductivity type buffer layer)
2a n-type substrate
3 Drain electrode
4 n ⁻ -Type epitaxial layer (first conductivity type high resistance layer)
4an ⁻ Mold substrate
4b n ⁻ Mold substrate (n ⁻ Type drift layer)
5 p-type base layer (second conductivity type base layer)
6 n ⁺ Type source layer (first conductivity type source layer)
7 Source electrode
8 trench
9 Gate insulating film (insulating film)
10 Gate electrode

Claims

第２導電型ドレイン層と、
前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、
前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、
前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、
前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型高抵抗層に達するトレンチの底面及び周壁に形成された絶縁膜と、
前記トレンチの内部に前記絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、
前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、
前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であることを特徴とする半導体装置。A second conductivity type drain layer;
A first conductivity type buffer layer formed on the second conductivity type drain layer;
A first conductivity type high resistance layer formed on the first conductivity type buffer layer and having a lower impurity concentration than the first conductivity type buffer layer;
A second conductivity type base layer formed in a surface region of the first conductivity type high resistance layer;
A first conductivity type source layer formed in a surface region of the second conductivity type base layer;
An insulating film formed on a bottom surface and a peripheral wall of the trench that penetrates through the second conductive type base layer from the surface of the first conductive type source layer and reaches the first conductive type high resistance layer;
A gate electrode formed inside the trench via the insulating film;
A source electrode formed on a surface of the second conductivity type base layer and the first conductivity type source layer;
A drain electrode formed on the surface of the second conductivity type drain layer,
The semiconductor device according to claim 1, wherein the impurity concentration of the first conductivity type buffer layer is relatively low near the surface on the second conductivity type drain layer side.

第２導電型ドレイン層と、
前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、
前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、
前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、
前記第１導電型ソース層、前記第２導電型ベース層、前記第１導電型高抵抗層の表面に形成された絶縁膜と、
前記絶縁膜の表面に形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、
前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、
前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であることを特徴とする半導体装置。A second conductivity type drain layer;
A first conductivity type buffer layer formed on the second conductivity type drain layer;
A first conductivity type high resistance layer formed on the first conductivity type buffer layer and having a lower impurity concentration than the first conductivity type buffer layer;
A second conductivity type base layer formed in a surface region of the first conductivity type high resistance layer;
A first conductivity type source layer formed in a surface region of the second conductivity type base layer;
An insulating film formed on a surface of the first conductive type source layer, the second conductive type base layer, and the first conductive type high resistance layer;
A gate electrode formed on the surface of the insulating film;
A source electrode formed on a surface of the second conductivity type base layer and the first conductivity type source layer;
A drain electrode formed on the surface of the second conductivity type drain layer,
The semiconductor device according to claim 1, wherein the impurity concentration of the first conductivity type buffer layer is relatively low near the surface on the second conductivity type drain layer side.

前記第１導電型バッファ層の前記第２導電型ドレイン層側における表面近傍の不純物濃度は、前記ドレイン電極が前記第１導電型バッファ層を貫通して前記第２導電型ドレイン層に接触した状態のときにオーミック接触を形成しない程度に低いことを特徴とする請求項１又は２に記載の半導体装置。The impurity concentration in the vicinity of the surface of the first conductivity type buffer layer on the side of the second conductivity type drain layer is such that the drain electrode penetrates the first conductivity type buffer layer and is in contact with the second conductivity type drain layer. The semiconductor device according to claim 1, wherein the temperature is so low that ohmic contact is not formed at the time of the step (c).

前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極はアルミニウムを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．０×１０^１９ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is an n-type buffer layer, the drain electrode is made of a metal mainly composed of aluminum,
4. The semiconductor device according to claim 1, wherein an impurity concentration near a surface of the first conductivity type buffer layer is 1.0 × 10 ¹⁹ cm ⁻³ or less. 5.

前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極はアルミニウムを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、５．０×１０^１８ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is an n-type buffer layer, the drain electrode is made of a metal mainly composed of aluminum,
4. The semiconductor device according to claim 1, wherein an impurity concentration near a surface of the first conductivity type buffer layer is 5.0 × 10 ¹⁸ cm ⁻³ or less. 5.

前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．０×１０^１８ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is an n-type buffer layer, and the drain electrode is made of a metal mainly containing at least one of chromium, silver, and gold;
4. The semiconductor device according to claim 1, wherein an impurity concentration near a surface of the first conductivity type buffer layer is 1.0 × 10 ¹⁸ cm ⁻³ or less. 5.

前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、７．０×１０^１７ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is an n-type buffer layer, and the drain electrode is made of a metal mainly containing at least one of chromium, silver, and gold;
4. The semiconductor device according to claim 1, wherein an impurity concentration near a surface of the first conductivity type buffer layer is 7.0 × 10 ¹⁷ cm ⁻³ or less. 5.

前記第１導電型バッファ層はｐ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、９．０×１０^１６ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is a p-type buffer layer, and the drain electrode is made of a metal mainly containing at least one of chromium, silver, and gold;
4. The semiconductor device according to claim 1, wherein an impurity concentration in the vicinity of a surface of the first conductivity type buffer layer is 9.0 × 10 ¹⁶ cm ⁻³ or less. 5.

前記第１導電型バッファ層はｐ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．５×１０^１６ｃｍ^−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。The first conductivity type buffer layer is a p-type buffer layer, and the drain electrode is made of a metal mainly containing at least one of chromium, silver, and gold;
4. The semiconductor device according to claim 1, wherein an impurity concentration near a surface of the first conductivity type buffer layer is 1.5 × 10 ¹⁶ cm ⁻³ or less. 5.

前記第１導電型バッファ層の低不純物濃度領域は、前記第１導電型バッファ層の前記第２導電型ドレイン層側における表面から１．０μｍ以下の領域であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。The low impurity concentration region of the first conductivity type buffer layer is a region of 1.0 μm or less from the surface of the first conductivity type buffer layer on the side of the second conductivity type drain layer. 9. The semiconductor device according to any one of 8.

第１導電型基板の表面領域に第２導電型ベース層を形成し、
前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、
前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、
前記トレンチの内部にゲート電極を形成し、
前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、
前記第１導電型基板の裏面から第１導電型不純物を１ＭｅＶ以上の加速エネルギーで打ち込んで、前記第１導電型基板の裏側方向における表面近傍の不純物濃度が相対的に低濃度の第１導電型バッファ層を形成し、
前記第１導電型バッファ層に第２導電型不純物を打ち込んで第２導電型ドレイン層を形成し、
前記第２導電型ドレイン層の表面にドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。Forming a second conductivity type base layer in a surface region of the first conductivity type substrate;
Forming a first conductivity type source layer in a surface region of the second conductivity type base layer;
Forming a trench reaching the first conductivity type substrate from the surface of the first conductivity type source layer, forming an insulating film on an inner wall of the trench,
Forming a gate electrode inside the trench,
Forming a source electrode on the surface of the second conductivity type base layer and the first conductivity type source layer;
The first conductivity type impurity is implanted from the back surface of the first conductivity type substrate at an acceleration energy of 1 MeV or more, and the impurity concentration near the surface in the back side direction of the first conductivity type substrate is relatively low. Forming a buffer layer,
Implanting a second conductivity type impurity into the first conductivity type buffer layer to form a second conductivity type drain layer;
Forming a drain electrode on the surface of the second conductivity type drain layer;
A method for manufacturing a semiconductor device, comprising:

第１導電型基板上に、前記第１導電型基板の不純物濃度よりも不純物濃度の低い第１導電型高抵抗層をエピタキシャル成長させ、
前記第１導電型高抵抗層の表面領域に第２導電型ベース層を形成し、
前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、
前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、
前記トレンチの内部にゲート電極を形成し、
前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、
前記第１導電型基板の裏面から第２導電型不純物を打ち込んで第２導電型ドレイン層を形成するとともに、前記第１導電型基板の前記第２導電型ドレイン層側における表面近傍の不純物濃度を相対的に下げ、
前記第２導電型ドレイン層の表面にドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。A first conductivity type high-resistance layer having an impurity concentration lower than that of the first conductivity type substrate is epitaxially grown on the first conductivity type substrate;
Forming a second conductivity type base layer on a surface region of the first conductivity type high resistance layer;
Forming a first conductivity type source layer in a surface region of the second conductivity type base layer;
Forming a trench reaching the first conductivity type substrate from the surface of the first conductivity type source layer, forming an insulating film on an inner wall of the trench,
Forming a gate electrode inside the trench,
Forming a source electrode on the surface of the second conductivity type base layer and the first conductivity type source layer;
A second conductivity type impurity is implanted from the back surface of the first conductivity type substrate to form a second conductivity type drain layer, and an impurity concentration near the surface of the first conductivity type substrate on the second conductivity type drain layer side is reduced. Relatively lower,
Forming a drain electrode on the surface of the second conductivity type drain layer;
A method for manufacturing a semiconductor device, comprising: