JP4572543B2 - Field effect transistor and liquid crystal display device using the same - Google Patents
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本発明は有機高分子半導体を半導体層とする電界効果型トランジスタ、特にカーボンナノチューブを半導体層に分散した電界効果型トランジスタに関する。 The present invention relates to a field effect transistor having an organic polymer semiconductor as a semiconductor layer, and more particularly to a field effect transistor in which carbon nanotubes are dispersed in a semiconductor layer.
従来、電界効果型トランジスタ（以下、ＦＥＴ素子と言う）は、シリコンやゲルマニウム等の無機半導体を用いており、回路パターンを形成するのに、フォトリソグラフィーや真空蒸着等の製造コストのかかるプロセスが何段階もわたって必要だった。このような製造方法を採用してきた半導体産業では製造コスト削減や、主要な用途のうちの一つである液晶表示装置における大面積化の要請が高まりつつある。しかし、製造装置の制約から無機半導体でのさらなる低コスト化や大面積化は困難と考えられる。 Conventionally, a field effect transistor (hereinafter referred to as an FET element) uses an inorganic semiconductor such as silicon or germanium. What is a costly process such as photolithography or vacuum deposition to form a circuit pattern? It was necessary across stages. In the semiconductor industry that has adopted such a manufacturing method, there is an increasing demand for a reduction in manufacturing cost and an increase in area of a liquid crystal display device which is one of main applications. However, it is considered difficult to further reduce the cost and increase the area of the inorganic semiconductor due to restrictions on the manufacturing apparatus.
このため、成形性に優れた有機高分子半導体を半導体層として用いたＦＥＴ素子が提案されている。有機高分子半導体や導電性高分子をインクとして利用することで、インクジェット技術やスクリーニング技術等により、基板上に直接回路パターンを形成することが可能になりつつある。 For this reason, an FET element using an organic polymer semiconductor excellent in moldability as a semiconductor layer has been proposed. By using an organic polymer semiconductor or a conductive polymer as an ink, it is becoming possible to form a circuit pattern directly on a substrate by an ink jet technique or a screening technique.
有機高分子半導体を半導体層としたＦＥＴ素子の技術としては、ポリアセチレン、ポリチエニレンビニレン、ポリフラニレンビニレンおよびそれらの置換誘導体から選択されるＦＥＴ素子（例えば特許文献１参照）や半導体層が第一のπ共役系高分子からなり、ソース電極が第二のπ共役系高分子から、ドレイン電極が第三のπ共役系高分子から、ゲート電極が第四のπ共役系高分子からなるＦＥＴ素子（例えば特許文献２参照）が開示されている。 As a technology of an FET element using an organic polymer semiconductor as a semiconductor layer, an FET element selected from polyacetylene, polythienylene vinylene, polyfurylene vinylene and substituted derivatives thereof (for example, see Patent Document 1) and a semiconductor layer are the first. FET consisting of one π-conjugated polymer, source electrode from second π-conjugated polymer, drain electrode from third π-conjugated polymer, and gate electrode from fourth π-conjugated polymer An element (see, for example, Patent Document 2) is disclosed.
ＦＥＴ素子の性能を示す指標としてキャリア移動度とオンオフ比が挙げられる。キャリア移動度の向上は、すなわち、オン電流を増加させることを意味する。一方、オンオフ比の向上は、オン電流を増加させるとともにオフ電流を減少させることを意味する。これらはどちらもＦＥＴ素子のスイッチング特性が向上することであり、具体的には、例えば液晶表示装置における高コントラスト、高解像度を実現させることにつながる。液晶表示装置の場合においてこれらの値はソース−ドレイン間の電圧数Ｖ、ゲート電圧範囲２０Ｖ程度の条件で少なくともキャリア移動度１０-3 ｃｍ2／Ｖ・ｓｅｃ以上、オンオフ比１０4以上が求められる。 Carrier mobility and on / off ratio can be cited as indices indicating the performance of the FET element. Improvement of carrier mobility means that the on-current is increased. On the other hand, improving the on / off ratio means increasing the on-current and decreasing the off-current. Both of these are improvements in the switching characteristics of the FET element. Specifically, for example, this leads to the realization of high contrast and high resolution in a liquid crystal display device. In the case of a liquid crystal display device, these values are required to have at least a carrier mobility of 10 −3 cm 2 / V · sec or more and an on / off ratio of 10 4 or more under the conditions of a voltage V between the source and drain and a gate voltage range of about 20V. .
従来の技術では有機高分子半導体を半導体層に用いるＦＥＴ素子はこのキャリア移動度とオンオフ比の点で工業的要求に答えられる性能を達成することができなかった。例えば、キャリア移動度に関して上記の有機高分子半導体を用いたＦＥＴ素子よりも性能の高いものとして、ポリチオフェンおよびその置換誘導体から選択されるＦＥＴ素子が開示されており（特許文献３参照）、示されているキャリア移動度は２．２×１０-5ｃｍ2／Ｖ・ｓｅｃと非常に低い値であった。 In the prior art, an FET element using an organic polymer semiconductor as a semiconductor layer has not been able to achieve performance that meets industrial demands in terms of carrier mobility and on / off ratio. For example, an FET element selected from polythiophene and substituted derivatives thereof has been disclosed as one having higher performance than the FET element using the above organic polymer semiconductor in terms of carrier mobility (see Patent Document 3). The carrier mobility was 2.2 × 10 −5 cm 2 / V · sec, a very low value.
また、異なる溶媒によるポリ−３−ヘキシルチオフェン溶液で半導体層を形成して作製したＦＥＴ素子の溶媒とオンオフ比の関係の検討がなされている（非特許文献１参照）が、その値はエンハンスモードで１０4未満と不十分なものであった。さらに、ポリ−３−ヘキシルチオフェンの半導体層上面を酸化シリコン膜とポリフェニレンビニレン誘導体膜を覆った構成のＦＥＴ素子においてキャリア移動度約０.０５ｃｍ2／Ｖ・ｓｅｃ、オンオフ比１０6以上の報告がなされている（非特許文献２参照）が、このときのゲート電圧の範囲は６０Ｖ以上であり一般的なＦＥＴ素子を制御するときのゲート電圧範囲２０〜３０Ｖを大幅に越えており、ゲート電圧が０Ｖから−２０Ｖに変化させたときのオンオフ比は１０3以下と低い。加えて上記のような特殊な構成でのみ可能であり、しかも素子作製過程を窒素雰囲気下で行わなくてはいけない等の制約により作製について様々な点で問題があった。 Further, the relationship between the solvent and the on / off ratio of the FET element manufactured by forming the semiconductor layer with a poly-3-hexylthiophene solution using a different solvent has been studied (see Non-Patent Document 1). And less than 10 4 . Furthermore, in a FET element having a structure in which a silicon oxide film and a polyphenylene vinylene derivative film are covered on the upper surface of a semiconductor layer of poly-3-hexylthiophene, a carrier mobility of about 0.05 cm 2 / V · sec and an on / off ratio of 10 6 or more are reported. However, the range of the gate voltage at this time is 60 V or more, greatly exceeding the gate voltage range of 20 to 30 V when controlling a general FET element, and the gate voltage is off ratio when changing to -20V from 0V is 10 3 or less and low. In addition, it is possible only with the special configuration as described above, and there are problems in various aspects due to restrictions such as that the element manufacturing process must be performed in a nitrogen atmosphere.
また、上記はポリ−３−ヘキシルチオフェンを半導体層として用いたＦＥＴ素子をエンハンスモードで使用する例であるが、ディプレッションモードで使用する例についても開示されており（非特許文献１参照）、キャリア移動度は０．０１ｃｍ2／Ｖ・ｓｅｃであるが、オンオフ比は１０1と非常に低い。 In addition, the above is an example in which an FET element using poly-3-hexylthiophene as a semiconductor layer is used in the enhancement mode, but an example in which the FET element is used in the depletion mode is also disclosed (see Non-Patent Document 1). The mobility is 0.01 cm 2 / V · sec, but the on / off ratio is as low as 10 1 .
他方、素子間の半導体層のアイソレーションは通常、フォトリソグラフィーによるパターニング技術を用いて行われるが、有機半導体は一般に有機溶媒に溶解しやすく、パターニングによる選択的除去が難しいという課題がある。現在、素子間の半導体層部にゲート電極を設けることによって空乏層を形成して絶縁化（アイソレーション）を図る技術が開示されている（特許文献４参照）。
上述のように従来の有機高分子半導体を半導体層として用いた電界効果トランジスタはいずれも性能、作製方法、構成等の点で問題点があった。本発明の目的は、キャリア移動度とオンオフ比が高性能であり汎用性の高い有機高分子半導体を半導体層とするＦＥＴ素子、および、そのＦＥＴ素子を用いた液晶表示装置を開発することを目的とする。 As described above, any field effect transistor using a conventional organic polymer semiconductor as a semiconductor layer has problems in terms of performance, manufacturing method, configuration, and the like. An object of the present invention is to develop an FET element having a semiconductor layer made of a highly versatile organic polymer semiconductor with high carrier mobility and on / off ratio, and a liquid crystal display device using the FET element. And
本発明は上記本発明の目的を達成するために、以下の構成からなる。
（１）ソース電極とドレイン電極間に設けた半導体層の導電性を絶縁層を介して設けられたゲート電極によって制御する電界効果型トランジスタであって、半導体層がカーボンナノチューブを分散した有機高分子半導体で形成され、カーボンナノチューブの重量分率が有機高分子半導体に対し０．１重量％以上１重量％以下であり、ディプレッションモードで電流を制御することを特徴とする電界効果型トランジスタ。
（２）有機高分子半導体層の膜厚が１０ｎｍ以上１００ｎｍ以下である（１）記載の電界効果型トランジスタ。
（３）カーボンナノチューブの長さがソース電極とドレイン電極間の距離よりも小さいことを特徴とする（１）または（２）記載の電界効果型トランジスタ。
（４）有機高分子半導体がポリチオフェン系重合体を有する有機高分子半導体である（１）〜（３）のいずれか記載の電界効果型トランジスタ。
（５）一対の対向する基板上に複数のアドレス線と複数のデータ線とが対向してマトリックス状に設けられており、このマトリックス配線の交点に配置された電界効果型トランジスタと、この電界効果型トランジスタを介して前記データ線と接続された画素電極と、この画素電極に対向した対向電極とによって液晶層を挟持したアクティブマトリックス型の液晶表示装置であって、電界効果型トランジスタが（１）〜（４）のいずれか記載の電界効果型トランジスタである液晶表示装置。
In order to achieve the object of the present invention, the present invention comprises the following constitutions.
(1) A field effect transistor in which the conductivity of a semiconductor layer provided between a source electrode and a drain electrode is controlled by a gate electrode provided via an insulating layer, wherein the organic polymer has carbon nanotubes dispersed therein A field effect transistor formed of a semiconductor, wherein a weight fraction of carbon nanotubes is 0.1% by weight or more and 1% by weight or less with respect to an organic polymer semiconductor, and current is controlled in a depletion mode.
(2) the thickness of the organic polymer semiconductor layer is 10nm or more 100nm or less (1) The field effect transistor according.
(3) The field effect transistor according to (1) or (2), wherein the length of the carbon nanotube is smaller than the distance between the source electrode and the drain electrode.
(4) The field effect transistor according to any one of (1) to (3), wherein the organic polymer semiconductor is an organic polymer semiconductor having a polythiophene polymer.
(5) A plurality of address lines and a plurality of data lines are provided in a matrix on a pair of opposing substrates, and a field effect transistor disposed at an intersection of the matrix wirings, and the field effect An active matrix type liquid crystal display device in which a liquid crystal layer is sandwiched between a pixel electrode connected to the data line via a type transistor and a counter electrode facing the pixel electrode, wherein the field effect transistor is (1) A liquid crystal display device which is the field effect transistor according to any one of to (4).
本発明によれば、キャリア移動度とオンオフ比について高性能な有機高分子半導体を半導体層として用いた電界効果型トランジスタおよびその電界効果型トランジスタを駆動素子として利用した液晶表示装置を提供できる。 According to the present invention, it is possible to provide a field effect transistor using a high-performance organic polymer semiconductor as a semiconductor layer in terms of carrier mobility and on / off ratio, and a liquid crystal display device using the field effect transistor as a drive element.
本発明は、ＦＥＴ素子の有機高分子半導体層をポリチオフェン系重合体で形成し、その半導体層に単層または多層カーボンナノチューブを分散させることによって得られた高性能のＦＥＴ素子であり、さらにポリチオフェン系重合体とカーボンナノチューブ（以下、ＣＮＴと言う）のコンポジットを用いることによって、ディプレッションモードで用いる高性能ＦＥＴ素子を容易に製造する方法である。具体的なＦＥＴ素子の構成と製造方法を以下に述べる。 The present invention is a high-performance FET element obtained by forming an organic polymer semiconductor layer of a FET element from a polythiophene polymer, and dispersing single-walled or multi-walled carbon nanotubes in the semiconductor layer. This is a method for easily producing a high-performance FET element used in a depletion mode by using a composite of a polymer and a carbon nanotube (hereinafter referred to as CNT). A specific FET element configuration and manufacturing method will be described below.
図１は、本発明のＦＥＴ素子の一例を示す模式断面図である。絶縁層３で覆われたゲート電極２を有する基板１上に、（Ａ）では通常のフォトリソグラフィ技術および真空蒸着法やスパッタリング法を用いて金等のソース電極５およびドレイン電極６が形成された後、スピンコート法によってＣＮＴが分散している有機高分子半導体の半導体層４が形成されている。また（Ｂ）では前記基板上にスピンコート法によってＣＮＴが分散している有機高分子半導体の半導体層４が形成された後、マスク蒸着法等によって金等のソース電極５およびドレイン電極６が形成されている。
FIG. 1 is a schematic cross-sectional view showing an example of the FET element of the present invention. On the
基板１としては、例えば、シリコンウエハー、ガラス、アルミナ焼結体等の無機材料、ポリイミド、ポリエステル、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレン等の有機材料が使用可能である。ここで基板洗浄以外の基板表面を改善する処理は特に行なわなくとも本発明のＦＥＴ素子は従来のＦＥＴ素子よりも高性能となるが、例えばシリコンウエハー、ガラス基板等の酸化シリコン系基板の場合、シランカップリング剤に代表されるような表面改質剤で処理することによってＦＥＴ素子の性能を上げる効果があることが知られており、本発明においてももちろんそのような表面処理を行うことも可能である。
As the
ゲート電極２、ソース電極５およびドレイン電極６としては、金、白金、銀、銅、クロム、パラジウム、アルミニウム、インジウム、モリブデン、低抵抗ポリシリコン、低抵抗アモルファスシリコン等の金属や錫酸化物、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、白金シリサイド、インジウムシリサイド等の金属性無機化合物、ポリ−３，４−エチレンジオキシチオフェン／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）等の金属性有機化合物が使用できる。これらの材料を２種以上併用しても差し支えないが、好ましくは導電率が高く化学的に安定な金属がよく、中でも特に金、白金がよい。
As the
上記ゲート電極２、ソース電極５およびドレイン電極６は蒸着、スパッタリング、めっき、各種ＣＶＤ成長、スピンコート法とフォトリソグラフィ技術やエッチング等のいわゆる半導体プロセス技術、クラスタイオンビーム蒸着等により形成することができる。
The
前記の絶縁層３（ゲート絶縁膜）に用いる材料として、具体的には酸化シリコン、アルミナ等の無機材料、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン等の有機高分子材料、あるいは無機材料粉末と有機高分子材料の混合物を用いることができる。上記絶縁層は、スパッタリング、蒸着、スピンコート法等により形成することができる。 Specific examples of materials used for the insulating layer 3 (gate insulating film) include inorganic materials such as silicon oxide and alumina, organic polymer materials such as polyimide, polyvinyl alcohol, polyvinyl chloride, polyethylene terephthalate, and polyvinylidene fluoride, or A mixture of an inorganic material powder and an organic polymer material can be used. The insulating layer can be formed by sputtering, vapor deposition, spin coating, or the like.
本発明のＦＥＴ素子の半導体性を担う有機高分子半導体の種類は特に限定されないが、膜形成の容易さから溶媒に可溶なものが好ましく、中でもポリチオフェン系重合体が好ましい。ポリチオフェン系重合体とはポリチオフェン構造の骨格を持つ重合体に側鎖が付いた構造を有するものである。具体例としては、ポリ−３−メチルチオフェン、ポリ−３−ブチルチオフェン、ポリ−３−ヘキシルチオフェン、ポリ−３−オクチルチオフェン、ポリ−３−ドデシルチオフェン等のポリ−３−アルキルチオフェン（アルキル基の炭素数は特に制限はないが好ましくは１〜１２）、ポリ−３−メトキシチオフェン、ポリ−３−エトキシチオフェン、ポリ−３−ドデシルオキシチオフェン等のポリ−３−アルコキシチオフェン（アルコキシ基の炭素数はとくに制限はないが好ましくは１〜１２）、ポリ−３−メトキシ−４−メチルチオフェン、ポリ−３−ドデシルオキシ−４−メチルチオフェン等のポリ−３−アルコキシ−４−アルキルチオフェン（アルコキシ基およびアルキル基の炭素数は特に制限はないが好ましくは１〜１２）、ポリ−３−チオヘキシルチオフェンやポリ−３−チオドデシルチオフェン等のポリ−３−チオアルキルチオフェン（アルキル基の炭素数は特に制限はないが好ましくは１〜１２）が挙げられ、１種もしくは２種以上を用いることができる。中でも、ポリ−３−アルキルチオフェン、ポリ−３−アルコキシチオフェンが好ましく、前者としては特にポリ−３−ヘキシルチオフェンが好ましい。好ましい分子量は重量平均分子量で８００〜１０００００である。また、上記重合体は必ずしも高分子量である必要はなく、オリゴマーであってもよい。 The type of the organic polymer semiconductor responsible for the semiconductor properties of the FET element of the present invention is not particularly limited, but is preferably soluble in a solvent for ease of film formation, and among them, a polythiophene polymer is preferable. The polythiophene polymer has a structure in which a side chain is attached to a polymer having a polythiophene structure skeleton. Specific examples include poly-3-alkylthiophene (alkyl group) such as poly-3-methylthiophene, poly-3-butylthiophene, poly-3-hexylthiophene, poly-3-octylthiophene, and poly-3-dodecylthiophene. The number of carbons in the group is not particularly limited, but preferably 1-12), poly-3-alkoxythiophene such as poly-3-methoxythiophene, poly-3-ethoxythiophene, poly-3-dodecyloxythiophene (carbon of alkoxy group) The number is not particularly limited, but preferably 1 to 12), poly-3-alkoxy-4-alkylthiophene (alkoxy) such as poly-3-methoxy-4-methylthiophene, poly-3-dodecyloxy-4-methylthiophene, etc. The carbon number of the group and the alkyl group is not particularly limited, but preferably 1 to 12), poly-3 Examples thereof include poly-3-thioalkylthiophenes such as thiohexylthiophene and poly-3-thiododecylthiophene (the number of carbons of the alkyl group is not particularly limited, but preferably 1 to 12), and one or more are used. be able to. Among these, poly-3-alkylthiophene and poly-3-alkoxythiophene are preferable, and poly-3-hexylthiophene is particularly preferable as the former. A preferred molecular weight is 800 to 100,000 in terms of weight average molecular weight. The polymer is not necessarily high molecular weight, and may be an oligomer.
本発明において用いられる上記のポリチオフェン系重合体の側鎖の結合様式は上記のようなレジオレギュラーな構造を有するものが好ましく、少なくとも８０％以上のレジオレギュラリティーを有するポリチオフェン系重合体について好ましく適応される。 The side chain bonding mode of the polythiophene polymer used in the present invention preferably has the above regioregular structure, and is preferably applied to a polythiophene polymer having a regioregularity of at least 80%. The
本発明のポイントである半導体層４にＣＮＴを分散する方法は特に限定されないが、例えば（ｉ）ＣＮＴを溶媒に分散した分散液をスピンコート法等で所定の基板上に塗布した後、上記方法で有機高分子半導体の薄膜を形成し、有機高分子半導体のガラス転移温度程度で熱処理して薄膜中にＣＮＴを分散させる方法、(ii)有機高分子半導体薄膜を形成した後、薄膜が溶解しない溶媒にＣＮＴを分散した分散液を塗布し、熱処理により形成する方法、あるいは、(iii)有機高分子半導体とＣＮＴを成分とするコンポジット（以下、半導体性コンポジットと言う）を作製した後、上記方法にて薄膜を形成する方法が挙げられる。中でも(iii)の半導体性コンポジットを半導体層として用いる方法が好ましい。
The method for dispersing CNTs in the
上記半導体性コンポジットの作製方法としては、例えば、（Ｉ）溶融した有機高分子半導体の中にＣＮＴを添加して混合させる方法、（II）有機高分子半導体を溶媒中に溶解させこの中にＣＮＴを添加して混合させる方法、（III）ＣＮＴを溶媒中で予め超音波等で予備分散しておいた所に有機高分子半導体を添加し混合させる方法、（IV）溶媒中に有機高分子半導体とＣＮＴを入れ、この混合系に超音波を照射して混合させる方法等が挙げられる。本発明では、何れの方法を単独で用いるか、あるいは何れの方法を組み合わせても良く、特に限定されない。 As a method for producing the semiconductive composite, for example, (I) a method in which CNT is added to a molten organic polymer semiconductor and mixed, (II) an organic polymer semiconductor is dissolved in a solvent and CNT is added therein. (III) A method in which an organic polymer semiconductor is added and mixed in a place where CNT has been predispersed in advance in a solvent using ultrasonic waves, and (IV) an organic polymer semiconductor in the solvent. And CNT, and a method of mixing the mixed system by irradiating ultrasonic waves. In the present invention, any method may be used alone, or any method may be combined, and is not particularly limited.
上記半導体性コンポジットに含まれるＣＮＴの重量分率は、半導体性を損なわない様にするために０．１〜１重量％であることが必要である。具体的な例を挙げると、ポリ−３−ヘキシルチオフェンと単層ＣＮＴを用いて作製した半導体性コンポジットの場合にはカーボンナノチューブの重量分率は０．１〜０．６重量％が好ましい。これより高い重量分率ではコンポジットの導電率が過剰に増加するため半導体層として用いるには不適当となる。このような詳しい重量分率の範囲を求めるためには、コンポジットの導電率を重量分率に対してプロットすることで複合材料の導電現象を説明するパーコレーション理論における臨界含有率を求め、この臨界含有率よりも小さくなるように重量分率を決定することが好ましい。例として図２に上記の方法で超音波を照射することによって作製したポリ−３−ヘキシルチオフェンと単層ＣＮＴの半導体性コンポジットの導電率をＣＮＴの重量分率に対してプロットしたものを示した。この場合臨界含有率は約０．６重量％であったため、ＣＮＴの重量分率は有機高分子半導体に対して０．６重量％以下であることが好ましい。このようにして最適なＣＮＴの重量分率を決定することによってＦＥＴ素子特性の向上を図ることができる。
The weight fraction of CNTs contained in the semiconductive composite needs to be 0.1 to 1% by weight so as not to impair the semiconductivity. As a specific example, in the case of a semiconductive composite produced using poly-3-hexylthiophene and single-walled CNT, the weight fraction of carbon nanotubes is preferably 0.1 to 0.6% by weight. If the weight fraction is higher than this, the conductivity of the composite will increase excessively, making it unsuitable for use as a semiconductor layer. In order to obtain such a detailed weight fraction range, the critical content in the percolation theory explaining the conductive phenomenon of the composite material is obtained by plotting the conductivity of the composite against the weight fraction. The weight fraction is preferably determined so as to be smaller than the rate. As an example, FIG. 2 shows a plot of the conductivity of poly-3-hexylthiophene and single-walled CNT semiconducting composites produced by irradiating ultrasonic waves with the above method against the weight fraction of CNTs. . In this case, since the critical content was about 0.6% by weight, the CNT weight fraction is preferably 0.6% by weight or less based on the organic polymer semiconductor. Thus, the FET element characteristic can be improved by determining the optimum CNT weight fraction.
本発明において用いられるＣＮＴは、長さが少なくともソース電極とドレイン電極間の距離（チャネル長）よりも短いことが必要である。これよりも長い場合、電極間を短絡させる原因となり、ＦＥＴ素子作製には不適当である。他方、一般に市販されているＣＮＴは長さに分布があり、チャネル長よりも長いＣＮＴが含まれることがある。そこでＣＮＴをチャネル長よりも短くする工程を加えたほうがよく、電極間の短絡を確実に防ぐことができる。 The CNT used in the present invention needs to have a length that is at least shorter than the distance (channel length) between the source electrode and the drain electrode. If it is longer than this, it may cause a short circuit between the electrodes, which is inappropriate for the fabrication of an FET element. On the other hand, commercially available CNTs are distributed in length, and CNTs longer than the channel length may be included. Therefore, it is better to add a step of making the CNT shorter than the channel length, and it is possible to reliably prevent a short circuit between the electrodes.
本発明では、ＣＮＴを溶媒中に均一分散させ、ＣＮＴ分散液をフィルターを用いて濾過する工程を設けることが好ましい。フィルター孔径よりも小さいＣＮＴを濾液から得ることで、ソース電極とドレイン電極間の距離よりも小さくしたカーボンナノチューブを効率よく得られることができる。 In the present invention, it is preferable to provide a step of uniformly dispersing CNT in a solvent and filtering the CNT dispersion using a filter. By obtaining CNT smaller than the filter pore diameter from the filtrate, carbon nanotubes smaller than the distance between the source electrode and the drain electrode can be obtained efficiently.
ＣＮＴを溶液中に均一分散させるには、溶媒中にＣＮＴと共にドデシルスルホン酸ナトリウムなどの界面活性剤、またはコイル状構造を有する高分子、または共役系重合体を加え、超音波照射または加熱環流する方法が好ましく用いられる。ＦＥＴ素子の特性を向上させることを考慮すれば、より半導体特性の優れた物質を用いることが好ましく、共役系重合体を用いることが特に好ましい。中でも直鎖状の共役系重合体が好ましく用いられ、ポリ−３−アルキルチオフェンなどを用いることができる。 To uniformly disperse CNTs in the solution, a surfactant such as sodium dodecyl sulfonate, a polymer having a coiled structure, or a conjugated polymer is added to the solvent together with CNTs, and ultrasonic irradiation or heating reflux is performed. The method is preferably used. In view of improving the characteristics of the FET element, it is preferable to use a substance having more excellent semiconductor characteristics, and it is particularly preferable to use a conjugated polymer. Among these, a linear conjugated polymer is preferably used, and poly-3-alkylthiophene can be used.
濾過に用いるフィルターは、チャネル長よりも小さい孔径を有するフィルターであれば、メンブレンフィルター、セルロース濾紙、ガラス繊維濾紙など何れの種類のフィルターも用いることができる。中でもメンブレンフィルターは、濾紙内部で吸着されるＣＮＴの量を減らすことができるので、濾液から収率よくＣＮＴを回収できるので好ましく用いることができる。 As long as the filter used for filtration has a pore size smaller than the channel length, any type of filter such as a membrane filter, cellulose filter paper, or glass fiber filter paper can be used. Among them, the membrane filter can be preferably used because it can reduce the amount of CNT adsorbed inside the filter paper and can recover CNT from the filtrate with a high yield.
濾過に用いるフィルターの孔径は、チャネル長よりも小さければ良く、例えばチャネル長が２０μｍの場合は、孔径１０μｍのフィルターを用いることで電極間の短絡を確実に防ぐことができる。実際には孔径０．５〜１０μｍのフィルターを好ましく用いることができ、チャネル長に応じて使い分けることができる。 The pore diameter of the filter used for filtration should be smaller than the channel length. For example, when the channel length is 20 μm, a short circuit between the electrodes can be reliably prevented by using a filter having a pore diameter of 10 μm. In practice, a filter having a pore diameter of 0.5 to 10 μm can be preferably used, and can be properly used according to the channel length.
他にＣＮＴを短小化する方法として、酸処理によってＣＮＴそのものを短くする方法が知られており、本発明に用いることができる。この場合、ＣＮＴを硫酸と硝酸との混酸の中に加え、超音波照射するか、１００℃以上の熱処理をすることで短小化されたＣＮＴを得ることができる。また、過酸化水素水中で加熱する方法も用いることができる。これらの方法を行った場合は、後処理として孔径０．１〜１μｍのフィルターを用いて処理されたＣＮＴを濾別し、水洗することで、ソース電極とドレイン電極間の距離よりも小さくしたカーボンナノチューブを得ることができる。 As another method of shortening CNT, a method of shortening CNT itself by acid treatment is known and can be used in the present invention. In this case, shortened CNTs can be obtained by adding CNTs to a mixed acid of sulfuric acid and nitric acid and irradiating with ultrasonic waves or performing a heat treatment at 100 ° C. or higher. Moreover, the method of heating in hydrogen peroxide water can also be used. When these methods are performed, carbon treated with a filter having a pore diameter of 0.1 to 1 μm as a post-treatment is filtered and washed with water, so that the carbon is made smaller than the distance between the source electrode and the drain electrode. Nanotubes can be obtained.
ＣＮＴには１枚の炭素膜（グラフェン・シート）が円筒状に巻かれた単層ＣＮＴと、２枚のグラフェン・シートが同心円状に巻かれた２層ＣＮＴと、複数のグラフェン・シートが同心円状に巻かれた多層ＣＮＴとがあり、本発明においてそれぞれ単体で、もしくは単層、２層、多層のうちの２種類または３種類を同時に使用できる。またその作製方法はアーク放電法、化学気相成長法（以下ＣＶＤ法とする）、レーザー・アブレーション法等によって作製されるが、本発明に使用されるＣＮＴはいずれの方法によって得られたものであってもよい。 A single-walled CNT in which a single carbon film (graphene sheet) is wound in a cylindrical shape, a double-walled CNT in which two graphene sheets are wound in a concentric shape, and a plurality of graphene sheets are concentric in CNT In the present invention, two or three types of single layer, single layer, two layers, and multiple layers can be used at the same time. The production method is an arc discharge method, a chemical vapor deposition method (hereinafter referred to as a CVD method), a laser ablation method, etc. The CNT used in the present invention is obtained by any method. There may be.
上記有機高分子半導体および半導体性コンポジットの薄膜は、溶媒に溶解して溶液とし、浸漬法、印刷転写法、スピンコート法、ブレードによるキャスト法等で所定の基板上に形成し、溶媒を除去することで得られる。 The organic polymer semiconductor and semiconducting composite thin film are dissolved in a solvent to form a solution, which is formed on a predetermined substrate by a dipping method, a printing transfer method, a spin coating method, a blade casting method, etc., and the solvent is removed. Can be obtained.
その際の溶液濃度としては０．１〜１０重量％、好ましくは０．１〜１重量％である。例えば、ポリ−３−ヘキシルチオフェンを用いて上記の方法で作製した半導体性コンポジットのクロロホルム溶液（濃度０．３４重量％）をシリコンウエハーに１０００ｒｐｍでスピンコートすることによって膜厚４０ｎｍの薄膜を形成することができる。 In this case, the solution concentration is 0.1 to 10% by weight, preferably 0.1 to 1% by weight. For example, a 40 nm-thick film is formed by spin-coating a chloroform solution (concentration of 0.34% by weight) of a semiconducting composite produced by the above method using poly-3-hexylthiophene onto a silicon wafer at 1000 rpm. be able to.
半導体層の膜厚は特に限定されないが、中でも好ましくは１０ｎｍ以上１００ｎｍ以下がよい。この範囲以内であれば１０3以上のオンオフ比を実現することが可能である（実施例１、３、４）が、この範囲以上に膜厚が大きいとゲート電圧によって制御できないソース・ドレイン間電流が増加してしまい、ＦＥＴ素子のオンオフ比を低下させる。またこの範囲以下ではキャリア移動度が減少してしまう問題がある。 The thickness of the semiconductor layer is not particularly limited, but preferably 10 nm or more and 100 nm or less. Within this range, an on / off ratio of 10 3 or more can be realized (Examples 1, 3, and 4). However, if the film thickness is larger than this range, the source-drain current cannot be controlled by the gate voltage. Increases, and the on / off ratio of the FET element is lowered. Further, below this range, there is a problem that the carrier mobility decreases.
本発明のＦＥＴ素子は種々のデバイスに使用されうるが、特に液晶表示装置、エレクトロルミネッセンス表示装置等の表示装置の駆動素子としての利用が可能である。 Although the FET element of the present invention can be used for various devices, it can be used as a drive element for a display device such as a liquid crystal display device or an electroluminescence display device.
図３は、本発明のＦＥＴ素子を用いた液晶表示装置の一例を示す模式断面図である。複数のアドレス配線７と複数のデータ配線８とからなるマトリックス表示型の液晶表示装置で、マトリックス配線の交点に本発明のＦＥＴ素子が形成されている。このＦＥＴ素子を介して前記データ配線８と接続された画素電極９とこの電極に対向する対向電極１３とによって挟持された液晶分子１１からなる液晶層を駆動することによりマトリックス表示される。この際、ＦＥＴ素子のソース電極とドレイン電極間に設けた半導体層４の導電性を、絶縁層３を介して設けたゲート電極２によって制御し、液晶を駆動するものである。
FIG. 3 is a schematic cross-sectional view showing an example of a liquid crystal display device using the FET element of the present invention. In a matrix display type liquid crystal display device composed of a plurality of address lines 7 and a plurality of
本発明によれば、液晶表示装置のように大面積の基板上に容易にＦＥＴ素子を形成することができる。ゲートに印加する電圧によってソース・ドレイン間電流を大きく変調することができ、高階調性が得られその動作も安定しているので、優れたマトリックス型の液晶表示装置を提供することができる。 According to the present invention, an FET element can be easily formed on a large-area substrate like a liquid crystal display device. Since the source-drain current can be greatly modulated by the voltage applied to the gate, high gradation is obtained, and the operation is stable, an excellent matrix type liquid crystal display device can be provided.
本発明によるディプレッションモードで使用されるＦＥＴ素子が優れた特性について、以下のように推定する。 The excellent characteristics of the FET element used in the depletion mode according to the present invention are estimated as follows.
高分子間または結晶子等のドメインの間をキャリアが移動するに際し、高分子間やドメイン間の構造の乱れによってキャリアがトラップされたり、散乱されるため、外部に観測されるキャリア移動度は本来高分子結晶が有する移動度より大きく低下している。一方、ＣＮＴを適度に含む場合、高分子間やドメイン間をキャリア移動度の高いＣＮＴが橋渡しするため、高移動度が得られると考えられる。 When carriers move between macromolecules or between domains such as crystallites, carriers are trapped or scattered due to structural disturbances between macromolecules or between domains. It is significantly lower than the mobility of the polymer crystal. On the other hand, when CNTs are included moderately, CNTs with high carrier mobility bridge between polymers and domains, and it is considered that high mobility can be obtained.
また、ＣＮＴは単層ＣＮＴでは３分の１の確率で、また多層ＣＮＴではすべてが金属的であると考えられるため、半導体層に高分散したＣＮＴ中はそれぞれのＣＮＴにおいて電界が均一であり、そのため半導体層に電界が有効に印加されると推測される。このためゲート電圧が半導体層に有効に印加され、ＣＮＴが無い場合に比べてオフ時により大きく空乏層領域が広がり、従ってオフ電流が極めて小さく抑えられたと推定される。 In addition, since CNTs are considered to be one-third probability in single-walled CNTs and all metallic in multi-walled CNTs, the electric field is uniform in each CNT in the highly dispersed CNTs in the semiconductor layer, Therefore, it is estimated that an electric field is effectively applied to the semiconductor layer. For this reason, it is presumed that the gate voltage is effectively applied to the semiconductor layer, and the depletion layer region is broadened more in the off state than in the case where there is no CNT.
また、本発明はディプレションモードでオフ電流を低く抑えることができるので、ＦＥＴ素子間にアイソレーションを施すのに本発明を適用してもよい。すなわち、ＦＥＴ素子間の半導体層のアイソレーションは通常、フォトリソグラフィーによるパターニング技術を用いて行われるが、有機半導体は一般に有機溶媒に溶解しやすく、パターニングによる選択的除去が難しい。そこで、本発明を利用して、除去すべき半導体層の部分にゲート電極を設けてオフ電圧を印加しておけば、空乏層が形成されてオフ電流が非常に低く抑えられるので、除去せずにも実質的に素子間が電気的に絶縁化（アイソレーション）されたと同じ効果を出すことができる。具体的な作製手段は例えば特表２００３−５０８７９７号公報に記載の方法を用いて良い。 In addition, since the off-state current can be kept low in the depletion mode, the present invention may be applied to provide isolation between FET elements. That is, the isolation of the semiconductor layer between the FET elements is usually performed using a patterning technique based on photolithography, but an organic semiconductor is generally easily dissolved in an organic solvent and is difficult to be selectively removed by patterning. Therefore, if a gate electrode is provided in a portion of a semiconductor layer to be removed and an off voltage is applied using the present invention, a depletion layer is formed and an off current can be suppressed to a very low level. In addition, substantially the same effect can be obtained as when the elements are electrically insulated (isolated). As a specific manufacturing means, for example, a method described in JP-T-2003-508797 may be used.
こうして上記のようにキャリア移動度が向上することから、ゲート電圧が０Ｖ〜−１０Ｖの時のソース・ドレイン間電流が増加し、且つオンオフ比が向上することから、ゲート電圧が比較的小さい正の値の時（ディプレッションモード）に流れる電流がより抑制されることとなり、それらの結果として、本発明を用いることによってデプレッションモードでのゲート電圧操作によるＦＥＴ動作において優れた特性を得ることができる。 Thus, since the carrier mobility is improved as described above, the source-drain current is increased when the gate voltage is 0 V to −10 V, and the on / off ratio is improved. As a result, it is possible to obtain excellent characteristics in the FET operation by the gate voltage operation in the depletion mode by using the present invention.
以下、本発明を実施例に基づき具体的に説明する。ただし、本発明は下記実施例に限定されるものではない。 Hereinafter, the present invention will be specifically described based on examples. However, the present invention is not limited to the following examples.
実施例１
図１の模式断面図（Ａ）に示すような本発明のＦＥＴ素子を作製した。基板１に熱酸化膜（膜厚３００ｎｍ）付きのアンチモンドープシリコンウエハー（抵抗率０．０２Ωｃｍ以下）を用いた。ここで、シリコンウエハーは基板１であると同時に、ゲート電極２であり、熱酸化膜は絶縁層３となる。
Example 1
The FET element of the present invention as shown in the schematic cross-sectional view (A) of FIG. 1 was produced. An antimony-doped silicon wafer (resistivity 0.02 Ωcm or less) with a thermal oxide film (film thickness 300 nm) was used as the
次にフォトリソグラフィー技術および真空蒸着法を用いて金のソース電極５およびドレイン電極６を形成した。これら両電極の幅（チャネル幅）は５０ｃｍ、両電極の間隔（チャネル長）は２０μｍ、電極高さは４０ｎｍとした。
Next, a
次に、半導体層４として用いる有機高分子半導体と単層ＣＮＴ（以下、ＳＷＣＮＴと言う）からなる半導体性コンポジットの作製方法を示す。
Next, a method for producing a semiconductive composite composed of an organic polymer semiconductor used as the
ＳＷＣＮＴ（ＣＮＩ社製、純度９５％）５０ｍｇを硫酸（和光純薬工業（株）製、純度９５％以上）と硝酸（和光純薬工業（株）製、密度１．３８）の体積比率が３：１の混酸２００ｍＬに入れ、超音波洗浄機（井内盛栄堂（株）製ＵＳ−２、出力１２０Ｗ、２．６Ｌ）を用いて１９時間超音波攪拌処理を行いＳＷＣＮＴの長さを５００ｎｍ以下にした。この混酸とＳＷＣＮＴの混合物をポリ４フッ化エチレン（ＰＴＦＥ）メンブレンフィルター（ミリポアコーポレーション製、フィルタータイプ：ＪＨ）で濾過することにより短いＳＷＣＮＴ（以下ｓ−ＳＷＣＮＴと言う）を濾別した。 SWCNT (manufactured by CNI, purity 95%) is 50 mg in volume ratio of sulfuric acid (manufactured by Wako Pure Chemical Industries, Ltd., purity 95% or more) and nitric acid (manufactured by Wako Pure Chemical Industries, Ltd., density 1.38). : 1 in 200 mL of mixed acid, and ultrasonic stirring for 19 hours using an ultrasonic cleaner (US-2 manufactured by Inoue Seiei Co., Ltd., output 120 W, 2.6 L) to reduce the SWCNT length to 500 nm or less. did. By filtering this mixture of mixed acid and SWCNT through a polytetrafluoroethylene (PTFE) membrane filter (manufactured by Millipore Corporation, filter type: JH), short SWCNT (hereinafter referred to as s-SWCNT) was separated by filtration.
クロロホルム１０ｍＬに上記ｓ−ＳＷＣＮＴ０．２ｍｇを加え、有機高分子半導体としてポリ−３−ヘキシルチオフェン（アルドリッチ社製、レジオレギュラー）０．２ｍｇを加えて氷冷しながら超音波ホモジナイザー（ＳＯＮＩＣＳ社製ＶＣＸ−５００）を用いて出力２５０Ｗで３０分間超音波攪拌してｓ−ＳＷＣＮＴ分散液を得た。得られたＳＷＣＮＴ分散液にさらにポリ−３−ヘキシルチオフェン５０ｍｇを加え、超音波洗浄機を用いて３０分間超音波攪拌することによりポリ−３−ヘキシルチオフェンとｓ−ＳＷＣＮＴを成分とする半導体性コンポジットのクロロホルム溶液を得た。上記クロロホルム溶液を上記基板上に滴下しスピンコート法（回転速度１０００ｒｐｍ）により膜厚４０ｎｍの薄膜を形成した。これを７０℃の真空恒温槽中に２時間放置して溶媒を除去し、半導体層を形成した。 0.2 mg of the above s-SWCNT is added to 10 mL of chloroform, 0.2 mg of poly-3-hexylthiophene (Aldrich, regioregular) is added as an organic polymer semiconductor, and an ultrasonic homogenizer (VCICS manufactured by SONICS) is cooled with ice. 500) and ultrasonically stirred at an output of 250 W for 30 minutes to obtain an s-SWCNT dispersion. A semiconductive composite containing poly-3-hexylthiophene and s-SWCNT as components by adding 50 mg of poly-3-hexylthiophene to the obtained SWCNT dispersion and stirring ultrasonically for 30 minutes using an ultrasonic cleaner. A chloroform solution was obtained. The chloroform solution was dropped onto the substrate, and a thin film having a thickness of 40 nm was formed by spin coating (rotation speed: 1000 rpm). This was left in a vacuum thermostat at 70 ° C. for 2 hours to remove the solvent and form a semiconductor layer.
次に、上記ＦＥＴ素子のゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した。測定にはヒューレット・パッカード社製ピコアンメータ／ボルテージソース４１４０Ｂを用い、減圧下（１ｔｏｒｒ以下）で測定した。その結果を表１に示す。 Next, the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage (Vg) of the FET element was changed were measured. The measurement was performed under reduced pressure (1 torr or less) using a Hewlett-Packard Picoammeter / Voltage Source 4140B. The results are shown in Table 1.
表１から、Ｖｇ＝０Ｖの時にはＶｓｄ＝−４ＶのＩｄは−２．４９×１０-5Ａであるのに対し、Ｖｇ＝２０Ｖ時のＩｄは−２．４１×１０-9Ａと大きく減少していることが分かる。ここでこのようなＶｇを０Ｖから２０Ｖまで制御する操作はデプリッションモードの操作といい、その範囲がわずか２０Ｖでオンオフ比が１０4以上にも達していた。 From Table 1, when Vg = 0V, Id of Vsd = -4V is -2.49 × 10 -5 A, whereas Id at Vg = 20V is greatly reduced to -2.41 × 10 -9 A. You can see that Here, such an operation for controlling Vg from 0 V to 20 V is called a depletion mode operation, and the range is only 20 V, and the on / off ratio has reached 10 4 or more.
上記測定から得られた電流−電圧特性からキャリア移動度を求めたところ、２．５４×１０-3ｃｍ2／Ｖ・ｓｅｃであった。 When the carrier mobility was determined from the current-voltage characteristics obtained from the above measurement, it was 2.54 × 10 −3 cm 2 / V · sec.
実施例２
図３は実施例１と同様の構成を有するＦＥＴ素子を用いた液晶表示素子を示す断面図である。ガラス基板１上に形成されたゲート電極２はアドレス配線７と接続されている。ゲート電極２上に絶縁層３を介して形成されたソース電極５およびドレイン電極６のうち、ソース電極５はデータ配線８に、ドレイン電極はＩＴＯからなる画素電極９にそれぞれ接続されている。ソース電極５およびドレイン電極６には半導体コンポジット薄膜からなる半導体層４が形成され、更にこの半導体層４にはＦＥＴ素子全体と画素電極上にポリイミドからなる配向膜１０が形成されている。対向するガラス基板１４上にはＩＴＯからなる対向電極１３および配向膜１２が形成されている。通常の方法により対向電極１２を含むガラス基板１４と画素電極９、ＦＥＴ素子を含むガラス基板１とを対向させて液晶セルが形成され、両者の基板の間には液晶が封入されている。なお、ポリイミドからなる配向膜１０、１２は膜形成後ラビング処理が施されている。
Example 2
FIG. 3 is a cross-sectional view showing a liquid crystal display element using an FET element having the same configuration as that of the first embodiment. The
液晶表示装置の上下に偏光フィルムをクロスニコル状態で配置して、その応答性を調べたところ、データ配線（ソース電極）に−５Ｖ、対向電極に０Ｖの電圧を、アドレス配線を通してゲート電極に２０Ｖの電圧を印加し、次に０Ｖの電圧を印加した。液晶はゲート電極に２０Ｖの電圧を印加したときには白表示状態であったのに対し、０Ｖの電位に対して遅れを生じることなく速やかに黒表示状態となった。 When polarizing films are arranged in a crossed nicols state on the top and bottom of the liquid crystal display device and the response is examined, a voltage of -5V is applied to the data wiring (source electrode), 0V to the counter electrode, and 20V to the gate electrode through the address wiring Next, a voltage of 0 V was applied. The liquid crystal was in a white display state when a voltage of 20 V was applied to the gate electrode, but quickly became a black display state without causing a delay with respect to the potential of 0 V.
実施例３
実施例１の半導体性コンポジットを使用して膜厚１０ｎｍの半導体層を形成した以外は実施例１の方法と同様の操作を行い、ＦＥＴ素子を作製した。
Example 3
An FET device was fabricated by performing the same operation as in the method of Example 1 except that a semiconductor layer having a thickness of 10 nm was formed using the semiconductor composite of Example 1.
ゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した結果のうち、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示す。この結果からオンオフ比を求めたところ、Ｖｓｄ＝−４Ｖ、Ｖｇの範囲０〜２０Ｖの条件下で３．９７×１０4であり、キャリア移動度は１．０８×１０-5ｃｍ2／Ｖ・ｓｅｃであった。 Of the results of measuring the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage (Vg) is changed, Id when Vsd is -4V and Vg is 0V and 20V. Is shown in Table 1. When the on / off ratio was determined from this result, it was 3.97 × 10 4 under the conditions of Vsd = −4 V and Vg in the range of 0 to 20 V, and the carrier mobility was 1.08 × 10 −5 cm 2 / V · sec.
実施例４
実施例１の半導体性コンポジットを構成する有機高分子半導体としてポリ−３−ブチルチオフェン（アルドリッチ社製、レジオレギュラー）を使用して膜厚１００ｎｍの半導体層を形成した以外は実施例１の方法と同様の操作を行い、ＦＥＴ素子を作製した。
Example 4
The method of Example 1 except that poly-3-butylthiophene (manufactured by Aldrich, regioregular) was used as the organic polymer semiconductor constituting the semiconductor composite of Example 1 to form a semiconductor layer having a thickness of 100 nm. The same operation was performed to produce an FET element.
ゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した結果のうち、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示す。この結果からオンオフ比を求めたところ、Ｖｓｄ＝−４Ｖ、Ｖｇの範囲０〜２０Ｖの条件下で９．８３×１０3であり、キャリア移動度は３．５６×１０-3ｃｍ2／Ｖ・ｓｅｃであった。 Of the results of measuring the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage (Vg) is changed, Id when Vsd is -4V and Vg is 0V and 20V. Is shown in Table 1. When the on / off ratio was determined from this result, it was 9.83 × 10 3 under the conditions of Vsd = −4 V and Vg in the range of 0 to 20 V, and the carrier mobility was 3.56 × 10 −3 cm 2 / V · sec.
実施例５
実施例１の半導体性コンポジットを使用して１μｍの半導体層を形成した以外は実施例１の方法と同様の操作を行い、ＦＥＴ素子を作製した。
Example 5
An FET device was manufactured by performing the same operation as in Example 1 except that the semiconductor layer of 1 μm was formed using the semiconductor composite of Example 1.
ゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した結果のうち、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示す。得られた電流−電圧特性からキャリア移動度を算出したところ１．０４×１０-2ｃｍ2／Ｖ・ｓｅｃであった。 Of the results of measuring the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage (Vg) is changed, Id when Vsd is −4 V and Vg is 0 V and 20 V. Is shown in Table 1. The carrier mobility was calculated from the obtained current-voltage characteristics and found to be 1.04 × 10 -2 cm 2 / V · sec.
比較例１
実施例１の半導体性コンポジットに代えて該コンポジットを作製する際に用いた同じポリ−３−ヘキシルチオフェンのみを使用する以外は実施例１の方法と同様の操作を行い、ＦＥＴ素子を作製した。半導体層のポリ−３−ヘキシルチオフェンの膜厚は実施例１と同じく４０ｎｍであった。
Comparative Example 1
An FET device was produced by performing the same operation as in Example 1 except that only the same poly-3-hexylthiophene used in producing the composite was used instead of the semiconductive composite of Example 1. The film thickness of poly-3-hexylthiophene in the semiconductor layer was 40 nm as in Example 1.
ゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した結果のうち、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示す。この結果からキャリア移動度を求めたところ、７．２３×１０-5ｃｍ2／Ｖ・ｓｅｃであった。また、Ｖｓｄ＝−４Ｖにおける、Ｖｇの範囲０〜２０Ｖでのオンオフ比は３．４７×１０2であった。 Of the results of measuring the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage (Vg) is changed, Id when Vsd is −4 V and Vg is 0 V and 20 V. Is shown in Table 1. The carrier mobility was determined from this result and found to be 7.23 × 10 −5 cm 2 / V · sec. The on / off ratio in the range of 0 to 20 Vg at Vsd = -4 V was 3.47 × 10 2 .
実施例６
実施例１の半導体性コンポジットに含まれるＣＮＴの処理方法を、酸中での超音波処理から、ＣＮＴ分散液の濾過処理に変更した以外は実施例１と同様の操作を行い、ＦＥＴ素子を作製した。ＣＮＴ分散液の濾過処理は次のようにして行った。ＳＷＣＮＴ（ＣＮＩ社製、純度９５％）２ｍｇと、直鎖状共役系重合体であるポリ−３−ヘキシルチオフェン（アルドリッチ社製、レジオレギュラー）２ｍｇと、クロロホルム２０ｍＬを５０ｍＬのガラス製サンプル管の中に入れて超音波破砕機（東京理化器械製ＶＣＸ−５００：出力２５０Ｗ、直接照射）を用いて３０分間超音波照射し、ＣＮＴを均一分散した。この分散液５ｍＬを分取して、公称１０μｍ孔径のＰＴＦＥ製オムニポアメンブレンフィルター（アドバンテック社製、直径２５ｍｍ）を用いて吸引濾過した。フィルター上に微量の濾別物が存在したが、大半のＣＮＴは濾液中に含まれており、この濾液を２０倍に希釈し、ＣＮＴ濃度が約０．５ｍｇ／１００ｍＬのＣＮＴ分散液を得た。ここにポリ−３−ヘキシルチオフェンさらに５００ｍｇを加え、超音波洗浄機（井内盛栄堂（株）製ＵＳ−２、出力１２０Ｗ、２．６Ｌ）で超音波を３０分間照射することによって、ＣＮＴの分散した半導体性コンポジットの塗液を得た。
Example 6
A FET device was fabricated by performing the same operation as in Example 1 except that the method for treating CNT contained in the semiconductor composite of Example 1 was changed from ultrasonic treatment in acid to filtration treatment of the CNT dispersion. did. The filtration treatment of the CNT dispersion was performed as follows. In a 50 mL glass sample tube, 2 mg of SWCNT (CNI, purity 95%), 2 mg of poly-3-hexylthiophene (Aldrich, regioregular), which is a linear conjugated polymer, and 20 mL of chloroform And sonicated for 30 minutes using an ultrasonic crusher (VCX-500, Tokyo Rika Kikai Co., Ltd .: output 250 W, direct irradiation) to uniformly disperse CNTs. 5 mL of this dispersion was fractionated and subjected to suction filtration using a PTFE omnipore membrane filter (Advantech, diameter 25 mm) having a nominal pore size of 10 μm. Although a very small amount of filtered material was present on the filter, most of the CNT was contained in the filtrate, and this filtrate was diluted 20 times to obtain a CNT dispersion having a CNT concentration of about 0.5 mg / 100 mL. Disperse CNTs by adding 500 mg of poly-3-hexylthiophene here and irradiating with ultrasonic waves for 30 minutes with an ultrasonic cleaner (US-2 manufactured by Iuchi Seieido Co., Ltd., output 120 W, 2.6 L). A semiconducting composite coating solution was obtained.
次に、この塗液を用いて、半導体層の膜厚が４０ｎｍのＦＥＴ素子を形成し、該ＦＥＴ素子を真空にした測定ボックスに移し、ゲート電圧を印加しながらドレイン・ソース間の電圧電流特性を測定した。ゲート電圧を（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した結果のうち、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示す。この結果からオンオフ比を求めたところ、Ｖｓｄ＝−４Ｖ、Ｖｇの範囲０〜２０Ｖの条件下で４．６２×１０3であり、キャリア移動度は７．３０×１０-3ｃｍ2／Ｖ／ｓｅｃであった。 Next, using this coating solution, an FET element having a semiconductor layer thickness of 40 nm is formed, transferred to a vacuum measurement box, and the voltage-current characteristics between the drain and source while applying the gate voltage. Was measured. Of the results of measuring the source-drain current (Id) -source-drain voltage (Vsd) characteristics when the gate voltage is changed (Vg), Vsd is -4V, and Vg is 0V and 20V. Id is shown in Table 1. When the on / off ratio was determined from this result, it was 4.62 × 10 3 under the conditions of Vsd = −4 V and Vg in the range of 0 to 20 V, and the carrier mobility was 7.30 × 10 −3 cm 2 / V / sec.
実施例７
ＣＮＴ分散液を１０μｍ孔径のフィルターによる濾過を行わなかった以外は実施例６と全く同様の操作をしてＦＥＴ素子を作製した。ソース・ドレイン間の電流電圧特性を測定し、Ｖｓｄが−４Ｖで、Ｖｇが０Ｖと２０Ｖの時のＩｄを表１に示した。この結果からオンオフ比を求めたところ、Ｖｓｄ＝−４Ｖ、Ｖｇの範囲０〜２０Ｖの条件下で１．６１×１０0であり、キャリア移動度は２．９７×１０-3ｃｍ2／Ｖ／ｓｅｃであった。
Example 7
An FET element was produced in the same manner as in Example 6 except that the CNT dispersion was not filtered with a 10 μm pore size filter. The current-voltage characteristics between the source and the drain were measured, and Table 1 shows Id when Vsd is −4V and Vg is 0V and 20V. When the on / off ratio was determined from this result, it was 1.61 × 10 0 under the conditions of Vsd = −4 V and Vg in the range of 0 to 20 V, and the carrier mobility was 2.97 × 10 −3 cm 2 / V / sec.
１、１４ 基板
２ ゲート電極
３ 絶縁層
４ 半導体層
５ ソース電極
６ ドレイン電極
７ アドレス配線
８ データ配線
９ 画素電極
１０、１２ 配向膜
１１ 液晶分子
１３ 対向電極
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