JP4565383B2 - キャビティを備えた多層セラミック基板およびその製造方法 - Google Patents
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Description
携帯通信機等の小型軽量化の要求は依然として強く、使用される電子部品の共有化や機能を集約したモジュール化が進められている。例えば、電子部品パッケージとして、キャビティを備えた多層セラミック基板が採用される。この基板を用いればインダクタ、伝送線路及びコンデンサ等で構成される回路を積層基板内に立体的に取り込み、且つキャビティ内には半導体素子等の電子部品を収容し、さらにスイッチング素子や抵抗等の基板内に取り込めない部品を基板上面に搭載すれば良いので小型、高集積化に非常に有利である。
多層セラミック基板10(焼結後の基板は10’としている。)は、図9に示すように複数のグリーンシート1a〜1eを垂直方向に積層してなり、半導体素子6を搭載するためのキャビティ5が表層付近に形成されている。また、各グリーンシート1a〜1eの層間には内部電極パターン2が印刷形成されており、グランド電極のみならず、所望の回路を構成するインダクタ、伝送線路及びコンデンサ等が電極パターンで形成される。尚、内部電極は基板端部、すなわち基板の外側周辺Aと、キャビティの周辺Bには内部電極を形成しない禁止領域を設けている。この領域を設ける理由は、製造ばらつき等により、キャビティ壁面に電極パターンが露出してしまった場合、後工程にて施されるメッキによって、露出した各層の電極パターン同士が繋がってしまい、層間が短絡される不具合を防止することと、基板端部での層間密着力を向上させ、層間剥離(デラミネーション)等の不具合を防止することにある。また同時に、印刷、積層等の工程での製造ばらつきによる位置ずれを考慮して設定されている。さて、各グリーンシート1a〜1e間には垂直方向にビアホール電極4が形成されており、これにより、各層の内部電極パターン間を接続している。一方、基板1の上表面には半導体素子とのワイヤボンディング用の端子電極31や受動部品搭載用のランド等を構成する表面電極パターン32が形成されている。キャビティ5内には半導体素子用の底部電極33が形成され、この上に半導体素子6が搭載される。この半導体素子6の入出力電極と端子電極31との間をボンディングワイヤ7によって接続している。また、キャビティ5の下には基板の裏面側に延びるサーマルビア40が形成され、ビアホール電極4と共に基板の裏面端子8へ接続される。裏面端子8は基板自身を他の更に大規模な実装基板、例えば、携帯端末等の内部を主構成しているPCB基板等へ実装し、電気的に接続するための接続端子であり、略格子状に配置されている。尚、積層基板の表裏面に形成される表面電極には、最後にNiめっき、Auめっき等のメタライズ表層導体膜により表面処理が施される。
そこで、特許文献1ではキャビティを備えた未焼成の多層セラミック基板を、そのまま金型内に配置し、金型内に顆粒状の無機組成物を敷き詰めて加圧成形することにより、キャビティ内を含む基板外面に拘束層を形成する方法が開示されている。しかしながら、この方法では加圧成形する際の条件によってばらつきが生じ易く、また装置自体が複雑なものとなり簡便な方法とは言えない。
前記第1と第2のセラミックグリーンシート積層体が接触した状態で焼結されてなり、
前記キャビティの底面は底部電極が露出しており、前記第1と第2のセラミックグリーンシート積層体間かつ前記キャビティの底面における外周縁の少なくとも一部に、前記セラミックグリーンシートよりもアルミナ濃度が高くかつ焼結していない無機材料が残存していることを特徴とするキャビティを備えた多層セラミック基板である。
これらの多層セラミック基板によれば、前記キャビティ周囲に設けた端子電極の平坦度は、その断面における傾斜角度が3度以下である。尚、上記で界面とはその周辺部分を含んでいる。これらにより、キャビティ隅部からのクラックが抑制され、またボンディングワイヤの接続不良等を無くした多層セラミック基板とすることができる。
前記底部電極は、前記第1のセラミックグリーンシート積層体に形成されたビア上に配置されていることが好ましい。
また、第1、第2、第3のセラミックグリーンシート積層体からなる2段のキャビティを備えた多層セラミック基板の製造方法においても同様で、第1のセラミックグリーンシート積層体については第1のキャビティ拘束層を形成した後に静水圧プレスを行い、第2のセラミックグリーンシート積層体については第2のキャビティ拘束層を形成した後に静水圧プレスを行い、その後に第1の貫通孔を設け、第3のセラミックグリーンシート積層体については静水圧プレス後に前記第2の貫通孔を設ける工程とすることが好ましい。
尚、本発明において、基板上面に形成する拘束層と下面に形成する拘束層及びキャビティ拘束層を構成する無機材料は、ガラス成分を含まないアルミナであり、未焼成多層セラミック基板を焼成する過程で表層電極を含む基板表面(基板上面、下面、底面)を収縮させない機能があればよい。また、上記した第1と第2のセラミックグリーンシートは単体のシートでも製造可能ではあるが、通常は複数枚のシートを積層した積層体で構成される。また、本発明のキャビティを備えた多層セラミック基板は、通常行われるように基板に分割溝を設けた多数個取りの大型基板を意図しており、焼結後、小片に分割され得るものである。
本発明の製造方法によれば、キャビティの底面と更にその外周に収縮抑制用の拘束層が挟着され、その状態で焼成工程が実施されるので、キャビティ底面と隅部を含む部分に収縮抑制力が均一且つ一致して作用する。同時に基板の上面と下面にも収縮抑制用のシート拘束層による収縮抑制力が一致して作用する。これらにより焼結後の基板の寸法精度を高くできると共に、クラックの発生を抑制し、さらにキャビティ周囲において不所望な傾斜等の歪みを生じ難くすることができる。
本発明による、キャビティ拘束層の作製工程は印刷等の手段により容易にできる。そして、第1と第2のセラミックグリーンシート積層体の積層工程は、寸法公差などをさほど気にせず行えるので製造工程的にもコスト的にも安易な製造方法となった。
図1は本発明による多層セラミック基板の一例を示す断面図で、(a)は上下拘束層及びキャビティ拘束層を形成した未焼成の多層セラミック基板を、(b)はこれら拘束層を取り除いた焼結後の多層セラミック基板を、(c)は半導体素子を搭載した半製品の基板を示す断面図である。図2は本発明による2段のキャビティを備えた多層セラミック基板を示す断面図で、(a)(b)(c)は図1と同様である。図3は本発明による多層セラミック基板であって半導体素子の搭載構造が異なる例を示す断面図である。
次に、図1(c)に示すようにキャビティ内に電子部品を搭載する。基板表層の表面電極31、32には焼結後、NiめっきとAuめっきによるメタライズ導体膜により表面処理が施される。キャビティ50の下には底部電極33と裏面端子8とを接続するサーマルビア40が形成されており、サーマルビア40と繋がる底部電極33に鉛フリーのボール半田61を用いて半導体素子6を電気的に接続し、さらに半導体素子6の入出力端子と端子電極31との間をボンディングワイヤ7により接続している。ここで端子電極31の平坦度が改善され傾斜角度は3度以下となっているのでワイヤの接続不良などを生じることが無い。尚、裏面端子8は積層基板自身を他の更に大規模な基板、例えば、携帯端末等の内部を主構成しているPCB基板等へ実装、電気的接続するための接続端子であり、略格子状に配置されている。
尚、図2(c)のように半導体素子6と第2のキャビティ52の底部に設けた端子電極31とをボンディングワイヤ7により接続した後、第2のキャビティ52の上面は蓋部材(図示せず)で密封される。
尚、上記した実施例では、いずれも基板表面に表面電極や裏面電極を設けた後に、拘束層を形成し焼結する例を示しているが、拘束層を設け収縮抑制焼結を行った後に、焼結後の基板に表面電極や裏面電極を設けるようになした多層セラミック基板でも本発明は実施できる。
基体用グリーンシートは、低温焼結セラミック材料からなる。その組成は本発明特有のものでもあるので、ここで説明を加えておく。
本発明で用いる材料組成は、主成分がAl,Si,Sr,Tiの酸化物で構成され、それぞれAl2O3換算で10〜60質量%、SiO2換算で25〜60質量%、SrO換算で10〜50質量%、TiO2換算で20質量%以下(0を含む)からなり、900℃以下の温度でも焼成できる材料である。これにより、銀や銅、金といった高い導電率を有する金属材料を電極用導体として用いて一体焼結を行うことができる。
また、更に副成分としてCu、Mn、Agのうち、CuO換算で0.01〜5質量%、MnO2換算で0.01〜5質量%、Agを0.01〜5質量%のうち少なくとも1種以上を含有させても良い。これらの副成分は、主に焼成工程において結晶化を促進する効果があり、焼成工程において1000℃以下の焼成温度でQの高い誘電特性を得ることを可能とするものである。
SiがSiO2換算で25質量%より少ない場合、SrがSrO換算で10質量%より少ない場合、いずれも1000℃以下の低温焼成では、焼結密度が十分上昇しないために、磁器が多孔質となり、吸湿等により良好な特性が得られない。AlがAl2O3換算で10質量%より少ない場合、良好な高強度が得られない。また、AlがAl2O3換算で60質量%より多い場合、SiがSiO2換算で60質量%より多い場合、SrがSrO換算で50質量%より多い場合、やはり1000℃以下の低温焼成では、焼結密度が十分上昇しないために、磁器が多孔質となり、吸湿等により良好な特性が得られない。
また、TiがTiO2換算で20質量%より多いと、1000℃以下の低温焼成では、焼結密度が十分上昇しないために、磁器が多孔質となり、吸湿等により良好な特性が得られない。同時に、磁器の共振周波数の温度係数がTiの含有量増加と共に大きくなり良好な特性が得られない。Tiが含有してない場合の磁器の共振周波数の温度係数τfは−20〜−40ppm/℃に対し、Tiの配合量を多くしていくにつれて増加し、τfを0ppm/℃に調整することも容易である。
Biは、低温焼結を達成するために添加される。つまり、このBiを添加することにより、仮焼工程においてAl2O3、TiO2以外の成分がガラス化しようとする際、このガラスの軟化点を低下させる効果があり、より低温で収縮を開始する材料が得られること、および、焼成工程において、1000℃以下の焼成温度でQの高い誘電特性を得ることを可能とするものである。しかしながら、Bi2O3換算で10質量%より多いと、Q値が小さくなる。このため、10質量%以下が望ましい。更に好ましくは5質量%以下である。一方、0.1質量%より少ないと添加効果が少なく、より低温での結晶化が困難になるため、0.1質量%以上が好ましい。更に好ましくは0.2質量%以上である。
CuとMnは、焼成工程において誘電体磁器組成物の結晶化を促進する効果があり、低温焼結を達成するために添加されるが、CuO換算で0.01質量%未満の場合、MnO2換算で0.01質量%未満の場合、その添加効果は小さく、900℃以下での焼成ではQの高い材料を得ることが困難になる。また、5質量%を超えると低温焼結性が損なわれるため、CuO換算で0.01〜5質量%が好ましい。
Agは、ガラスの軟化点を低下させると同時に、結晶化を促進する効果があり、低温焼結を達成するために添加されるが、5質量%を超えると誘電損失が大きくなり過ぎ、実用性がない。このため、Agは5質量%以下の添加が好ましい。さらに好ましくは2質量%以下である。
さらに、ZrO2換算で0.01〜2質量%のZrを含有していると機械的強度の向上が見られるので望ましい。また、この低温焼結セラミック材料には、従来の材料に含まれているPbとBを含んでいない。PbOは有害物質であり、製造工程中で生じる廃棄物等の処理に費用がかかり、また製造工程中でのPbOの取り扱いにも注意が必要である。また、B2O3は、製造工程中で水、アルコールに溶解し、乾燥時に偏析したり、焼成時に電極材料と反応したり、使用する有機バインダと反応しバインダの性能を劣化させる等の問題がある。このような有害な元素を含んでいないので環境面でも有用である。
以上の主成分及び副成分から出発原料を選択し、原材料となる酸化物粉あるいは炭酸塩化合物粉をそれぞれ秤量する。これらの粉末をボールミルやビーズミルに投入し、更に酸化ジルコニウム製のメディアボールと純水を投入して20時間湿式混合を行う。混合スラリーを加熱乾燥し水分を蒸発させた後ライカイ機で解砕し、アルミナ製のるつぼに入れて、700〜900℃、例えば800℃で2時間仮焼する。仮焼固形物を前述のボールミルやビーズミルに投入し20〜40時間湿式粉砕を行い、乾燥させ平均粒径0.6〜2μmの範囲に、例えば1μmの微粉砕粒子とする。仮焼物を微粉砕化した粒子はセラミックス粒子にガラスが部分的、全体的に被覆された仮焼複合物粒子となっている。これは、従来一般のガラス微粉砕粒子とセラミックス微粉砕粒子が混合された原料に比べると、ガラス成分のガラス化反応が不十分で流動し難い状態にある。つまり、焼成過程においてガラスの流動が抑えられるので、拘束層のアルミナがグリーンシート側に埋没し難く、除去もし易いグリーンシートが得られる。次に、この仮焼複合物粉末に、エタノール、ブタノール、有機バインダとしてポリビニルブチラール樹脂、可塑剤としてブチルフタリルグリコール酸ブチル(略称:BPBG)をボールミルで混合してスラリーを作製した。尚、有機バインダとしては、例えばポリメタクリル樹脂等を、可塑剤としては、例えばジ−n−ブチルフタレートを、溶剤としては、例えばトルエン、イソプロピルアルコールのようなアルコール類を用いることもできる。
次いで、このスラリーをドクターブレード法によって有機フィルム(ポリエチレンテレフタレートPET)上でシート状に成形し、乾燥させて、0.15mm厚みのセラミックグリーンシートを得た。セラミックグリーンシートは有機フィルムごと180mm角に切断した。
上記のセラミックグリーンシートに、キャビティに相当する部位にサーマルビアを構成するビアホールをパンチングで形成する。同時に回路を構成するビアホールを適宜設け、Agを主体とする導体ペーストでこれらのビアホールを充填し、さらにAgを主体とする導体ペーストを用いて回路を構成する内部電極パターンを印刷形成する。第1のセラミックグリーンシート積層体の最上層のシートについては底部電極を印刷形成する。これらのグリーンシートをそれぞれを1枚ずつ温度60℃、圧力2.8MPaで仮圧着しながら複数枚重ねて積層体を得る。そして、この積層体の下面にAgを主体とする導体ペーストを用いて端子電極を印刷形成し、さらに上面(第2のセラミックグリーンシート積層体を積層する面)の底部電極の位置であって、キャビティを形成する貫通孔に対面する位置に、貫通孔よりも大きいキャビティ拘束層を、貫通孔の外周長よりも120%以下の外周長になるように大きく、厚みが25〜50μm程度になるように形成する。よって、このキャビティ拘束層は前記底部電極を覆うように設けられる。尚、キャビティ拘束層の形成手段は、概ね厚さ60μm以下では印刷形成、80μm以上ではシート積層形成を目処とする。このとき印刷形成用のペースト、また拘束用シートについては下記するものを用いる。その後、この第1のセラミックグリーンシート積層体に対し静水圧プレスを施し圧着を行う。静水圧プレスの条件は、温度85℃、圧力10.8MPa、時間10分間とした。静水圧プレス処理により、積層体に均等圧が掛かり全体の密度及び強度の向上や表面の平坦化を行う。さらに、キャビティ拘束層を積層体側に十分に密着させることができ、後の基板圧着工程や焼成工程で収縮抑制、デラミネーション抑制の効果が期待できる。この圧着の後、下面の端子電極に関し適宜オーバーコート材を形成する。以上により第1のセラミックグリーンシート積層体を作製した。
上記のセラミックグリーンシートに回路を構成するビアホールを適宜設け、Agを主体とする導体ペーストでビアホールを充填し、さらにAgを主体とする導体ペーストを用いて回路を構成する内部電極パターンを印刷形成する。第2のセラミックグリーンシート積層体の最上層のシートについては端子電極や表面電極を印刷形成する。これらのグリーンシートをそれぞれを1枚ずつ温度60℃、圧力2.8MPaで仮圧着しながら複数枚重ねて積層体を得る。その後、この第2のセラミックグリーンシート積層体に対し静水圧プレスを施し圧着を行う。静水圧プレスの条件は上記第1のセラミックグリーンシート積層体の場合と同様である。この圧着の後、上面の端子電極や表面電極に関し適宜オーバーコート材を形成し、さらに、キャビティを形成する所定位置に貫通孔を一度に設ける。この貫通孔を設ける工程は静水圧プレス処理をした後に行う。静水圧プレスを掛けることにより密度、強度が向上し、貫通孔のダレ等もなくなり好ましい。以上により第2のセラミックグリーンシート積層体を作製した。
尚、上記第1と第2のセラミックグリーンシート積層体において、静水圧プレスを行うことは好ましい態様ではあるが、これを必須とするものではない。例えば、温度85℃、圧力10.8MPa程度の通常の熱圧着を施すことでも良い。
第1のセラミックグリーンシート積層体20aの上に第2のセラミックグリーンシート積層体20bを一致するように載せた後、温度70℃、圧力10.8MPaにて熱圧着を施し一体化してキャビティを有する未焼成多層セラミック基板を得た。このとき、キャビティ拘束層は貫通孔よりも大きく外周を挟着するように重ねることで足りるので積層作業を容易に行うことができる。
未焼成多層セラミック基板は、図6に示すように180mm角の大型基板100にて作製しているので、これに製品の個片サイズである10×15mm角に分割溝105を入れた。セラミックグリーンシート積層体は大型基板で作製し、最終工程で個片に分割して多層セラミック基板の製品101a、101b・・・を得る。基板の分割法としては、焼結後にダイヤモンドブレード、ダイヤモンドペン、レーザー等で分割溝を形成し破断する方法あるいは焼結前の生状態で分割溝を形成し、焼成後に個々の基板に分割する場合とがある。ここでは、後者の未焼成のグリーンシートに製品の個片基板サイズである10×15mm角に分割溝を入れた。分割溝入れはグリーン体にナイフ刃を押し当て、深さを0.11mmとした。なお、ナイフ刃の厚さは0.15mmを用いた。分割溝の断面形状は底辺約0.15mm、深さ約0.1mmのほぼ二等辺三角形となっていた。
上下拘束層およびキャビティ拘束層は、上述した低温焼結セラミック材料の焼結温度では焼結しない無機材料からなるものである。この無機材料としては、例えばアルミナ粉末またはジルコニア粉末等を用いることができるが、拘束効果、入手容易性からアルミナが好ましい。無機材料粉末の平均粒径は、0.3〜4μmであることが望ましい。この理由は、粒径により拘束力を制御することがある程度可能であるからである。即ち、無機材料の平均粒径が0.3μm未満であると、塗布印刷に必要な粘度特性を得るために必要なバインダ量が多くなり、無機材料粉末の充填率が小さくなって平面と分割溝と共に拘束力を発揮できず、4μmを超えると拘束力が弱くなる。
ここでは難焼結性の無機材料粉末として上記粒径としたアルミナを用いた。別途有機バインダとしてのエチルセルロースを有機溶剤としてのαテルピネオールに溶かしたビヒクルを準備し、アルミナとビヒクルを乳鉢と乳棒で予備混合した後、3本ロールで混錬することによりペーストを作製した。このときのビヒクルはエチルセルロースをαテルピネオールに5wt%溶解したものを用いた。ここで、印刷ペーストに使用する有機バインダは印刷に必要な粘度特性とペーストを構成する粉末同士の密着性及び基板への密着性を有する程度であればよいので4体積%以上、10体積%未満で良い。より多くの有機バインダは印刷膜単体の強さを増大し、基板との密着性を高めることができるが、無機材料粉末の充填率が減少する。無機材料粒子の充填率が高い方が収縮率低減とそのばらつき低減に有効である。さらには焼成過程における分解物が少なくなるため、外部電極への悪影響が少なく、良好な外部電極が得られる。
このペーストを用いて第1のセラミックグリーンシート積層体上にキャビティ拘束層を印刷形成する。あるいは下記する拘束層用グリーンシートを用いてキャビティ拘束層を形成する。
拘束層は、上述したペーストの他にグリーンシートの形態でも使用される。上記と同様に、アルミナ粉末として平均粒径は、0.3〜4μmアルミナを準備し、その粉末とエタノール、ブタノール、有機バインダとしてポリビニルブチラール樹脂、可塑剤としてブチルフタリルグリコール酸ブチル(略称:BPBG)を酸化ジルコニウム製のメディアボールとともにポリエチレン製のボールミルで混合してスラリーを作製した。尚、有機バインダとしては、例えばポリメタクリル樹脂等を、可塑剤としては、例えばジ−n−ブチルフタレートを、溶剤としては、例えばトルエン、イソプロピルアルコールのようなアルコール類を用いることもできる。次いで、このスラリーをドクターブレード法によって有機フィルム(ポリエチレンテレフタレートPET)上でシート状に成形し、乾燥させて、セラミックグリーンシートを得た。グリーンシートはドクターブレードのギャップを変えることにより厚さ、0.04mm、0.10mm、0.20mmの3種類作製した。セラミックグリーンシートは有機フィルムごと180mm角に切断した。
次に、上記したキャビティを含む未焼成多層セラミック基板の上面及び下面に拘束層を形成する。上下シート拘束層の形成は、上記スラリーを用いて厚さ100μmのグリーンシートを作製し、この拘束層用グリーンシートを未焼成多層セラミック基板上に複数枚重ね合わせ、圧着し、所定の厚さ(例えば上下それぞれ300μm程度)になるまで重ね、温度が85℃、圧力は10.8MPaで熱圧着を行った。また、乾燥手段については、高周波あるいはマイクロ波による加熱で乾燥させても良い。
また、上記したキャビティ拘束層の上に、さらにシート拘束層を設けることも、本発明では可能であるが、次のようにして作製できる。例えば、上記した上面シート拘束層の上からキャビティに相当する部位をさらに押圧することで、キャビティの貫通孔上部に拘束層がめり込んだ形となり充填することができる。
焼成はバッチ炉において大気中で行い、500℃で4時間保持して脱バインダを行った後、800〜1000℃、例えば900℃で2時間保持し、焼結を行った。昇温速度は3℃/分で、冷却は炉内自然冷却とした。800℃未満であると緻密化が困難になる問題があり、1000℃を超えるとAg系電極材の形成が困難となり、また好ましい誘電特性を得ることが出来ない。
焼結後、表面に付着しているアルミナ粒子を除去する。これは焼成後の基板を超音波洗浄槽の水の中に入れて超音波を駆動することにより行う。このとき、ほとんどのアルミナ粒子が除去される。それによりAg電極パッドの上にNiめっき、Auめっき等のメタライズが高品質に成膜できる。メタライズは公知の無電解めっきが適用できる。尚、製品によってはNiめっき、Auめっきのメタライズ成膜形成を行わない場合もある。
基板上面のメタライズ電極の上にスクリーン印刷ではんだパターンを形成する。そして、個々の半導体素子、チッブ素子等の部品を搭載し、リフローにより接続する。ワイヤボンディング用半導体素子は、その後基体の端子電極にワイヤボンディング接続を行う。その後、大型基板から分割溝に沿って破断することにより小片の多層セラミック基板が得られる。
2段キャビティを備えた多層セラミック基板の作製については、図7に示す製造過程で、上記と同様の製造条件等を用いれば良いので詳しい説明は省略する。但し、セラミックグリーンシート積層体の作製において、第2、第3のセラミックグリーンシート積層体を圧着する静水圧プレス処理の過程が若干異なる。即ち、第1のセラミックグリーンシート積層体については第1のキャビティ拘束層を形成した後に静水圧プレスを行い、第2のセラミックグリーンシート積層体については第2のキャビティ拘束層を形成した後に静水圧プレスを行い、更にその後に第1の貫通孔を設ける。そして、第3のセラミックグリーンシート積層体については、静水圧プレス後に第2の貫通孔を設けると言う過程をとるものである。
また、キャビティ拘束層の上に、さらに顆粒状拘束材を充填することも本発明では可能である。例えば、スプレードライヤーを用いることで、アルミナと有機バインダからなる顆粒を作製する。顆粒作製は、上記粒径のアルミナ、有機溶剤、有機バインダ、可塑剤からなるスラリーを用意して、スプレードライヤーに投入し、熱風入口温度が80℃、排風出口温度が60℃、ディスク回転数が35000rpmの条件で行った。さらに、得られた顆粒をふるいにかけて、5〜50μm、例えば粒径15μmの顆粒を得た。次に、グリーンシート積層体のキャビティに対応した位置に開口部のあるマスク上に顆粒状無機拘束材を散布し、これをすり切ることで、キャビティ部に焼成温度では焼結しない顆粒状拘束材を、充填し、加圧成形した。加圧成形は、温度が85℃、圧力は10.8MPaで行った。なお、キャビティの充填は、マスクを用いずに直接グリーンシート積層体上に散布した後に、これをすり切ることでも出来る。
評価方法は、貫通孔とキャビティ拘束層の位置ズレは、第1、第2のセラミックグリーンシート積層体の一体化圧着後の未焼成多層セラミック基板において、任意の10個所のキャビティ部の観察を行った際の位置ズレの不良数で評価した。また、キャビティ底部の平坦度は、3D顕微鏡にて焼成後の断面における山と谷の最大差を測定して求めた。端子電極の傾斜角は、3D顕微鏡にて焼成後の断面における傾斜の両端位置を測定し求めた。なお、試料番号の左に*印のないものが本発明の実施例であり、*印のあるものは本発明の範囲外の比較例である。
以上の結果を表1に示す。
2:内部電極
3:表面電極
4:ビアホール
5:キャビティ
6:電子部品(半導体素子)
7:ワイヤ
8:端子電極
9、90、91、92:貫通孔
10:キャビティを備えた多層セラミック基板(多層セラミック基板、積層基板、基板)
10’:電子部品を搭載したキャビティを備えた多層セラミック基板
11:オーバーコート層
12、14:介在部
20:未焼成のキャビティを備えた多層セラミック基板
20a:第1のセラミックグリーンシート積層体
20b:第2のセラミックグリーンシート積層体
20c:第3のセラミックグリーンシート積層体
21:シート状上面拘束層
22:シート状下面拘束層
25、26、27:キャビティ拘束層
31:ワイヤボンディング用端子電極
32:表面電極
33:底部電極
A、B:内部電極配置の禁止領域
D:クラック
Z:キャビティ周囲の傾斜部
Claims (12)
- キャビティを形成するための貫通孔を有する第2のセラミックグリーンシート積層体と、貫通孔を有しない第1のセラミックグリーンシート積層体とを有する、キャビティを備えた多層セラミック基板であって、
前記第1と第2のセラミックグリーンシート積層体が接触した状態で焼結されてなり、
前記キャビティの底面は底部電極が露出しており、前記第1と第2のセラミックグリーンシート積層体間かつ前記キャビティの底面における外周縁の少なくとも一部に、前記セラミックグリーンシートよりもアルミナ濃度が高くかつ焼結していない無機材料が残存していることを特徴とするキャビティを備えた多層セラミック基板。 - 前記底部電極は、前記第1のセラミックグリーンシート積層体に形成されたビア上に配置されていることを特徴とする請求項1に記載のキャビティを備えた多層セラミック基板。
- 前記多層セラミック基板のキャビティ周囲に設けた端子電極の平坦度は、その断面における傾斜角度が3度以下であることを特徴とする請求項1又は2に記載のキャビティを備えた多層セラミック基板。
- キャビティを備えた多層セラミック基板の製造方法において、キャビティ底面となる位置に当該キャビティの貫通孔よりも大きく、セラミックグリーンシートの焼成温度では焼結しない無機材料を主体とするキャビティ拘束層を設け、前記キャビティ底面に形成される底部電極を前記キャビティ拘束層で覆うとともに、当該キャビティ拘束層を貫通孔の外縁よりはみ出すように挟着する工程を含む、ことを特徴とするキャビティを備えた多層セラミック基板の製造方法。
- 貫通孔を有しない第1のセラミックグリーンシート積層体と、貫通孔を有する第2のセラミックグリーンシート積層体とをそれぞれ作製する工程と、
前記第1のセラミックグリーンシート積層体と第2のセラミックグリーンシート積層体とを重ねて圧着することにより、前記貫通孔によって形成されたキャビティを有する未焼成多層セラミック基板を作製する工程と、
前記第1のセラミックグリーンシート積層体の下面にセラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする下面拘束層を設ける工程と、
前記第2のセラミックグリーンシート積層体の上面にセラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする上面拘束層を設ける工程と、
前記未焼成多層セラミック基板を焼成する工程と、
前記拘束層を除去する工程と、を有するキャビティを備えた多層セラミック基板の製造方法であって、
前記第1のセラミックグリーンシート積層体の作製工程において、前記第2のセラミックグリーンシート積層体の貫通孔に対面する位置に当該貫通孔よりも大きく、セラミックグリーンシートの焼成温度では焼結しない無機材料を主体とするキャビティ拘束層を設け、前記キャビティ底面に形成される底部電極を前記キャビティ拘束層で覆うとともに、
前記第1のセラミックグリーンシート積層体と第2のセラミックグリーンシート積層体とを重ねて圧着する工程において、前記キャビティ拘束層を貫通孔の外縁よりはみ出すように挟着する工程を含む、ことを特徴とするキャビティを備えた多層セラミック基板の製造方法。 - 貫通孔を有しない第1のセラミックグリーンシート積層体と、第1の貫通孔を有する第2のセラミックグリーンシート積層体と、第2の貫通孔を有する第3のセラミックグリーンシート積層体とをそれぞれ作製する工程と、
前記第1のセラミックグリーンシート積層体と第2のセラミックグリーンシート積層体及び第3のセラミックグリーンシート積層体とを重ねて圧着することにより、前記第1、第2の貫通孔によって形成されたキャビティを有する未焼成多層セラミック基板を作製する工程と、
前記第1のセラミックグリーンシート積層体の下面にセラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする下面拘束層を設ける工程と、
前記第3のセラミックグリーンシート積層体の上面にセラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする上面拘束層を設ける工程と、
前記未焼成多層セラミック基板を焼成する工程と、
前記拘束層を除去する工程と、を有するキャビティを備えた多層セラミック基板の製造方法であって、
前記第1のセラミックグリーンシート積層体の作製工程において、前記第2のセラミックグリーンシート積層体の第1の貫通孔に対面する位置に当該貫通孔よりも大きく、セラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする第1のキャビティ拘束層を設け、前記キャビティ底面に形成される底部電極を前記キャビティ拘束層で覆うとともに、
前記第2のセラミックグリーンシート積層体の作製工程において、前記第3のセラミックグリーンシート積層体の第2の貫通孔に対面する位置に当該貫通孔よりも大きく、セラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする第2のキャビティ拘束層を設け、
前記第1のセラミックグリーンシート積層体と第2のセラミックグリーンシート積層体及び第3のセラミックグリーンシート積層体とを重ねて圧着する工程において、前記第1、第2のキャビティ拘束層を第1、第2の貫通孔の外縁よりはみ出すように挟着する工程を含む、ことを特徴とするキャビティを備えた多層セラミック基板の製造方法。 - 前記第1のセラミックグリーンシート積層体の貫通孔に対面する位置に、ビアを形成する工程を有することを特徴とする請求項5又は6に記載のキャビティを備えた多層セラミック基板の製造方法。
- 前記第1のセラミックグリーンシート積層体と第2のセラミックグリーンシート積層体とをそれぞれ圧着する静水圧プレス(CIP)工程を有し、第1のセラミックグリーンシート積層体についてはキャビティ拘束層を形成した後に静水圧プレスを行い、第2のセラミックグリーンシート積層体については静水圧プレス後に前記貫通孔を設けることを特徴とする請求項5〜7の何れかに記載のキャビティを備えた多層セラミック基板の製造方法。
- 前記キャビティ拘束層は、前記キャビティを形成する貫通孔の外周長に対して100を超え120%以下の外周長に設けられることを特徴とする請求項4〜8の何れかに記載のキャビティを備えた多層セラミック基板の製造方法。
- 前記キャビティ拘束層は、前記キャビティの深さに対して20%以下の厚みに設けられることを特徴とする請求項4〜9の何れかに記載のキャビティを備えた多層セラミック基板の製造方法。
- 前記キャビティ拘束層の上に、さらにセラミックグリーンシートの焼成温度では焼結しない無機材料を主体とする拘束シートあるいは顆粒状拘束材を充填することを特徴とする請求項4〜10の何れかに記載のキャビティを備えた多層セラミック基板の製造方法。
- 前記上面拘束層と下面拘束層及びキャビティ拘束層を構成する無機材料は、ガラス成分を含まないアルミナであり、未焼成多層セラミック基板を焼成する過程で少なくともキャビティ底面を収縮させないものであることを特徴とする請求項4〜11の何れかに記載のキャビティを備えた多層セラミック基板の製造方法。
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US10833414B2 (en) * | 2018-03-02 | 2020-11-10 | Samsung Electro-Mechanics Co., Ltd. | Antenna apparatus and antenna module |
US20210335681A1 (en) * | 2020-04-27 | 2021-10-28 | Electronics And Telecommunications Research Institute | Ceramic stacked semiconductor package having improved anti-humidity and reliability and method of packaging ceramic stacked semiconductor |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252558A (ja) * | 1993-03-01 | 1994-09-09 | Oki Electric Ind Co Ltd | 多層ガラスセラミックキャビティ基板 |
JPH10289964A (ja) * | 1997-04-15 | 1998-10-27 | Ngk Spark Plug Co Ltd | 配線基板とその製造方法 |
JP2000025157A (ja) * | 1998-04-28 | 2000-01-25 | Murata Mfg Co Ltd | 複合積層体およびその製造方法 |
JP2001284808A (ja) * | 2000-03-31 | 2001-10-12 | Kyocera Corp | 積層回路基板 |
JP2004165247A (ja) * | 2002-11-11 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 多層セラミック基板、その製造方法、通信用デバイスおよびそれを用いた通信機器 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252558A (ja) * | 1993-03-01 | 1994-09-09 | Oki Electric Ind Co Ltd | 多層ガラスセラミックキャビティ基板 |
JPH10289964A (ja) * | 1997-04-15 | 1998-10-27 | Ngk Spark Plug Co Ltd | 配線基板とその製造方法 |
JP2000025157A (ja) * | 1998-04-28 | 2000-01-25 | Murata Mfg Co Ltd | 複合積層体およびその製造方法 |
JP2001284808A (ja) * | 2000-03-31 | 2001-10-12 | Kyocera Corp | 積層回路基板 |
JP2004165247A (ja) * | 2002-11-11 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 多層セラミック基板、その製造方法、通信用デバイスおよびそれを用いた通信機器 |
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